絶縁ゲート型半導体装置の製造方法
【課題】 絶縁ゲート型半導体装置の製造方法に関し、ゲート電極を簡単な製造工程で結晶性の高い単結晶半導体で構成する。
【解決手段】 貼り合わせ用単結晶半導体基板４に剥離用元素５をイオン注入したのち、貼り合わせ用単結晶半導体基板４のイオン注入側が貼り合わせ面となるように絶縁膜３を形成した素子形成用単結晶半導体基板１に貼り合わせ、次いで、熱処理を行って貼り合わせ用単結晶半導体基板４を注入した元素の濃度ピーク位置近傍で剥離したのち、素子形成用単結晶半導体基板１側に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極状にエッチングする。
【解決手段】 貼り合わせ用単結晶半導体基板４に剥離用元素５をイオン注入したのち、貼り合わせ用単結晶半導体基板４のイオン注入側が貼り合わせ面となるように絶縁膜３を形成した素子形成用単結晶半導体基板１に貼り合わせ、次いで、熱処理を行って貼り合わせ用単結晶半導体基板４を注入した元素の濃度ピーク位置近傍で剥離したのち、素子形成用単結晶半導体基板１側に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極状にエッチングする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置の製造方法に関するものであり、特に、ダイレクトトンネル現象を利用してフローティングゲートにキャリア注入する半導体記憶装置におけるしきい値のバラツキを低減するための構成に特徴のある絶縁ゲート型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、フラッシュメモリが知られているが、このフラッシュメモリにおいては、制御ゲートとドレイン領域との間に電圧を印加して、ソース領域からドレイン領域に向かって流れるキャリアをゲート絶縁膜をトンネルしてフローティングゲートに注入することによって情報を記憶しているが、近年の書換え速度の飛躍的な向上に伴ってランダムアクセス可能な不揮発性半導体記憶装置として用途が期待されている。
【０００３】
この様なフラッシュメモリとしては、ソース領域からドレイン領域に向かって流れるキャリアをドレイン領域近傍の高電界によって励起してホットエレクトロンとし、このホットエレクトロンをフローティングゲートにトンネル注入するタイプと、制御ゲートに高電圧を印加してキャリアをＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流としてフローティングゲートにトンネル注入するタイプが知られている。
【０００４】
前者のホットエレクトロンを用いるタイプは、制御ゲートとドレイン領域との間に印加する電圧は比較的低いものの、注入効率が悪く、消費電力が大きくなるという問題がある。
【０００５】
一方、後者のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流を用いるタイプは、比較的厚いゲート絶縁膜をトンネルさせるために高い電圧を印加する必要があるとともに、高速動作化が困難であるという問題があり、携帯通信機器用として用いるためには低電圧駆動化及び高速駆動化が求められている。
【０００６】
そこで、低電圧高速駆動を可能にするために、ゲート絶縁膜を薄くしてダイレクトトンネル現象を利用してフローティングゲートに対するキャリアの注入を行うことが提案されている（例えば、特許文献１参照）ので、ここで、図５を参照して、ダイレクトトンネルメモリ（ＤＴＭ）を説明する。
【０００７】
図５参照
図５は、従来のＤＴＭ素子の概略的断面図であり、ｐ型シリコン基板４１上に厚さが２〜３ｎｍのトンネル絶縁膜４２を介してフローティングゲート４３を設け、このフローティングゲート４３の両側面にゲート絶縁膜４４を介してサイドウォール状の制御ゲート電極４５を設け、さらに、サイドウォール４６を形成したのち、ｎ型ソース領域４７及びｎ型ドレイン領域４８を形成したものである。
なお、この場合、ｎ型ソース領域４７及びｎ型ドレイン領域４８とフローティングゲート４３とは投影的に重ならないように設ける必要がある。
【特許文献１】特開２００２−０９３９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来のＤＴＭ素子においては、しきい値にバラツキが生ずるという問題があり、低電圧駆動化の妨げになるが、この原因を追求すると、フローティングゲートが多結晶シリコンで形成されているため、結晶粒界に不純物が偏析するためと考えられるので、この事情を図６を参照して説明図である。
【０００９】
図６参照
図６は、従来のＤＴＭ素子における問題点の説明図であり、低電圧駆動のためにトンネル絶縁膜４２を薄くしたＤＴＭ素子において保持時間を延ばすためには、フローティングゲート４３の不純物濃度を低減して、フローティングゲート４３のトンネル絶縁膜４２との界面近傍を空乏化する必要がある。
【００１０】
しかし、従来のＤＴＭ素子においては、フローティングゲート４３が多結晶シリコンで構成されているため、多結晶の結晶粒界４９にリン（Ｐ）等の不純物５０が偏析してフローティングゲート４３に局所的な不純物勾配が発生し、表面ポテンシャルを変化させてしまい、しきい値がばらつくことになる。
なお、図における符号５１は、表面ポテンシャルが局所的に異なる特異領域を表している。
【００１１】
特に、近年の高集積化の進展とともにデバイス寸法がさらに縮小すると、フローティングゲート４３中の不純物濃度がセル間でばらつき、それによって、保持時間の分布が拡がってしまい、不良ビットを救済するために全体の消費電力を上げる必要がある。
【００１２】
この様な問題を解決するためには、フローティングゲート４３を単結晶で構成すれば良いが、フローティングゲート４３を簡単な製造工程で良質の単結晶で構成する具体的手法が存在しないという問題がある。
【００１３】
即ち、従来、通常のＭＯＳＦＥＴのゲート電極やフローティングゲートを単結晶半導体で構成するための手法としては、ラテラルシーディング法を用いる手法（例えば、特許登録番号３５１５２９３号参照）や基板貼り合わせ技術を用いる手法（例えば、特許登録番号２６６８７０７号参照）が知られている。
【００１４】
しかし、ラテラルシーディング法を用いた場合には、単結晶化・結晶性が必ずしも充分良好ではなく、且つ、ウェハの全面に渡って均一に単結晶化することが困難であるという問題がある。
【００１５】
また、基板貼り合わせ技術を用いた場合には、結晶性については問題がないものの、取扱上の問題から貼り合わせ用基板の層厚はある程度の厚さにする必要があり、ゲート電極を研磨により薄層化するとしても薄層化が困難であるとともに、研磨量が大きくなり時間がかかるという問題がある。
【００１６】
したがって、本発明は、ゲート電極を簡単な製造工程で結晶性の高い単結晶半導体で構成することを目的とする。
【課題を解決するための手段】
【００１７】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、絶縁ゲート型半導体装置の製造方法において、貼り合わせ用単結晶半導体基板４に剥離用元素５をイオン注入する工程、貼り合わせ用単結晶半導体基板４のイオン注入側が貼り合わせ面となるように絶縁膜３を形成した素子形成用単結晶半導体基板１に貼り合わせる工程、熱処理を行って貼り合わせ用単結晶半導体基板４を注入した元素の濃度ピーク位置近傍で剥離する工程、及び、素子形成用単結晶半導体基板１側に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極状にエッチングする工程を有することを特徴とする。
【００１８】
このように、イオン注入剥離法を用いることによって、フローティングゲート７やゲート電極を良質の単結晶半導体で構成することができるとともに、薄層化が容易になるので、低コストで高品質の絶縁ゲート型半導体装置を実現することができる。
【００１９】
この場合、貼り合わせ用単結晶半導体基板４の残部６によりフローティングゲート７を形成するとともに、フローティングゲート７の両側端部に絶縁膜３を介して制御ゲートを設けることによって、ダイレクトトンネル型のメモリセル（ＤＴＭ）を構成することができる。
【００２０】
また、この場合の絶縁膜３は、厚さが２ｎｍ以下のトンネル絶縁膜とすることが好適であり、それによって、ＤＴＭ素子のより低電圧化が可能になる。
【００２１】
この場合の剥離用元素５としては、Ｈ、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｆ、Ｃｌ、Ｂｒ、或いは、Ｉのいずれかで良く、Ｈの場合には熱処理に際して微小気泡化することによって剥離を起こすものであり、また、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの希ガスの場合には空孔を形成することによって剥離を起こし、さらに、Ｆ、Ｃｌ、Ｂｒ、Ｉのハロゲン元素の場合にはＳｉとＳｉの結合を切断してハロゲン元素で終端することによって剥離を起こすものである。
【００２２】
また、剥離のための熱処理は、基板張り合わせ工程と別個に行っても良いが、基板張り合わせ工程と兼ねることによって、工程を短縮することができる。
【００２３】
また、素子形成用単結晶半導体基板１に、基板貼り合わせ工程の前に予め素子間分離構造２を形成しておくことが望ましく、それによって、素子分離工程が簡単になる。
【００２４】
また、絶縁膜３の厚さを局所的に異なるように形成したのち、貼り合わせ用単結晶半導体基板４を貼り合わせ、膜厚の薄い領域に残存した貼り合わせ用単結晶半導体基板４の残部６をフローティングゲート７とし、膜厚の厚い領域に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極としても良く、一度の基板貼り合わせによって、周辺回路等を構成する異なった素子のゲート電極を同時に単結晶で構成することができる。
【発明の効果】
【００２５】
本発明によれば、典型的には水素を用いたイオン注入剥離法を用いることによって、フローティングゲートを良質の単結晶半導体で構成することができるとともに、薄層化が容易になるので、特性のバラツキのない高品質のＤＴＭ素子を構成することができ、それによって、低コスト化や低消費電力化が可能になる。
【発明を実施するための最良の形態】
【００２６】
本発明は、貼り合わせ用単結晶半導体基板に剥離用元素、典型的には水素をイオン注入したのち、イオン注入側が貼り合わせ面となるように素子間分離絶縁膜を形成するとともにトンネル絶縁膜を形成した素子形成用単結晶半導体基板に貼り合わせ、次いで、熱処理を行って注入した水素を微小気泡化させてその圧力で水素濃度のピーク位置近傍で貼り合わせ用単結晶半導体基板を剥離し、素子形成用単結晶半導体基板側に残存した貼り合わせ用単結晶半導体基板の残部をエッチングしてフローティングゲートを構成し、以降は従来のＤＴＭ素子と同様に、フローティングゲートの両側端面に絶縁膜を介して制御ゲートを設けたのち、サイドウォールを介して不純物をイオン注入することによってソース・ドレイン領域を形成するものである。
【実施例１】
【００２７】
ここで、図２乃至図４を参照して、本発明の実施例１のＤＴＭ素子の製造工程を説明する。
図２参照
まず、ｐ型シリコン基板１１に素子形成領域を区画する深さが例えば２００ｎｍの溝を形成したのち、表面に熱酸化膜１２を形成し、次いで、溝部をＳｉＯ2 膜１３で埋め込むことによってＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子間分離構造１４を形成する。
【００２８】
次いで、表面をＣＭＰ（化学機械研磨）法によって研磨して完全に平坦化するとともにに熱酸化膜１２を完全に除去してｐ型シリコン基板１１の表面を露出させる。
次いで、熱酸化を行うことによって、ｐ型シリコン基板１１の露出表面に、厚さが２ｎｍ以下、例えば、１．５ｎｍの極薄膜からなるトンネル絶縁膜１５を形成する。
【００２９】
一方、貼り合わせ用のシリコン基板２１にｎ型不純物となるＰイオンを例えば、２０ｋｅＶの加速エネルギーで、２×１０14ｃｍ-2のドーズ量でイオン注入したのち、８００℃で３０分間アニールすることによって注入したＰを活性化する。
【００３０】
次いで、シリコン基板２１の表面に厚さが、例えば、４００ｎｍの酸化膜２２を形成したのち、この酸化膜２２を介してＨイオン２３を２０ｋｅＶの加速エネルギーで、５×１０16ｃｍ-2のドーズ量でイオン注入してＨ注入層２４を形成する。
【００３１】
次いで、酸化膜２２を除去したのち、トンネル絶縁膜１５を形成したｐ型シリコン基板１１に対して貼り合わせ面がＨイオン注入側になるように室温で貼り合わせる。
【００３２】
図３参照
次いで、注入されたＨがシリコン基板２１の外に逃げない温度、例えば、５００℃でアニールすることによって微小気泡を発生させ、Ｈ注入層２４で分離したのち、例えば、１１００℃で１０秒間アニールし、次いで、ＣＭＰ法を用いて研磨することによってシリコン基板２１の残部２５を５００ｎｍほど研磨して、残部２５の膜厚を１５０ｎｍとする。
【００３３】
次いで、残部を所定形状にパターニングすることによってフローティングゲート２６を形成するとともに、露出しているトンネル絶縁膜１５を除去する。
【００３４】
次いで、熱酸化によってフローティングゲート２６の表面及びｐ型シリコン基板１１の表面に、厚さが、５〜１０ｎｍ、例えば、７ｎｍのゲート絶縁膜１６を形成する。
なお、この図３の下図以降はゲート長方向に沿った断面で表す。
【００３５】
図４参照
次いで、ＣＶＤ法を用いて例えば１×１０20ｃｍ-3のＡｓをドープした厚さが、例えば、１００ｎｍのｎ型多結晶シリコン膜を堆積させたのち、異方性エッチングを施すことによって、サイドウォール状の制御ゲート１７を形成する。
なお、この制御ゲート１７は、図４の中段に示すように平面構造としてはワード線上に配列された各メモリセルを接続するように形成される。
【００３６】
次いで、ＣＶＤ法を用いた厚さが、例えば、５０ｎｍのＳｉＯ2 膜を設けたのち、異方性エッチングを施すことによって、制御ゲート１７の外側にサイドウォール１８を形成し、次いで、サイドウォール１８をマスクとしてＡｓをイオン注入することによってｎ型ソース・ドレイン領域１９を形成することによって、ＤＴＭ素子の基本構造が完成する。
【００３７】
このように、本発明の実施例１においては、しきい値のバラツキを低減するためにフローティングゲートを結晶性の良好なバルク単結晶半導体を用いて形成する際に、水素イオン注入剥離法を用いているので、研磨時間を大幅に短縮することができるとともに、フローティングゲートの膜厚をＣＭＰ法を用いた場合に比べて精度良く薄層化することが可能になる。
【００３８】
なお、ＳＯＩ基板の製造技術分野において、水素イオン注入剥離法は知られているが（例えば、特開平０５−２１１１２８号公報参照）、このような手法をゲート電極の製造工程に用いることは開示されておらず、本発明は、ＤＴＭ素子の微細化ともなって顕著なるしきい値のばらつきの問題に突き当たり、この問題を解決するために、応用できる技術を広く探索して水素イオン注入剥離法を発見して、フローティングゲートの形成工程に適用可能であると判断して転用したものである。
【００３９】
以上、本発明の実施例を説明したが、本発明は実施例に記載した構成及び条件に限られるものではなく、各種の変更が可能であり、例えば、上記の実施例においては、剥離用元素として水素を用いているが水素に限られるものではなく、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｆ、Ｃｌ、Ｂｒ、或いは、Ｉを用いても良いものである。
【００４０】
なお、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの希ガスの場合には空孔を形成することによって剥離を発生させ、また、Ｆ、Ｃｌ、Ｂｒ、Ｉのハロゲン元素の場合にはＳｉとＳｉの結合を切断してハロゲン元素で終端することによって剥離を発生させる。
【００４１】
また、上記の実施例においては、制御ゲートをサイドウォール状に形成しているが、上記の特許文献１と同様に、フローティングゲートの両側面及び頂面を覆うように設けても良いものである。
【００４２】
また、上記の実施例においては、基板を貼り合わせる前に、素子形成用の半導体基板にＳＴＩ型の素子間分離構造を形成しているが、このような素子間分離構造は必須ではない。
【００４３】
また、上記の実施例においては、基板貼り合わせを室温で行いファンデルヴァールスの力だけで密着させ、剥離のための熱処理によって接着を強固にしているが、剥離のための熱処理工程の前に、剥離の起こらない程度の低い温度で熱処理を行って両基板の接着を強固にしても良いものである。
【００４４】
また、上記の実施例においては、説明を簡単にするために単純な構造のソース・ドレイン領域としているが、サイドウォールを形成する前に制御ゲートをマスクとして浅くイオン注入してエクステンション領域を形成し、サイドウォールを形成したのち、サイドウォールをマスクとして深いソース・ドレイン領域を形成するようにしても良い。
【００４５】
また、上記の実施例においては、ＤＴＭ素子として説明しているが、ＤＴＭ素子に限られるものではなく、フラッシュメモリ等のフローティングゲートを用いた他のメモリ素子にも適用されるものである。
【００４６】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１） 貼り合わせ用単結晶半導体基板４に剥離用元素５をイオン注入する工程、前記貼り合わせ用単結晶半導体基板４のイオン注入側が貼り合わせ面となるように絶縁膜３を形成した素子形成用単結晶半導体基板１に貼り合わせる工程、熱処理を行って前記貼り合わせ用単結晶半導体基板４を注入した元素の濃度ピーク位置近傍で剥離する工程、及び、前記素子形成用単結晶半導体基板１側に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極状にエッチングする工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
（付記２） 上記貼り合わせ用単結晶半導体基板４の残部６によりフローティングゲート７を形成するとともに、前記フローティングゲート７の両側端部に絶縁膜３を介して制御ゲートを設ける工程を有することを特徴とする付記１記載の絶縁ゲート型半導体装置の製造方法。
（付記３） 上記絶縁膜３が、厚さが２ｎｍ以下のトンネル絶縁膜であることを特徴とする付記２記載の絶縁ゲート型半導体装置の製造方法。
（付記４） 上記剥離用元素５が、Ｈ、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｆ、Ｃｌ、Ｂｒ、或いは、Ｉのいずれかであることを特徴とする付記１乃至３のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。
（付記５） 上記熱処理は、基板張り合わせ工程を兼ねることを特徴とする付記１乃至４のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。
（付記６） 上記素子形成用単結晶半導体基板１に、基板貼り合わせ工程の前に予め素子間分離構造２を形成しておくことを特徴とする付記１乃至５のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。
（付記７） 上記絶縁膜３の厚さを局所的に異なるように形成したのち、上記貼り合わせ用単結晶半導体基板４を貼り合わせ、膜厚の薄い領域に残存した貼り合わせ用単結晶半導体基板４の残部６をフローティングゲート７とし、膜厚の厚い領域に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極としたことを特徴とする付記１乃至６のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。
【産業上の利用可能性】
【００４７】
本発明の活用例としては、ＤＴＭ素子が典型的なものであるが、ＤＴＭ素子以外のフローティングゲートを備えた素子にも適用されるものであり、さらには、通常のＭＯＳＦＥＴのゲート電極にも適用されるものであり、この場合、絶縁膜の厚さを局所的に異なるように形成し、膜厚の薄い領域にフローティングゲートを備えたメモリセルを構成し、膜厚の厚い領域に単結晶ゲート電極を備えた周辺回路を設けるようにしても良い。
【図面の簡単な説明】
【００４８】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＤＴＭ素子の途中までの製造工程の説明図である。
【図３】本発明の実施例１のＤＴＭ素子の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１のＤＴＭ素子の図３以降の製造工程の説明図である。
【図５】従来のＤＴＭ素子の概略的断面図である。
【図６】従来のＤＴＭ素子における問題点の説明図である。
【符号の説明】
【００４９】
１ 素子形成用単結晶半導体基板
２ 素子間分離構造
３ 絶縁膜
４ 貼り合わせ用単結晶半導体基板
５ 剥離用元素
６ 残部
７ フローティングゲート
１１ ｐ型シリコン基板
１２ 熱酸化膜
１３ ＳｉＯ2 膜
１４ 素子間分離構造
１５ トンネル絶縁膜
１６ ゲート絶縁膜
１７ 制御ゲート
１８ サイドウォール
１９ ｎ型ソース・ドレイン領域
２１ シリコン基板
２２ 酸化膜
２３ Ｈイオン
２４ Ｈ注入層
２５ 残部
２６ フローティングゲート
４１ ｐ型シリコン基板
４２ トンネル絶縁膜
４３ フローティングゲート
４４ ゲート絶縁膜
４５ 制御ゲート電極
４６ サイドウォール
４７ ｎ型ソース領域
４８ ｎ型ドレイン領域
４９ 結晶粒界
５０ 不純物
５１ 特異領域
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置の製造方法に関するものであり、特に、ダイレクトトンネル現象を利用してフローティングゲートにキャリア注入する半導体記憶装置におけるしきい値のバラツキを低減するための構成に特徴のある絶縁ゲート型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、フラッシュメモリが知られているが、このフラッシュメモリにおいては、制御ゲートとドレイン領域との間に電圧を印加して、ソース領域からドレイン領域に向かって流れるキャリアをゲート絶縁膜をトンネルしてフローティングゲートに注入することによって情報を記憶しているが、近年の書換え速度の飛躍的な向上に伴ってランダムアクセス可能な不揮発性半導体記憶装置として用途が期待されている。
【０００３】
この様なフラッシュメモリとしては、ソース領域からドレイン領域に向かって流れるキャリアをドレイン領域近傍の高電界によって励起してホットエレクトロンとし、このホットエレクトロンをフローティングゲートにトンネル注入するタイプと、制御ゲートに高電圧を印加してキャリアをＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流としてフローティングゲートにトンネル注入するタイプが知られている。
【０００４】
前者のホットエレクトロンを用いるタイプは、制御ゲートとドレイン領域との間に印加する電圧は比較的低いものの、注入効率が悪く、消費電力が大きくなるという問題がある。
【０００５】
一方、後者のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流を用いるタイプは、比較的厚いゲート絶縁膜をトンネルさせるために高い電圧を印加する必要があるとともに、高速動作化が困難であるという問題があり、携帯通信機器用として用いるためには低電圧駆動化及び高速駆動化が求められている。
【０００６】
そこで、低電圧高速駆動を可能にするために、ゲート絶縁膜を薄くしてダイレクトトンネル現象を利用してフローティングゲートに対するキャリアの注入を行うことが提案されている（例えば、特許文献１参照）ので、ここで、図５を参照して、ダイレクトトンネルメモリ（ＤＴＭ）を説明する。
【０００７】
図５参照
図５は、従来のＤＴＭ素子の概略的断面図であり、ｐ型シリコン基板４１上に厚さが２〜３ｎｍのトンネル絶縁膜４２を介してフローティングゲート４３を設け、このフローティングゲート４３の両側面にゲート絶縁膜４４を介してサイドウォール状の制御ゲート電極４５を設け、さらに、サイドウォール４６を形成したのち、ｎ型ソース領域４７及びｎ型ドレイン領域４８を形成したものである。
なお、この場合、ｎ型ソース領域４７及びｎ型ドレイン領域４８とフローティングゲート４３とは投影的に重ならないように設ける必要がある。
【特許文献１】特開２００２−０９３９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来のＤＴＭ素子においては、しきい値にバラツキが生ずるという問題があり、低電圧駆動化の妨げになるが、この原因を追求すると、フローティングゲートが多結晶シリコンで形成されているため、結晶粒界に不純物が偏析するためと考えられるので、この事情を図６を参照して説明図である。
【０００９】
図６参照
図６は、従来のＤＴＭ素子における問題点の説明図であり、低電圧駆動のためにトンネル絶縁膜４２を薄くしたＤＴＭ素子において保持時間を延ばすためには、フローティングゲート４３の不純物濃度を低減して、フローティングゲート４３のトンネル絶縁膜４２との界面近傍を空乏化する必要がある。
【００１０】
しかし、従来のＤＴＭ素子においては、フローティングゲート４３が多結晶シリコンで構成されているため、多結晶の結晶粒界４９にリン（Ｐ）等の不純物５０が偏析してフローティングゲート４３に局所的な不純物勾配が発生し、表面ポテンシャルを変化させてしまい、しきい値がばらつくことになる。
なお、図における符号５１は、表面ポテンシャルが局所的に異なる特異領域を表している。
【００１１】
特に、近年の高集積化の進展とともにデバイス寸法がさらに縮小すると、フローティングゲート４３中の不純物濃度がセル間でばらつき、それによって、保持時間の分布が拡がってしまい、不良ビットを救済するために全体の消費電力を上げる必要がある。
【００１２】
この様な問題を解決するためには、フローティングゲート４３を単結晶で構成すれば良いが、フローティングゲート４３を簡単な製造工程で良質の単結晶で構成する具体的手法が存在しないという問題がある。
【００１３】
即ち、従来、通常のＭＯＳＦＥＴのゲート電極やフローティングゲートを単結晶半導体で構成するための手法としては、ラテラルシーディング法を用いる手法（例えば、特許登録番号３５１５２９３号参照）や基板貼り合わせ技術を用いる手法（例えば、特許登録番号２６６８７０７号参照）が知られている。
【００１４】
しかし、ラテラルシーディング法を用いた場合には、単結晶化・結晶性が必ずしも充分良好ではなく、且つ、ウェハの全面に渡って均一に単結晶化することが困難であるという問題がある。
【００１５】
また、基板貼り合わせ技術を用いた場合には、結晶性については問題がないものの、取扱上の問題から貼り合わせ用基板の層厚はある程度の厚さにする必要があり、ゲート電極を研磨により薄層化するとしても薄層化が困難であるとともに、研磨量が大きくなり時間がかかるという問題がある。
【００１６】
したがって、本発明は、ゲート電極を簡単な製造工程で結晶性の高い単結晶半導体で構成することを目的とする。
【課題を解決するための手段】
【００１７】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、絶縁ゲート型半導体装置の製造方法において、貼り合わせ用単結晶半導体基板４に剥離用元素５をイオン注入する工程、貼り合わせ用単結晶半導体基板４のイオン注入側が貼り合わせ面となるように絶縁膜３を形成した素子形成用単結晶半導体基板１に貼り合わせる工程、熱処理を行って貼り合わせ用単結晶半導体基板４を注入した元素の濃度ピーク位置近傍で剥離する工程、及び、素子形成用単結晶半導体基板１側に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極状にエッチングする工程を有することを特徴とする。
【００１８】
このように、イオン注入剥離法を用いることによって、フローティングゲート７やゲート電極を良質の単結晶半導体で構成することができるとともに、薄層化が容易になるので、低コストで高品質の絶縁ゲート型半導体装置を実現することができる。
【００１９】
この場合、貼り合わせ用単結晶半導体基板４の残部６によりフローティングゲート７を形成するとともに、フローティングゲート７の両側端部に絶縁膜３を介して制御ゲートを設けることによって、ダイレクトトンネル型のメモリセル（ＤＴＭ）を構成することができる。
【００２０】
また、この場合の絶縁膜３は、厚さが２ｎｍ以下のトンネル絶縁膜とすることが好適であり、それによって、ＤＴＭ素子のより低電圧化が可能になる。
【００２１】
この場合の剥離用元素５としては、Ｈ、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｆ、Ｃｌ、Ｂｒ、或いは、Ｉのいずれかで良く、Ｈの場合には熱処理に際して微小気泡化することによって剥離を起こすものであり、また、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの希ガスの場合には空孔を形成することによって剥離を起こし、さらに、Ｆ、Ｃｌ、Ｂｒ、Ｉのハロゲン元素の場合にはＳｉとＳｉの結合を切断してハロゲン元素で終端することによって剥離を起こすものである。
【００２２】
また、剥離のための熱処理は、基板張り合わせ工程と別個に行っても良いが、基板張り合わせ工程と兼ねることによって、工程を短縮することができる。
【００２３】
また、素子形成用単結晶半導体基板１に、基板貼り合わせ工程の前に予め素子間分離構造２を形成しておくことが望ましく、それによって、素子分離工程が簡単になる。
【００２４】
また、絶縁膜３の厚さを局所的に異なるように形成したのち、貼り合わせ用単結晶半導体基板４を貼り合わせ、膜厚の薄い領域に残存した貼り合わせ用単結晶半導体基板４の残部６をフローティングゲート７とし、膜厚の厚い領域に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極としても良く、一度の基板貼り合わせによって、周辺回路等を構成する異なった素子のゲート電極を同時に単結晶で構成することができる。
【発明の効果】
【００２５】
本発明によれば、典型的には水素を用いたイオン注入剥離法を用いることによって、フローティングゲートを良質の単結晶半導体で構成することができるとともに、薄層化が容易になるので、特性のバラツキのない高品質のＤＴＭ素子を構成することができ、それによって、低コスト化や低消費電力化が可能になる。
【発明を実施するための最良の形態】
【００２６】
本発明は、貼り合わせ用単結晶半導体基板に剥離用元素、典型的には水素をイオン注入したのち、イオン注入側が貼り合わせ面となるように素子間分離絶縁膜を形成するとともにトンネル絶縁膜を形成した素子形成用単結晶半導体基板に貼り合わせ、次いで、熱処理を行って注入した水素を微小気泡化させてその圧力で水素濃度のピーク位置近傍で貼り合わせ用単結晶半導体基板を剥離し、素子形成用単結晶半導体基板側に残存した貼り合わせ用単結晶半導体基板の残部をエッチングしてフローティングゲートを構成し、以降は従来のＤＴＭ素子と同様に、フローティングゲートの両側端面に絶縁膜を介して制御ゲートを設けたのち、サイドウォールを介して不純物をイオン注入することによってソース・ドレイン領域を形成するものである。
【実施例１】
【００２７】
ここで、図２乃至図４を参照して、本発明の実施例１のＤＴＭ素子の製造工程を説明する。
図２参照
まず、ｐ型シリコン基板１１に素子形成領域を区画する深さが例えば２００ｎｍの溝を形成したのち、表面に熱酸化膜１２を形成し、次いで、溝部をＳｉＯ2 膜１３で埋め込むことによってＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子間分離構造１４を形成する。
【００２８】
次いで、表面をＣＭＰ（化学機械研磨）法によって研磨して完全に平坦化するとともにに熱酸化膜１２を完全に除去してｐ型シリコン基板１１の表面を露出させる。
次いで、熱酸化を行うことによって、ｐ型シリコン基板１１の露出表面に、厚さが２ｎｍ以下、例えば、１．５ｎｍの極薄膜からなるトンネル絶縁膜１５を形成する。
【００２９】
一方、貼り合わせ用のシリコン基板２１にｎ型不純物となるＰイオンを例えば、２０ｋｅＶの加速エネルギーで、２×１０14ｃｍ-2のドーズ量でイオン注入したのち、８００℃で３０分間アニールすることによって注入したＰを活性化する。
【００３０】
次いで、シリコン基板２１の表面に厚さが、例えば、４００ｎｍの酸化膜２２を形成したのち、この酸化膜２２を介してＨイオン２３を２０ｋｅＶの加速エネルギーで、５×１０16ｃｍ-2のドーズ量でイオン注入してＨ注入層２４を形成する。
【００３１】
次いで、酸化膜２２を除去したのち、トンネル絶縁膜１５を形成したｐ型シリコン基板１１に対して貼り合わせ面がＨイオン注入側になるように室温で貼り合わせる。
【００３２】
図３参照
次いで、注入されたＨがシリコン基板２１の外に逃げない温度、例えば、５００℃でアニールすることによって微小気泡を発生させ、Ｈ注入層２４で分離したのち、例えば、１１００℃で１０秒間アニールし、次いで、ＣＭＰ法を用いて研磨することによってシリコン基板２１の残部２５を５００ｎｍほど研磨して、残部２５の膜厚を１５０ｎｍとする。
【００３３】
次いで、残部を所定形状にパターニングすることによってフローティングゲート２６を形成するとともに、露出しているトンネル絶縁膜１５を除去する。
【００３４】
次いで、熱酸化によってフローティングゲート２６の表面及びｐ型シリコン基板１１の表面に、厚さが、５〜１０ｎｍ、例えば、７ｎｍのゲート絶縁膜１６を形成する。
なお、この図３の下図以降はゲート長方向に沿った断面で表す。
【００３５】
図４参照
次いで、ＣＶＤ法を用いて例えば１×１０20ｃｍ-3のＡｓをドープした厚さが、例えば、１００ｎｍのｎ型多結晶シリコン膜を堆積させたのち、異方性エッチングを施すことによって、サイドウォール状の制御ゲート１７を形成する。
なお、この制御ゲート１７は、図４の中段に示すように平面構造としてはワード線上に配列された各メモリセルを接続するように形成される。
【００３６】
次いで、ＣＶＤ法を用いた厚さが、例えば、５０ｎｍのＳｉＯ2 膜を設けたのち、異方性エッチングを施すことによって、制御ゲート１７の外側にサイドウォール１８を形成し、次いで、サイドウォール１８をマスクとしてＡｓをイオン注入することによってｎ型ソース・ドレイン領域１９を形成することによって、ＤＴＭ素子の基本構造が完成する。
【００３７】
このように、本発明の実施例１においては、しきい値のバラツキを低減するためにフローティングゲートを結晶性の良好なバルク単結晶半導体を用いて形成する際に、水素イオン注入剥離法を用いているので、研磨時間を大幅に短縮することができるとともに、フローティングゲートの膜厚をＣＭＰ法を用いた場合に比べて精度良く薄層化することが可能になる。
【００３８】
なお、ＳＯＩ基板の製造技術分野において、水素イオン注入剥離法は知られているが（例えば、特開平０５−２１１１２８号公報参照）、このような手法をゲート電極の製造工程に用いることは開示されておらず、本発明は、ＤＴＭ素子の微細化ともなって顕著なるしきい値のばらつきの問題に突き当たり、この問題を解決するために、応用できる技術を広く探索して水素イオン注入剥離法を発見して、フローティングゲートの形成工程に適用可能であると判断して転用したものである。
【００３９】
以上、本発明の実施例を説明したが、本発明は実施例に記載した構成及び条件に限られるものではなく、各種の変更が可能であり、例えば、上記の実施例においては、剥離用元素として水素を用いているが水素に限られるものではなく、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｆ、Ｃｌ、Ｂｒ、或いは、Ｉを用いても良いものである。
【００４０】
なお、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの希ガスの場合には空孔を形成することによって剥離を発生させ、また、Ｆ、Ｃｌ、Ｂｒ、Ｉのハロゲン元素の場合にはＳｉとＳｉの結合を切断してハロゲン元素で終端することによって剥離を発生させる。
【００４１】
また、上記の実施例においては、制御ゲートをサイドウォール状に形成しているが、上記の特許文献１と同様に、フローティングゲートの両側面及び頂面を覆うように設けても良いものである。
【００４２】
また、上記の実施例においては、基板を貼り合わせる前に、素子形成用の半導体基板にＳＴＩ型の素子間分離構造を形成しているが、このような素子間分離構造は必須ではない。
【００４３】
また、上記の実施例においては、基板貼り合わせを室温で行いファンデルヴァールスの力だけで密着させ、剥離のための熱処理によって接着を強固にしているが、剥離のための熱処理工程の前に、剥離の起こらない程度の低い温度で熱処理を行って両基板の接着を強固にしても良いものである。
【００４４】
また、上記の実施例においては、説明を簡単にするために単純な構造のソース・ドレイン領域としているが、サイドウォールを形成する前に制御ゲートをマスクとして浅くイオン注入してエクステンション領域を形成し、サイドウォールを形成したのち、サイドウォールをマスクとして深いソース・ドレイン領域を形成するようにしても良い。
【００４５】
また、上記の実施例においては、ＤＴＭ素子として説明しているが、ＤＴＭ素子に限られるものではなく、フラッシュメモリ等のフローティングゲートを用いた他のメモリ素子にも適用されるものである。
【００４６】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１） 貼り合わせ用単結晶半導体基板４に剥離用元素５をイオン注入する工程、前記貼り合わせ用単結晶半導体基板４のイオン注入側が貼り合わせ面となるように絶縁膜３を形成した素子形成用単結晶半導体基板１に貼り合わせる工程、熱処理を行って前記貼り合わせ用単結晶半導体基板４を注入した元素の濃度ピーク位置近傍で剥離する工程、及び、前記素子形成用単結晶半導体基板１側に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極状にエッチングする工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
（付記２） 上記貼り合わせ用単結晶半導体基板４の残部６によりフローティングゲート７を形成するとともに、前記フローティングゲート７の両側端部に絶縁膜３を介して制御ゲートを設ける工程を有することを特徴とする付記１記載の絶縁ゲート型半導体装置の製造方法。
（付記３） 上記絶縁膜３が、厚さが２ｎｍ以下のトンネル絶縁膜であることを特徴とする付記２記載の絶縁ゲート型半導体装置の製造方法。
（付記４） 上記剥離用元素５が、Ｈ、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｆ、Ｃｌ、Ｂｒ、或いは、Ｉのいずれかであることを特徴とする付記１乃至３のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。
（付記５） 上記熱処理は、基板張り合わせ工程を兼ねることを特徴とする付記１乃至４のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。
（付記６） 上記素子形成用単結晶半導体基板１に、基板貼り合わせ工程の前に予め素子間分離構造２を形成しておくことを特徴とする付記１乃至５のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。
（付記７） 上記絶縁膜３の厚さを局所的に異なるように形成したのち、上記貼り合わせ用単結晶半導体基板４を貼り合わせ、膜厚の薄い領域に残存した貼り合わせ用単結晶半導体基板４の残部６をフローティングゲート７とし、膜厚の厚い領域に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極としたことを特徴とする付記１乃至６のいずれか１に記載の絶縁ゲート型半導体装置の製造方法。
【産業上の利用可能性】
【００４７】
本発明の活用例としては、ＤＴＭ素子が典型的なものであるが、ＤＴＭ素子以外のフローティングゲートを備えた素子にも適用されるものであり、さらには、通常のＭＯＳＦＥＴのゲート電極にも適用されるものであり、この場合、絶縁膜の厚さを局所的に異なるように形成し、膜厚の薄い領域にフローティングゲートを備えたメモリセルを構成し、膜厚の厚い領域に単結晶ゲート電極を備えた周辺回路を設けるようにしても良い。
【図面の簡単な説明】
【００４８】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＤＴＭ素子の途中までの製造工程の説明図である。
【図３】本発明の実施例１のＤＴＭ素子の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１のＤＴＭ素子の図３以降の製造工程の説明図である。
【図５】従来のＤＴＭ素子の概略的断面図である。
【図６】従来のＤＴＭ素子における問題点の説明図である。
【符号の説明】
【００４９】
１ 素子形成用単結晶半導体基板
２ 素子間分離構造
３ 絶縁膜
４ 貼り合わせ用単結晶半導体基板
５ 剥離用元素
６ 残部
７ フローティングゲート
１１ ｐ型シリコン基板
１２ 熱酸化膜
１３ ＳｉＯ2 膜
１４ 素子間分離構造
１５ トンネル絶縁膜
１６ ゲート絶縁膜
１７ 制御ゲート
１８ サイドウォール
１９ ｎ型ソース・ドレイン領域
２１ シリコン基板
２２ 酸化膜
２３ Ｈイオン
２４ Ｈ注入層
２５ 残部
２６ フローティングゲート
４１ ｐ型シリコン基板
４２ トンネル絶縁膜
４３ フローティングゲート
４４ ゲート絶縁膜
４５ 制御ゲート電極
４６ サイドウォール
４７ ｎ型ソース領域
４８ ｎ型ドレイン領域
４９ 結晶粒界
５０ 不純物
５１ 特異領域
【特許請求の範囲】
【請求項１】
貼り合わせ用単結晶半導体基板に剥離用元素をイオン注入する工程、前記貼り合わせ用単結晶半導体基板のイオン注入側が貼り合わせ面となるように絶縁膜を形成した素子形成用単結晶半導体基板に貼り合わせる工程、熱処理を行って前記貼り合わせ用単結晶半導体基板を注入した元素の濃度ピーク位置近傍で剥離する工程、及び、前記素子形成用単結晶半導体基板側に残存した貼り合わせ用単結晶半導体基板の残部をゲート電極状にエッチングする工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
上記貼り合わせ用単結晶半導体基板の残部によりフローティングゲートを形成するとともに、前記フローティングゲートの両側端部に絶縁膜を介して制御ゲートを設ける工程を有することを特徴とする請求項１記載の絶縁ゲート型半導体装置の製造方法。
【請求項３】
上記剥離用元素が、Ｈ、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｆ、Ｃｌ、Ｂｒ、或いは、Ｉのいずれかであることを特徴とする請求項１または２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項４】
上記熱処理は、基板張り合わせ工程を兼ねることを特徴とする請求項１乃至３のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項５】
上記素子形成用単結晶半導体基板に、基板貼り合わせ工程の前に予め素子間分離構造を形成しておくことを特徴とする請求項１乃至４のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１】
貼り合わせ用単結晶半導体基板に剥離用元素をイオン注入する工程、前記貼り合わせ用単結晶半導体基板のイオン注入側が貼り合わせ面となるように絶縁膜を形成した素子形成用単結晶半導体基板に貼り合わせる工程、熱処理を行って前記貼り合わせ用単結晶半導体基板を注入した元素の濃度ピーク位置近傍で剥離する工程、及び、前記素子形成用単結晶半導体基板側に残存した貼り合わせ用単結晶半導体基板の残部をゲート電極状にエッチングする工程を有することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
上記貼り合わせ用単結晶半導体基板の残部によりフローティングゲートを形成するとともに、前記フローティングゲートの両側端部に絶縁膜を介して制御ゲートを設ける工程を有することを特徴とする請求項１記載の絶縁ゲート型半導体装置の製造方法。
【請求項３】
上記剥離用元素が、Ｈ、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｆ、Ｃｌ、Ｂｒ、或いは、Ｉのいずれかであることを特徴とする請求項１または２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項４】
上記熱処理は、基板張り合わせ工程を兼ねることを特徴とする請求項１乃至３のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項５】
上記素子形成用単結晶半導体基板に、基板貼り合わせ工程の前に予め素子間分離構造を形成しておくことを特徴とする請求項１乃至４のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−２６１５９１（Ｐ２００６−２６１５９１Ａ）
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願番号】特願２００５−８０３００（Ｐ２００５−８０３００）
【出願日】平成１７年３月１８日（２００５．３．１８）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１５年度、通信・放送機構、「携帯通信機器用低電力メモリ：ダイレクトトンネルメモリの研究開発」委託研究、産業再生法第３０条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願日】平成１７年３月１８日（２００５．３．１８）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１５年度、通信・放送機構、「携帯通信機器用低電力メモリ：ダイレクトトンネルメモリの研究開発」委託研究、産業再生法第３０条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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