半導体装置及びその製造方法
【課題】本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
【解決手段】本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくともソース領域及びドレイン領域上に成膜した所定の添加金属を含むニッケル膜１０を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜２２を備える。
【解決手段】本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくともソース領域及びドレイン領域上に成膜した所定の添加金属を含むニッケル膜１０を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜２２を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、シリサイド膜を備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年のＳｏＣ（System On a Chip）等の半導体装置において、自己整合プロセス（サリサイド）にニッケルシリサイド（ＮｉＳｉ）が適用されている。ＮｉＳｉを半導体装置に適用することで、ＣｏＳｉ2に比べて、低温でシリサイドを形成することが可能となり、トランジスタ特性を飛躍的に向上させることができる。なお、ＮｉＳｉは準安定相であり、安定相のＮｉＳｉ2に比べて耐熱性が不安定である。
【０００３】
また、ＮｉＳｉは、半導体装置において特にトランジスタに適用することになる。具体的には、半導体基板上に設けられた複数の被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造に、所定の手順でゲート領域、ソース・ドレイン領域（以下、Ｓ／Ｄ領域ともいう）にＮｉＳｉを形成する。
【０００４】
具体的に、従来の半導体装置の製造方法を以下に説明する。まず、図１３に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が半導体基板上に複数設けられる。図１３に示す被パターニング・ポリシリコン・ゲート領域は、シリコン基板１０１に分離絶縁膜１０２が形成され、当該分離絶縁膜１０２の間のシリコン基板１０１上にゲート絶縁膜１０３介してゲートポリシリコン１０４が形成されている。さらに、図１３では、分離絶縁膜１０２とゲートポリシリコン１０４との間に第１不純物拡散層１０５が形成され、さらにゲートポリシリコン１０４の側壁にシリコン酸化膜１０６及びシリコン窒化膜１０７からなるサイドウォールスペーサ１０８が形成されている。
【０００５】
次に、図１４に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層１０９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールで行う。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
【０００６】
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
【０００７】
次に、図１５に示すように、清浄化後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉ（ニッケル）膜１０を形成する。スパッタするＮｉ膜の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。
【０００８】
次に、ランプアニール等により３５０℃より高い温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ膜１１０とシリコン基板１０１とが反応して図１６に示すようにシリサイド膜１１１を形成する。なお、上記のアニールを、第１アニール工程という。
【０００９】
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１１２を除去した後の半導体装置を図１７に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
【００１０】
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、シリサイド膜１１１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉのシリサイド膜１１３を形成する（図１８）。なお、上記のアニールを、第２アニール工程という。
【００１１】
従来の製造方法では、アニール工程を２回に分けず、第１アニール工程のみでＮｉＳｉのシリサイド膜１１３を形成する場合もある。
【００１２】
【特許文献１】特開２００７−２１４２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
実際のデバイスにＮｉＳｉを適用する場合、当該膜厚は１０〜４０ｎｍ程度にする必要がある。この膜厚領域（薄膜領域）では、耐熱性が劣化し、配線等を形成する際の熱処理によりＳ／Ｄ領域のＮｉＳｉがゲート領域に潜り込み成長することがある。ＮｉＳｉがゲート領域に潜り込み成長すると、ゲートエッジリークによるオフリーク電流が増加し、半導体装置の歩留まりが低下する問題があった。図１９に示すようにＳ／Ｄ領域に形成したＮｉＳｉのシリサイド膜１１３の結晶粒径が大きく成長するため、ＮｉＳｉのシリサイド膜１１３はゲート領域の方向に潜り込み成長する。図１９に示すような潜り込み成長がシリサイド膜１１３に生じると、接合破壊が起こりゲートエッジリーク電流が増加すると考えられる。
【００１４】
また、従来のＮｉＳｉの形成方法では、ＮｉＳｉの結晶粒径は１００ｎｍ〜２００ｎｍと大きく、形成過程において結晶粒径が大きく成長することでＮｉＳｉの潜り込み成長が生じ、オフリーク電流を増加させる問題があった。
【００１５】
また、特許文献１のように粒径を小さくしようとする試みがなされているが、このような手法では二度のＮｉ膜堆積の間に自然酸化膜を除去するための洗浄が必要となる。しかし、一度目のＮｉ膜堆積を１５０〜２００℃で行っているので、Ｎｉ2Ｓｉが形成され、フッ酸やＩｎ-Ｓｉｔｕによる自然酸化膜除去で、Ｎｉ膜の表面にダメージが入ってしまい、高抵抗や異常成長を引き起こすという問題点がある。
【００１６】
そこで、本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の１実施形態は、シリコン基板上に形成されるソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間にゲート絶縁膜を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくとも前記ソース領域及び前記ドレイン領域上に成膜した所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜を備える。
【発明の効果】
【００１８】
本発明の１実施形態は、所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜を備えるので、ＮｉＳｉの結晶粒径が大きく成長せず、ゲート領域へのＮｉＳｉの潜り込み成長が発生しないため、ゲートエッジリーク電流の増加を抑制できる。
【発明を実施するための最良の形態】
【００１９】
（実施の形態１）
本実施の形態に係る半導体装置について説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が半導体基板上に複数設けられる。具体的に、図１に示す被パターニング・ポリシリコン・ゲート領域は、シリコン基板１に分離絶縁膜２が形成され、当該分離絶縁膜２の間のシリコン基板１上にゲート絶縁膜３介してゲートポリシリコン４が形成されている。さらに、図１では、分離絶縁膜２とゲートポリシリコン４との間に第１不純物拡散層５が形成され、さらにゲートポリシリコン４の側壁にシリコン酸化膜６及びシリコン窒化膜７からなるサイドウォールスペーサ８が形成されている。
【００２０】
しかし、従来の製造方法で形成した半導体装置では、図１９に示すようにＳ／Ｄ領域に形成したＮｉＳｉのシリサイド膜１１３の結晶粒径が大きく成長するため、ＮｉＳｉのシリサイド膜１１３はゲート領域の方向に潜り込み成長する。図１９に示すような潜り込み成長がシリサイド膜１１３に生じると、接合破壊が起こりゲートエッジリーク電流が増加する。
【００２１】
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
【００２２】
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
【００２３】
次に、図３に示すように、清浄化後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
【００２４】
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
【００２５】
ここで、Ｎｉシリサイド膜の組成は、３５０℃以下でアニールした場合、主にＮｉ2Ｓｉ膜が形成され、３５０℃より高い温度から６００℃までの温度でアニールした場合、主にＮｉＳｉ膜が形成される。さらに、６００℃よりも高い温度でアニールした場合は、主にＮｉＳｉ2膜が形成される。相としての安定性は、Ｎｉ2Ｓｉ膜−ＮｉＳｉ膜−ＮｉＳｉ2膜の順に大きくなる。なお、各温度は、諸条件により変動するため、必ずしも上記の温度に限定されないが、Ｎｉ2Ｓｉ膜−ＮｉＳｉ膜−ＮｉＳｉ2膜の順にアニール温度が高くなる。また、各温度範囲では、主に形成されるＮｉシリサイド膜の組成を記載したが、必ずしもその組成のみが形成されるのではなく、他の組成の形成も含まれる。本願では、主に形成されるＮｉシリサイド膜の組成を、各温度範囲で形成されるＮｉシリサイド膜の組成として表現している。
【００２６】
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
【００２７】
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１をさらに反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
【００２８】
以上のように、本実施の形態に係る半導体装置では、Ｎｉ膜１１０に代えてＮｉＰｔx膜２０を用い、第１アニール工程でＮｉ2Ｓｉ膜へと反応させる温度でアニールし、ＰｔをＮｉ2Ｓｉ粒界に拡散させて、且つ第２アニール工程でＮｉＳｉ膜へと反応させる温度でアニールしている。この際に、Ｎｉ2Ｓｉの粒界に存在するＰｔがＮｉＳｉの結晶粒径の成長を抑制する。よって、本実施の形態に係る半導体装置では、図７に示すようにＳ／Ｄ領域に形成したＮｉＳｉの第２シリサイド膜２２の結晶粒径が大きく成長することなく、第２シリサイド膜２２はゲート領域の方向に潜り込み成長しない。
【００２９】
より具体的な例として、図８にｎＭＯＳ領域での本実施の形態に第２シリサイド膜２２の結晶粒径と、従来のシリサイド膜１１３の結晶粒径との比較を示している。また、図９にｐＭＯＳ領域での本実施の形態に第２シリサイド膜２２の結晶粒径と、従来のシリサイド膜１１３の結晶粒径との比較を示している。図８，図９から分かるように、本実施の形態に第２シリサイド膜２２の結晶粒径は、主に１００ｎｍ以下であるが、従来のシリサイド膜１１３の結晶粒径は１００ｎｍより大きくなっている。結晶粒径とゲートエッジリーク電流との関係は、図１０からも分かるように結晶粒径が大きい方がゲートエッジリーク電流量が多くなる。
【００３０】
なお、本実施の形態では、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
【００３１】
また、本実施の形態では、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
【００３２】
（実施の形態２）
本実施の形態に係る半導体装置では、実施の形態１の製造方法に加えて、イオン注入によりｎＭＯＳ領域のシリコン基板１をプリアモルファス化しておくことにより、シリサイド膜の結晶粒径を大きく成長させない。
【００３３】
以下に、具体的な製造方法を示して説明する。なお、実施の形態１の説明で用いた図面と共通する図面は、同じ図面を用いて説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が複数半導体基板上に設けられる。
【００３４】
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
【００３５】
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
【００３６】
次に、図１１に示すように、本実施の形態に係る半導体装置は、ｐＭＯＳ領域をレジストマスク３０で覆い、ｎＭＯＳ領域のみにＳｉイオン（Ｓｉ+）を注入し、シリコン基板１をプリアモルファス化する。なお、Ｓｉイオンの注入量は、１Ｅ１４〜１Ｅ１５ｃｍ-2である。
【００３７】
次に、図３に示すように、レジストマスク３０を取り除き清浄化した後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
【００３８】
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
【００３９】
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
【００４０】
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
【００４１】
以上のよう、本実施の形態に係る半導体装置では、ＮｉＰｔx膜２０を形成する前に、ｎＭＯＳ領域のみにシリコンイオン（Ｓｉ+）を注入し、シリコン基板１をプリアモルファス化するので、第２シリサイド膜２２の結晶粒径が大きくならず、ゲート領域への潜り込み成長がなく、ゲートエッジリーク電流量を低減できる。
【００４２】
なお、本実施の形態でも、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
【００４３】
また、本実施の形態でも、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
【００４４】
また、本実施の形態では、ｎＭＯＳ領域にシリコンイオンを注入しているが、本発明はこれに限られず、シリコン基板１をプリアモルファス化できるイオンで有れば他のイオンでも良い。
【００４５】
（実施の形態３）
本実施の形態に係る半導体装置では、実施の形態１の製造方法に加えて、イオン注入によりｐＭＯＳ領域のシリコン基板１をプリアモルファス化しておくことにより、シリサイド膜の結晶粒径を大きく成長させない。
【００４６】
以下に、具体的な製造方法を示して説明する。なお、実施の形態１の説明で用いた図面と共通する図面は、同じ図面を用いて説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が複数半導体基板上に設けられる。
【００４７】
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
【００４８】
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
【００４９】
次に、図１２に示すように、本実施の形態に係る半導体装置は、ｎＭＯＳ領域をレジストマスク３０で覆い、ｐＭＯＳ領域のみにフッ素イオン（Ｆ+）を注入し、シリコン基板１をプリアモルファス化する。なお、フッ素イオンの注入量は、１Ｅ１４〜１Ｅ１５ｃｍ-2である。
【００５０】
次に、図３に示すように、レジストマスク３０を取り除き清浄化した後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
【００５１】
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
【００５２】
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
【００５３】
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
【００５４】
以上のよう、本実施の形態に係る半導体装置では、ＮｉＰｔx膜２０を形成する前に、ｐＭＯＳ領域のみにフッ素イオン（Ｆ+）を注入し、シリコン基板１をプリアモルファス化するので、第２シリサイド膜２２の結晶粒径が大きくならず、ゲート領域への潜り込み成長がなく、ゲートエッジリーク電流量を低減できる。
【００５５】
なお、本実施の形態でも、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
【００５６】
また、本実施の形態でも、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
【００５７】
また、本実施の形態では、ｐＭＯＳ領域にフッ素イオンを注入しているが、本発明はこれに限られず、シリコン基板１をプリアモルファス化できるイオンで有れば他のイオンでも良い。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図７】本発明の実施の形態１に係る半導体装置のＮｉＳｉの潜り込み成長を説明するための図である。
【図８】本発明の実施の形態１に係る半導体装置のＮｉＳｉの結晶粒径を説明するための図である。
【図９】本発明の実施の形態１に係る半導体装置のＮｉＳｉの結晶粒径を説明するための図である。
【図１０】本発明の実施の形態１に係る半導体装置のＮｉＳｉの結晶粒径とリーク電流との関係を説明するための図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を説明するための図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法を説明するための図である。
【図１３】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１４】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１５】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１６】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１７】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１８】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１９】本発明の前提となる半導体装置のＮｉＳｉの潜り込み成長を説明するための図である。
【符号の説明】
【００５９】
１，１０１ シリコン基板、２，１０２ 分離絶縁膜、３，１０３ ゲート絶縁膜、４，１０４ ゲートポリシリコン、５，１０５ 第１不純物拡散層、６，１０６ シリコン酸化膜、７，１０７ シリコン窒化膜、８，１０８ サイドウォールスペーサ、９，１０９ 第２不純物拡散層、１２ 非反応Ｎｉ膜、２０ ＮｉＰｔｘ膜、２１ 第１シリサイド膜、２２ 第２シリサイド膜、３０ レジストマスク、１１０ Ｎｉ膜、１１１，１１３ シリサイド膜。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、シリサイド膜を備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年のＳｏＣ（System On a Chip）等の半導体装置において、自己整合プロセス（サリサイド）にニッケルシリサイド（ＮｉＳｉ）が適用されている。ＮｉＳｉを半導体装置に適用することで、ＣｏＳｉ2に比べて、低温でシリサイドを形成することが可能となり、トランジスタ特性を飛躍的に向上させることができる。なお、ＮｉＳｉは準安定相であり、安定相のＮｉＳｉ2に比べて耐熱性が不安定である。
【０００３】
また、ＮｉＳｉは、半導体装置において特にトランジスタに適用することになる。具体的には、半導体基板上に設けられた複数の被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造に、所定の手順でゲート領域、ソース・ドレイン領域（以下、Ｓ／Ｄ領域ともいう）にＮｉＳｉを形成する。
【０００４】
具体的に、従来の半導体装置の製造方法を以下に説明する。まず、図１３に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が半導体基板上に複数設けられる。図１３に示す被パターニング・ポリシリコン・ゲート領域は、シリコン基板１０１に分離絶縁膜１０２が形成され、当該分離絶縁膜１０２の間のシリコン基板１０１上にゲート絶縁膜１０３介してゲートポリシリコン１０４が形成されている。さらに、図１３では、分離絶縁膜１０２とゲートポリシリコン１０４との間に第１不純物拡散層１０５が形成され、さらにゲートポリシリコン１０４の側壁にシリコン酸化膜１０６及びシリコン窒化膜１０７からなるサイドウォールスペーサ１０８が形成されている。
【０００５】
次に、図１４に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層１０９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールで行う。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
【０００６】
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
【０００７】
次に、図１５に示すように、清浄化後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉ（ニッケル）膜１０を形成する。スパッタするＮｉ膜の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。
【０００８】
次に、ランプアニール等により３５０℃より高い温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ膜１１０とシリコン基板１０１とが反応して図１６に示すようにシリサイド膜１１１を形成する。なお、上記のアニールを、第１アニール工程という。
【０００９】
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１１２を除去した後の半導体装置を図１７に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
【００１０】
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、シリサイド膜１１１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉのシリサイド膜１１３を形成する（図１８）。なお、上記のアニールを、第２アニール工程という。
【００１１】
従来の製造方法では、アニール工程を２回に分けず、第１アニール工程のみでＮｉＳｉのシリサイド膜１１３を形成する場合もある。
【００１２】
【特許文献１】特開２００７−２１４２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
実際のデバイスにＮｉＳｉを適用する場合、当該膜厚は１０〜４０ｎｍ程度にする必要がある。この膜厚領域（薄膜領域）では、耐熱性が劣化し、配線等を形成する際の熱処理によりＳ／Ｄ領域のＮｉＳｉがゲート領域に潜り込み成長することがある。ＮｉＳｉがゲート領域に潜り込み成長すると、ゲートエッジリークによるオフリーク電流が増加し、半導体装置の歩留まりが低下する問題があった。図１９に示すようにＳ／Ｄ領域に形成したＮｉＳｉのシリサイド膜１１３の結晶粒径が大きく成長するため、ＮｉＳｉのシリサイド膜１１３はゲート領域の方向に潜り込み成長する。図１９に示すような潜り込み成長がシリサイド膜１１３に生じると、接合破壊が起こりゲートエッジリーク電流が増加すると考えられる。
【００１４】
また、従来のＮｉＳｉの形成方法では、ＮｉＳｉの結晶粒径は１００ｎｍ〜２００ｎｍと大きく、形成過程において結晶粒径が大きく成長することでＮｉＳｉの潜り込み成長が生じ、オフリーク電流を増加させる問題があった。
【００１５】
また、特許文献１のように粒径を小さくしようとする試みがなされているが、このような手法では二度のＮｉ膜堆積の間に自然酸化膜を除去するための洗浄が必要となる。しかし、一度目のＮｉ膜堆積を１５０〜２００℃で行っているので、Ｎｉ2Ｓｉが形成され、フッ酸やＩｎ-Ｓｉｔｕによる自然酸化膜除去で、Ｎｉ膜の表面にダメージが入ってしまい、高抵抗や異常成長を引き起こすという問題点がある。
【００１６】
そこで、本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の１実施形態は、シリコン基板上に形成されるソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間にゲート絶縁膜を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくとも前記ソース領域及び前記ドレイン領域上に成膜した所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜を備える。
【発明の効果】
【００１８】
本発明の１実施形態は、所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜を備えるので、ＮｉＳｉの結晶粒径が大きく成長せず、ゲート領域へのＮｉＳｉの潜り込み成長が発生しないため、ゲートエッジリーク電流の増加を抑制できる。
【発明を実施するための最良の形態】
【００１９】
（実施の形態１）
本実施の形態に係る半導体装置について説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が半導体基板上に複数設けられる。具体的に、図１に示す被パターニング・ポリシリコン・ゲート領域は、シリコン基板１に分離絶縁膜２が形成され、当該分離絶縁膜２の間のシリコン基板１上にゲート絶縁膜３介してゲートポリシリコン４が形成されている。さらに、図１では、分離絶縁膜２とゲートポリシリコン４との間に第１不純物拡散層５が形成され、さらにゲートポリシリコン４の側壁にシリコン酸化膜６及びシリコン窒化膜７からなるサイドウォールスペーサ８が形成されている。
【００２０】
しかし、従来の製造方法で形成した半導体装置では、図１９に示すようにＳ／Ｄ領域に形成したＮｉＳｉのシリサイド膜１１３の結晶粒径が大きく成長するため、ＮｉＳｉのシリサイド膜１１３はゲート領域の方向に潜り込み成長する。図１９に示すような潜り込み成長がシリサイド膜１１３に生じると、接合破壊が起こりゲートエッジリーク電流が増加する。
【００２１】
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
【００２２】
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
【００２３】
次に、図３に示すように、清浄化後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
【００２４】
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
【００２５】
ここで、Ｎｉシリサイド膜の組成は、３５０℃以下でアニールした場合、主にＮｉ2Ｓｉ膜が形成され、３５０℃より高い温度から６００℃までの温度でアニールした場合、主にＮｉＳｉ膜が形成される。さらに、６００℃よりも高い温度でアニールした場合は、主にＮｉＳｉ2膜が形成される。相としての安定性は、Ｎｉ2Ｓｉ膜−ＮｉＳｉ膜−ＮｉＳｉ2膜の順に大きくなる。なお、各温度は、諸条件により変動するため、必ずしも上記の温度に限定されないが、Ｎｉ2Ｓｉ膜−ＮｉＳｉ膜−ＮｉＳｉ2膜の順にアニール温度が高くなる。また、各温度範囲では、主に形成されるＮｉシリサイド膜の組成を記載したが、必ずしもその組成のみが形成されるのではなく、他の組成の形成も含まれる。本願では、主に形成されるＮｉシリサイド膜の組成を、各温度範囲で形成されるＮｉシリサイド膜の組成として表現している。
【００２６】
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
【００２７】
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１をさらに反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
【００２８】
以上のように、本実施の形態に係る半導体装置では、Ｎｉ膜１１０に代えてＮｉＰｔx膜２０を用い、第１アニール工程でＮｉ2Ｓｉ膜へと反応させる温度でアニールし、ＰｔをＮｉ2Ｓｉ粒界に拡散させて、且つ第２アニール工程でＮｉＳｉ膜へと反応させる温度でアニールしている。この際に、Ｎｉ2Ｓｉの粒界に存在するＰｔがＮｉＳｉの結晶粒径の成長を抑制する。よって、本実施の形態に係る半導体装置では、図７に示すようにＳ／Ｄ領域に形成したＮｉＳｉの第２シリサイド膜２２の結晶粒径が大きく成長することなく、第２シリサイド膜２２はゲート領域の方向に潜り込み成長しない。
【００２９】
より具体的な例として、図８にｎＭＯＳ領域での本実施の形態に第２シリサイド膜２２の結晶粒径と、従来のシリサイド膜１１３の結晶粒径との比較を示している。また、図９にｐＭＯＳ領域での本実施の形態に第２シリサイド膜２２の結晶粒径と、従来のシリサイド膜１１３の結晶粒径との比較を示している。図８，図９から分かるように、本実施の形態に第２シリサイド膜２２の結晶粒径は、主に１００ｎｍ以下であるが、従来のシリサイド膜１１３の結晶粒径は１００ｎｍより大きくなっている。結晶粒径とゲートエッジリーク電流との関係は、図１０からも分かるように結晶粒径が大きい方がゲートエッジリーク電流量が多くなる。
【００３０】
なお、本実施の形態では、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
【００３１】
また、本実施の形態では、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
【００３２】
（実施の形態２）
本実施の形態に係る半導体装置では、実施の形態１の製造方法に加えて、イオン注入によりｎＭＯＳ領域のシリコン基板１をプリアモルファス化しておくことにより、シリサイド膜の結晶粒径を大きく成長させない。
【００３３】
以下に、具体的な製造方法を示して説明する。なお、実施の形態１の説明で用いた図面と共通する図面は、同じ図面を用いて説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が複数半導体基板上に設けられる。
【００３４】
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
【００３５】
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
【００３６】
次に、図１１に示すように、本実施の形態に係る半導体装置は、ｐＭＯＳ領域をレジストマスク３０で覆い、ｎＭＯＳ領域のみにＳｉイオン（Ｓｉ+）を注入し、シリコン基板１をプリアモルファス化する。なお、Ｓｉイオンの注入量は、１Ｅ１４〜１Ｅ１５ｃｍ-2である。
【００３７】
次に、図３に示すように、レジストマスク３０を取り除き清浄化した後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
【００３８】
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
【００３９】
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
【００４０】
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
【００４１】
以上のよう、本実施の形態に係る半導体装置では、ＮｉＰｔx膜２０を形成する前に、ｎＭＯＳ領域のみにシリコンイオン（Ｓｉ+）を注入し、シリコン基板１をプリアモルファス化するので、第２シリサイド膜２２の結晶粒径が大きくならず、ゲート領域への潜り込み成長がなく、ゲートエッジリーク電流量を低減できる。
【００４２】
なお、本実施の形態でも、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
【００４３】
また、本実施の形態でも、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
【００４４】
また、本実施の形態では、ｎＭＯＳ領域にシリコンイオンを注入しているが、本発明はこれに限られず、シリコン基板１をプリアモルファス化できるイオンで有れば他のイオンでも良い。
【００４５】
（実施の形態３）
本実施の形態に係る半導体装置では、実施の形態１の製造方法に加えて、イオン注入によりｐＭＯＳ領域のシリコン基板１をプリアモルファス化しておくことにより、シリサイド膜の結晶粒径を大きく成長させない。
【００４６】
以下に、具体的な製造方法を示して説明する。なお、実施の形態１の説明で用いた図面と共通する図面は、同じ図面を用いて説明する。まず、図１に示すような被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造が複数半導体基板上に設けられる。
【００４７】
次に、図２に示すように、Ｓ／Ｄ領域を形成するためにイオン注入と活性化アニールを行い第２不純物拡散層９を設ける。具体的なイオン注入条件は、ｎＭＯＳの場合、ヒ素（Ａｓ）を５〜２０ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で、又はリン（Ｐ）を５〜１０ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１５ｃｍ-2 の注入量で注入する。ｐＭＯＳの場合、ボロン（Ｂ）を０．５〜２ｋｅＶのエネルギーで１Ｅ１５〜１Ｅ１６ｃｍ-2 の注入量で注入する。イオン注入後の活性化アニールは、９００〜１０００℃のスパイクアニールである。なお、ＣＭＯＳの半導体装置を形成する場合は、ｎＭＯＳ領域とｐＭＯＳ領域とをマスクを用いて、上記の注入条件で打ち分ける。
【００４８】
次に、前洗浄（ＲＣＡ洗浄）とフッ酸による前洗浄（表面酸化物の除去）とを行うことで表面を清浄化する。
【００４９】
次に、図１２に示すように、本実施の形態に係る半導体装置は、ｎＭＯＳ領域をレジストマスク３０で覆い、ｐＭＯＳ領域のみにフッ素イオン（Ｆ+）を注入し、シリコン基板１をプリアモルファス化する。なお、フッ素イオンの注入量は、１Ｅ１４〜１Ｅ１５ｃｍ-2である。
【００５０】
次に、図３に示すように、レジストマスク３０を取り除き清浄化した後のゲート領域及びＳ／Ｄ領域にスパッタ法を用いてＮｉＰｔx膜２０を形成する。スパッタするＮｉＰｔx膜２０の代表的な膜厚としては、８．０ｎｍ〜１５．０ｎｍである。なお、Ｐｔのｘの濃度は、例えば３〜７ａｔ％である。
【００５１】
次に、ランプアニール等により２００〜３５０℃で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、ＮｉＰｔx膜２０とシリコン基板１とが反応して図４に示すようにＮｉ2Ｓｉの第１シリサイド膜２１を形成する。つまり、当該工程では、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第１アニール工程という。
【００５２】
次に、第１アニール工程で未反応であった非反応Ｎｉ膜１２を除去するＮｉ選択除去工程が行われる。Ｎｉ選択除去工程により非反応Ｎｉ膜１２を除去した後の半導体装置を図５に示す。なお、Ｎｉ選択除去工程の条件は、３０〜６０分間硫酸過水を施すことである。
【００５３】
次に、ランプアニール等により３５０℃より高い温度から６００℃までの温度で３０〜１２０秒間、Ｎ2雰囲気でアニールを行う。このアニールの実施により、Ｎｉ2Ｓｉの第１シリサイド膜２１において、さらにＮｉとＳｉとを確実に反応させてＮｉＳｉの第２シリサイド膜２２を形成する（図６）。つまり、当該工程では、ＮｉＳｉ膜へと反応させる温度でアニールする。なお、本実施の形態でも、上記のアニールを、第２アニール工程という。
【００５４】
以上のよう、本実施の形態に係る半導体装置では、ＮｉＰｔx膜２０を形成する前に、ｐＭＯＳ領域のみにフッ素イオン（Ｆ+）を注入し、シリコン基板１をプリアモルファス化するので、第２シリサイド膜２２の結晶粒径が大きくならず、ゲート領域への潜り込み成長がなく、ゲートエッジリーク電流量を低減できる。
【００５５】
なお、本実施の形態でも、Ｎｉに添加する金属を白金（Ｐｔ）としたが、本発明はこれに限られない。具体的に添加する金属には、アルミニウム（Ａｌ），チタン（Ｔｉ），バナジウム（Ｖ），コバルト（Ｃｏ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ），ハフニウム（Ｈｆ），タンタル（Ｔａ），エルビウム（Ｅｒ），イッテルビウム（Ｙｂ）のいずれか１つ、又は複数の組合せが考えられる。
【００５６】
また、本実施の形態でも、第１アニール工程後に、Ｎｉ選択除去工程を行い、第２アニール工程を行っているが、本発明はこれに限られず、第２アニール工程後にＮｉ選択除去工程を行っても良い。
【００５７】
また、本実施の形態では、ｐＭＯＳ領域にフッ素イオンを注入しているが、本発明はこれに限られず、シリコン基板１をプリアモルファス化できるイオンで有れば他のイオンでも良い。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図７】本発明の実施の形態１に係る半導体装置のＮｉＳｉの潜り込み成長を説明するための図である。
【図８】本発明の実施の形態１に係る半導体装置のＮｉＳｉの結晶粒径を説明するための図である。
【図９】本発明の実施の形態１に係る半導体装置のＮｉＳｉの結晶粒径を説明するための図である。
【図１０】本発明の実施の形態１に係る半導体装置のＮｉＳｉの結晶粒径とリーク電流との関係を説明するための図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を説明するための図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法を説明するための図である。
【図１３】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１４】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１５】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１６】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１７】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１８】本発明の前提となる半導体装置の製造方法を説明するための図である。
【図１９】本発明の前提となる半導体装置のＮｉＳｉの潜り込み成長を説明するための図である。
【符号の説明】
【００５９】
１，１０１ シリコン基板、２，１０２ 分離絶縁膜、３，１０３ ゲート絶縁膜、４，１０４ ゲートポリシリコン、５，１０５ 第１不純物拡散層、６，１０６ シリコン酸化膜、７，１０７ シリコン窒化膜、８，１０８ サイドウォールスペーサ、９，１０９ 第２不純物拡散層、１２ 非反応Ｎｉ膜、２０ ＮｉＰｔｘ膜、２１ 第１シリサイド膜、２２ 第２シリサイド膜、３０ レジストマスク、１１０ Ｎｉ膜、１１１，１１３ シリサイド膜。
【特許請求の範囲】
【請求項１】
シリコン基板上に形成されるソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間にゲート絶縁膜を介して形成されるゲート領域とを備える半導体装置であって、
少なくとも前記ソース領域及び前記ドレイン領域上に成膜した所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜をさらに備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記添加金属は、白金，アルミニウム，チタン，バナジウム，コバルト，ルテニウム，パラジウム，ハフニウム，タンタル，エルビウム，イッテルビウムのいずれか１つ、又は複数の組合せであることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記Ｎｉ2Ｓｉ膜へと反応させる温度を３５０度以下とし、前記ＮｉＳｉ膜へと反応させる温度を３５０度より高く、６００度以下の範囲とすることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか１つに記載の半導体装置であって、
前記ニッケル膜を成膜する前に、前記ソース領域及び前記ドレイン領域の前記シリコン基板は、イオン注入によりプリアモルファス化されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記イオン注入は、ｎＭＯＳを形成する前記ソース領域及び前記ドレイン領域にシリコンイオンを、ｐＭＯＳを形成する前記ソース領域及び前記ドレイン領域にフッ素イオンをそれぞれ注入することを特徴とする半導体装置。
【請求項６】
シリコン基板上にソース領域及びドレイン領域を形成するソース・ドレイン工程と、
前記ソース領域と前記ドレイン領域との間にゲート絶縁膜を介してゲート領域を形成するゲート工程と、
少なくとも前記ソース領域及び前記ドレイン領域上に所定の添加金属を含むニッケル膜を成膜する成膜工程と、
前記ニッケル膜をＮｉ2Ｓｉ膜へと反応させる温度でアニールする第１アニール工程と、
前記第１アニール工程後に、前記Ｎｉ2Ｓｉ膜をＮｉＳｉ膜へと反応させる温度でアニールしてシリサイド膜を形成する第２アニール工程とを備える半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記添加金属は、白金，アルミニウム，チタン，バナジウム，コバルト，ルテニウム，パラジウム，ハフニウム，タンタル，エルビウム，イッテルビウムのいずれか１つ、又は複数の組合せであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は請求項７に記載の半導体装置の製造方法であって、
前記第１アニール工程は、３５０度以下でアニールし、前記第２アニール工程は、３５０度より高く、６００度以下の範囲でアニールすることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６乃至請求項８のいずれか１つに記載の半導体装置の製造方法であって、
前記成膜工程の前に、前記ソース領域及び前記ドレイン領域の前記シリコン基板に対してイオン注入を行いプリアモルファス化させるイオン注入工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記イオン注入工程は、ｎＭＯＳを形成する前記ソース領域及び前記ドレイン領域にシリコンイオンを、ｐＭＯＳを形成する前記ソース領域及び前記ドレイン領域にフッ素イオンをそれぞれ注入することを特徴とする半導体装置の製造方法。
【請求項１】
シリコン基板上に形成されるソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間にゲート絶縁膜を介して形成されるゲート領域とを備える半導体装置であって、
少なくとも前記ソース領域及び前記ドレイン領域上に成膜した所定の添加金属を含むニッケル膜を、Ｎｉ2Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜をさらに備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記添加金属は、白金，アルミニウム，チタン，バナジウム，コバルト，ルテニウム，パラジウム，ハフニウム，タンタル，エルビウム，イッテルビウムのいずれか１つ、又は複数の組合せであることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記Ｎｉ2Ｓｉ膜へと反応させる温度を３５０度以下とし、前記ＮｉＳｉ膜へと反応させる温度を３５０度より高く、６００度以下の範囲とすることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか１つに記載の半導体装置であって、
前記ニッケル膜を成膜する前に、前記ソース領域及び前記ドレイン領域の前記シリコン基板は、イオン注入によりプリアモルファス化されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記イオン注入は、ｎＭＯＳを形成する前記ソース領域及び前記ドレイン領域にシリコンイオンを、ｐＭＯＳを形成する前記ソース領域及び前記ドレイン領域にフッ素イオンをそれぞれ注入することを特徴とする半導体装置。
【請求項６】
シリコン基板上にソース領域及びドレイン領域を形成するソース・ドレイン工程と、
前記ソース領域と前記ドレイン領域との間にゲート絶縁膜を介してゲート領域を形成するゲート工程と、
少なくとも前記ソース領域及び前記ドレイン領域上に所定の添加金属を含むニッケル膜を成膜する成膜工程と、
前記ニッケル膜をＮｉ2Ｓｉ膜へと反応させる温度でアニールする第１アニール工程と、
前記第１アニール工程後に、前記Ｎｉ2Ｓｉ膜をＮｉＳｉ膜へと反応させる温度でアニールしてシリサイド膜を形成する第２アニール工程とを備える半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記添加金属は、白金，アルミニウム，チタン，バナジウム，コバルト，ルテニウム，パラジウム，ハフニウム，タンタル，エルビウム，イッテルビウムのいずれか１つ、又は複数の組合せであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は請求項７に記載の半導体装置の製造方法であって、
前記第１アニール工程は、３５０度以下でアニールし、前記第２アニール工程は、３５０度より高く、６００度以下の範囲でアニールすることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６乃至請求項８のいずれか１つに記載の半導体装置の製造方法であって、
前記成膜工程の前に、前記ソース領域及び前記ドレイン領域の前記シリコン基板に対してイオン注入を行いプリアモルファス化させるイオン注入工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記イオン注入工程は、ｎＭＯＳを形成する前記ソース領域及び前記ドレイン領域にシリコンイオンを、ｐＭＯＳを形成する前記ソース領域及び前記ドレイン領域にフッ素イオンをそれぞれ注入することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−１１１２１４（Ｐ２００９−１１１２１４Ａ）
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００７−２８２９３１（Ｐ２００７−２８２９３１）
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成１９年１０月３１日（２００７．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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