半導体装置及びその製造方法
【課題】コストを低減した半導体装置を提供する。
【解決手段】半導体基板100表面部にチャネル領域101を挟むように形成された拡散層102と、チャネル領域101上に形成されたゲート絶縁膜103を有し、N型MOSFETのゲート電極104は第1のニッケルシリサイド層104a及び第1のニッケルシリサイド層104a上に形成され第1のニッケルシリサイド層104aよりニッケル含有率が高い第2のニッケルシリサイド層104bからなり、P型MOSFETのゲート電極104は第2のニッケルシリサイド層104bよりニッケル含有率が高い第3のニッケルシリサイド層からなる。
【解決手段】半導体基板100表面部にチャネル領域101を挟むように形成された拡散層102と、チャネル領域101上に形成されたゲート絶縁膜103を有し、N型MOSFETのゲート電極104は第1のニッケルシリサイド層104a及び第1のニッケルシリサイド層104a上に形成され第1のニッケルシリサイド層104aよりニッケル含有率が高い第2のニッケルシリサイド層104bからなり、P型MOSFETのゲート電極104は第2のニッケルシリサイド層104bよりニッケル含有率が高い第3のニッケルシリサイド層からなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体装置の微細化に伴い、ゲート電極にゲート空乏層のないメタル電極が採用されている。メタル電極の形成方法には、例えばゲート電極を完全にシリサイド化することでメタル電極を形成する、いわゆるフルシリサイド(FUSI)プロセスがある。
【0003】
ゲート絶縁膜にシリコン熱酸化膜よりリーク特性の良い高誘電体膜を用いると、いわゆるフェルミレベルピンニング現象により、トランジスタの閾値電圧が一意に定まる。Niシリサイド電極と高誘電体膜の組み合わせでは、Niシリサイドの組成により閾値電圧を制御することができ(相制御Niフルシリサイド電極)、N型MOSFETには仕事関数の小さいNiSi2を、P型MOSFETには仕事関数の大きいNi3Siを適用することが好適である。
【0004】
Niフルシリサイド電極は以下のような形成方法が知られている。まず既知の方法で埋め込み型素子分離領域(STI)を形成する。次に、ゲート絶縁膜としてHfSiON膜を堆積法で形成した後、ポリシリコン、シリコン窒化膜キャップ(SiN−Cap)からなるシリコン電極を形成する。続いてエクステンション領域、酸化膜ライナー/SiNからなるゲート側壁を形成し、ソース・ドレイン拡散層を形成する。ソースドレインシリサイド(サリサイド)を形成した後にシリコン窒化膜、シリコン酸化膜を層間膜として堆積し、CMP等で平坦化する。
【0005】
その後、P型MOSFET側のSiN−Cap、層間膜をエッチングしてポリシリコンゲート電極上面を露出する。Ni膜の成膜と熱工程によりゲート電極をフルシリサイド化する。次に、N型MOSFET側のポリシリコンゲート電極上面を露出させる。そして、Ni膜の成膜と熱工程によりゲート電極をフルシリサイド化し、NiSi2を形成する。
【0006】
ここでNiSi2の形成には500℃以上の高温が必要であるため、既に形成したソースドレインシリサイドがアグロメレーション(凝集)するという問題がある。また、N型MOSFETとP型MOSFETとで別々にフルシリサイド電極を形成するため、工程数が多くコストがかかるという問題もある。
【0007】
また、相制御Niフルシリサイド電極の製造方法として以下のようなものも知られている。まず、シリコン基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にタングステンシリサイド層を堆積し、タングステンシリサイド層上にポリシリコン膜を形成する。次にゲート電極パターンに加工し、エクステンション領域及びソース・ドレイン領域の形成を行う。次に、ゲート電極パターン上に第1のニッケル膜を形成し、第1のニッケル膜上のN型MOSFET領域にのみニッケル拡散を防止するTiN膜を形成し、さらに第2のニッケル膜を形成する。続いて熱処理を行い、ゲート電極をシリサイド化する。P型MOSFET領域では第1及び第2のニッケル膜が反応し、N型MOSFET領域では第1のニッケル膜が反応するため、P型MOSFET領域とN型MOSFET領域とで異なる組成のフルシリサイド電極を形成できる(例えば特許文献1参照)。
【0008】
しかし、この方法でN型MOSFET領域にNiSi2を形成した場合、ゲート抵抗が大きくなるという問題がある。また、シリサイド化に用いるニッケル膜を2回に分けて堆積するため、工程数が増えるという問題がある。
【特許文献1】特開2007−80955号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明はP型MOSFETとN型MOSFETとで異なる組成を有し、所定の仕事関数を有するシリサイド電極をゲート電極として形成するとともに、ゲート抵抗の低減を図ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様による半導体装置は、半導体基板表面部の第1の領域に第1のチャネル領域を挟むように形成された第1の拡散層と、前記第1のチャネル領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のニッケルシリサイド層及び前記第1のニッケルシリサイド層上に形成され前記第1のニッケルシリサイド層よりニッケル含有率が高い第2のニッケルシリサイド層を含む第1のゲート電極と、を有するN型MOSFETと、前記半導体基板表面部の第2の領域に第2のチャネル領域を挟むように形成された第2の拡散層と、前記第2のチャネル領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され前記第2のニッケルシリサイド層よりニッケル含有率が高い第3のニッケルシリサイド層からなる第2のゲート電極と、を有するP型MOSFETと、を備えるものである。
【0011】
本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1のポリシリコン膜を形成し、前記第1のポリシリコン膜の表面部に反応制御層を形成し、前記反応制御層上に第2のポリシリコン膜を形成し、前記第2のポリシリコン膜、前記反応制御層、前記第1のポリシリコン膜及び前記ゲート絶縁膜を加工してゲートパターンを形成し、前記ゲートパターンをマスクとして前記半導体基板表面部に不純物を注入してソース・ドレイン拡散層領域を形成し、前記ソース・ドレイン拡散層領域を覆い、前記第2のポリシリコン膜上面が露出するように層間絶縁膜を形成し、所定領域における前記第2のポリシリコン膜及び前記反応制御層を除去して前記第1のポリシリコン膜上面を露出し、前記所定領域における前記第1のポリシリコン膜及び前記所定領域以外における前記第2のポリシリコン膜上にニッケル膜を形成し、熱処理を行って前記第1及び第2のポリシリコン膜と前記ニッケル膜とを反応させ、シリサイド膜を形成するものである。
【発明の効果】
【0012】
本発明によれば、P型MOSFETとN型MOSFETとで異なる組成を有し、所定の仕事関数を有するシリサイド電極をゲート電極として形成するとともに、ゲート抵抗の低減を図ることができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の実施の形態を図面に基づいて説明する。
【0014】
図1に本発明の実施形態に係る半導体装置の概略構成を示す。シリコン基板100の表面部にチャネル領域101を挟むようにソース・ドレイン領域となる拡散層102が形成される。拡散層102は浅い拡散層(エクステンション領域)102a、深い拡散層102b、深い拡散層102b表面に形成されたニッケルシリサイド膜102cを有する。
【0015】
チャネル領域101上にはハフニウムを含むゲート絶縁膜103が形成される。ゲート絶縁膜103上にはゲート電極104が形成される。
【0016】
ゲート電極104の側壁にはシリコン窒化膜105a、シリコン酸化膜105b、シリコン窒化膜105cからなるゲート側壁膜105が形成されている。拡散層102、ゲート側壁膜105を覆うように層間絶縁膜106が形成されている。
【0017】
さらに、層間絶縁膜106を貫通し、拡散層102、ゲート電極104に電気的に接続されるコンタクト(図示せず)が形成されている。
【0018】
N型MOSFET領域、P型MOSFET領域はそれぞれシリコン基板100表面部に形成されたSTI(Shallow Trench Isolation)構造の素子分離領域107に囲まれている。
【0019】
N型MOSFET領域では浅い拡散層102aはヒ素をドーパントとして含み、深い拡散層102bはリンをドーパントとして含む。また、ゲート電極104は下層104aがNiSi2、上層104bがNiSiの組成を有するニッケルフルシリサイド電極である。
【0020】
P型MOSFET領域では浅い拡散層102a、深い拡散層102bは共にドーパントとしてボロンを含む。また、ゲート電極104はNi3Siの組成を有するニッケルフルシリサイド電極である。
【0021】
このように、N型MOSFETのゲート電極のゲート絶縁膜に接する部分(下層)に仕事関数の小さいNiSi2を、P型MOSFETのゲート電極に仕事関数の大きいNi3Siを適用しているため、フェルミレベルピンニング現象による閾値制御の問題を解決することができる。また、N型MOSFETのゲート電極の上層をNiSi2より抵抗の小さいNiSiにすることでゲート抵抗を低減し、トランジスタの性能を向上することができる。
【0022】
次にこのような半導体装置の製造方法を図2〜図15に示す工程断面図を用いて説明する。
【0023】
図2に示すように、シリコン基板201上にバッファ膜を介してマスクとなるシリコン窒化膜を堆積する(共に図示せず)。そしてレジストによるパターン転写法を用いてシリコン窒化膜、バッファ膜を除去し、シリコン基板201を所定の深さまでエッチングする。レジストを除去した後、全面にシリコン酸化膜を堆積し、CMP(化学的機械研磨)で平坦化する。シリコン窒化膜を除去し、素子分離領域202を形成する。
【0024】
図3に示すように、シリコン基板201上に例えばハフニウムシリケート膜301を堆積法により形成する。続いてハフニウムシリケート膜301上にポリシリコン膜302を形成する。
【0025】
図4に示すように、ポリシリコン膜302の表面を希フッ酸処理により清浄化した後、コリンとH2O2の混合液で表面を処理して反応制御層401を形成する。コリンとH2O2の混合比は例えば1:2である。
【0026】
図5に示すように、反応制御層401上にポリシリコン膜501を形成する。ポリシリコン膜302、501の膜厚比については後述する。
【0027】
図6に示すように、ポリシリコン膜501上にキャップ材としてシリコン窒化膜601を形成する。
【0028】
図7に示すように、レジスト(図示せず)によるパターニング及びRIE等の異方性エッチングによるシリコン窒化膜601、ポリシリコン膜501、反応制御層401、ポリシリコン膜302、ハフニウムシリケート膜301の除去により、ゲートパターン701を形成する。
【0029】
図8に示すように、ゲートパターン701側部にシリコン窒化膜からなるオフセットスペーサ801を形成し、公知の方法でエクステンション領域802を形成する。例えばN型MOSFET領域にはヒ素、P型MOSFET領域にはボロンを注入して加熱処理を行う。
【0030】
図9に示すように、ゲートパターン701(オフセットスペーサ801)側部にシリコン酸化膜(ライナー)901a、シリコン窒化膜901bからなる側壁膜901を形成し、公知の方法でソース・ドレイン領域902を形成する。例えばN型MOSFET領域にはリン、P型MOSFET領域にはボロンを注入して加熱処理を行う。イオン注入は図8に示す工程よりもドーズ量、加速電圧を大きくする。
【0031】
さらに、ニッケル膜を堆積し、加熱処理を行い、ソース・ドレイン領域902表面部にニッケルシリサイド膜903を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。
【0032】
図10に示すようにシリコン窒化膜(ライナー)1001を形成し、シリコン窒化膜1001上にシリコン酸化膜からなる層間膜1002を堆積する。そしてシリコン窒化膜601上面が露出するように層間膜1002、シリコン窒化膜1001をCMP等により平坦化する。
【0033】
図11に示すように、シリコン窒化膜601を異方性エッチングにより除去し、ポリシリコン膜501上面を露出する。このときエッチング条件によっては層間膜1002も除去され得る。
【0034】
図12に示すように、N型MOSFET領域上にレジスト1201を形成する。
【0035】
図13に示すように、P型MOSFET領域のポリシリコン膜501及び反応制御層401を除去し、ポリシリコン膜302上面を露出させる。
【0036】
図14に示すように、レジスト1201を除去し、ポリシリコン膜501、302上面を清浄化する。清浄化は例えば希フッ酸による洗浄処理である。その後、ニッケル膜1401を堆積する。ニッケル膜1401の膜厚については後述する。
【0037】
図15に示すように、400℃〜500℃程度の加熱処理を行い、ニッケル膜1401とポリシリコン膜501、302を反応させ、ニッケルシリサイド1501を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。N型MOSFET領域では反応制御層401により、上層1501aと下層1501bで組成が異なる。
【0038】
ここで、P型MOSFET領域ではニッケルシリサイドにNi3Siを、N型MOSFET領域では上層にNiSi、下層にNiSi2を適用することが好適である。ポリシリコン膜の膜厚:ニッケル膜の膜厚=1:1.64とすることでNi3Siを容易に形成することができる。また、ポリシリコン膜の膜厚:ニッケル膜の膜厚=1:0.55とすることでNiSiを容易に形成することができる。
【0039】
従って、ポリシリコン膜302の膜厚を1としたとき、堆積するニッケル膜1401の膜厚は1.64とするのが好適である。
【0040】
また、N型MOSFET領域にはポリシリコン膜501及び302を合わせた膜厚のポリシリコン膜が存在し、これがNiSiとなるようなポリシリコン膜とニッケル膜1401の膜厚比にする。つまりポリシリコン膜501の膜厚をTとすると、(T+1):1.64=1:0.55となる。従って、ポリシリコン膜501の膜厚Tは1.98(≒2.0)とするのが好適である。
【0041】
N型MOSFET領域ではNiSiの形成に好適なNi膜厚となるが、反応制御層401があるため、下層のポリシリコン膜302は上層のポリシリコン膜501より反応するニッケル量が少なくなり、上層(ポリシリコン膜501)部分はNiSiが形成されるのに対し、下層(ポリシリコン膜302)部分にはNiSi2が形成される。
【0042】
Ni3SiはNiSixの最終組成であるため、ポリシリコン膜302の膜厚1に対し、ニッケル膜の膜厚を1.64より大きくしても良い。この場合、ポリシリコン膜501の膜厚はニッケル膜の膜厚に応じて大きくなる。
【0043】
その後、全面に層間膜としてシリコン酸化膜を堆積した後、レジストによるパターニング及び異方性エッチングによりコンタクトホールを形成する。形成されたコンタクトホールにTi/TiNを形成し、タングステンを埋め込んでコンタクト電極を形成する。さらにアルミ配線又は銅配線を形成し、トランジスタを形成する(図示せず)。
【0044】
このように、N型MOSFETのゲート電極のゲート絶縁膜に接する部分に仕事関数の小さいNiSi2を、P型MOSFETのゲート電極に仕事関数の大きいNi3Siを適用し、フェルミレベルピンニング現象による閾値制御の問題を解決する半導体装置が得られる。また、この半導体装置は、N型MOSFETのゲート電極の上層をNiSi2より抵抗の小さいNiSiにすることでゲート抵抗を低減し、トランジスタの性能を向上することができる。
【0045】
また、N型MOSFET、P型MOSFETのそれぞれのゲート電極に異なる組成のシリサイドを形成する場合に、高温の熱工程が必要ないので、ソース・ドレイン領域のシリサイド903の劣化を防止することができる。
【0046】
また、N型MOSFET、P型MOSFETを別々に形成する方法と比較して工程数を削減できるため、コストを削減できる。また、ゲート電極のシリサイド化に用いるニッケル膜の成膜は1回で済むため、製造コストを削減することができる。
【0047】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。例えば、ゲート絶縁膜はハフニウムシリケート膜でなく、シリコン熱酸化膜やその窒化処理した膜、又はハフニウム以外の元素を含む高誘電体膜を用いても良い。
【0048】
また、ポリシリコン膜302、501に不純物を導入したい場合は、ポリシリコン膜302の形成直後又はシリコン窒化膜601の形成前に行う。
【0049】
ポリシリコン膜302、501の厚さは一例であり、上記に限定されるものではない。
【0050】
反応制御層401の形成方法も一例であり、上記に限定されるものではない。
【0051】
上記実施形態ではN型MOSFETのゲート電極をNiSi2とNiSiの組成の組合せとしたが、P型MOSFET側でも必要に応じて積層のシリサイド電極が形成され得る。
【0052】
N型MOSFETのゲート電極はNiSi2とNiSiの組合せに限定されない。ゲート電極の上層を別の組成にしても良い。
【0053】
また積層シリサイド部分が、必ずしもトランジスタのゲート電極としての役割をしなくても良い。
【0054】
シリサイド形成方法については特に制限はない。たとえばシリサイドの熱工程は1回のアニールだけでなく、複数回のアニールに分けて行っても良い。この場合、ニッケルとシリコンの必要量は1ステップの場合と異なる場合がある。
【0055】
ポリシリコンでなく、非結晶(アモルファス)シリコンを用いるようにしても良い。
【0056】
上記実施形態による半導体装置の製造方法は平面型トランジスタを想定したプロセスであるがその他のデバイスに適用し得る。
【0057】
コンタクト電極の形成プロセスはストレスライナーを組み合わせてトランジスタの性能向上を図ることができる。
【0058】
ソース・ドレイン部分にSiGeを形成して応力をコントロールする場合もそれに準じた工程を加えることで形成できる。
【0059】
層間絶縁膜(シリコン酸化膜)1002の平坦化工程(図10)ではゲートパターン上部のシリコン窒化膜601を露出させずにシリコン酸化膜1002を僅かに残した状態でCMPによるエッチングをストップさせ、その後RIE等のエッチングでゲートパターンを露出させることもできる。
【0060】
基板は通常のシリコン基板だけでなく、絶縁膜上にシリコン活性層を形成したSOI基板を用いることができる。基板の面方位も限定せず、シリコン基板を種にシリコンを成長させた基板でもよい。
【0061】
通常の平面型トランジスタに加え、Fin型などのチャネル・ゲート電極部分が立体構造を持ったトランジスタ、すなわちシリコン基板でなく、シリコン基板を加工した表面や、多結晶シリコン表面にも適用できる。側壁構造も特に限定することはない。
【0062】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0063】
【図1】本発明の実施形態による半導体装置の概略構成図である。
【図2】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図3】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図4】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図5】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図6】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図7】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図8】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図9】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図10】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図11】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図12】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図13】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図14】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図15】同実施形態による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【0064】
100 シリコン基板
101 チャネル領域
102 拡散層
103 ゲート絶縁膜
104 ゲート電極
105 ゲート側壁膜
106 層間絶縁膜
107 素子分離領域
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体装置の微細化に伴い、ゲート電極にゲート空乏層のないメタル電極が採用されている。メタル電極の形成方法には、例えばゲート電極を完全にシリサイド化することでメタル電極を形成する、いわゆるフルシリサイド(FUSI)プロセスがある。
【0003】
ゲート絶縁膜にシリコン熱酸化膜よりリーク特性の良い高誘電体膜を用いると、いわゆるフェルミレベルピンニング現象により、トランジスタの閾値電圧が一意に定まる。Niシリサイド電極と高誘電体膜の組み合わせでは、Niシリサイドの組成により閾値電圧を制御することができ(相制御Niフルシリサイド電極)、N型MOSFETには仕事関数の小さいNiSi2を、P型MOSFETには仕事関数の大きいNi3Siを適用することが好適である。
【0004】
Niフルシリサイド電極は以下のような形成方法が知られている。まず既知の方法で埋め込み型素子分離領域(STI)を形成する。次に、ゲート絶縁膜としてHfSiON膜を堆積法で形成した後、ポリシリコン、シリコン窒化膜キャップ(SiN−Cap)からなるシリコン電極を形成する。続いてエクステンション領域、酸化膜ライナー/SiNからなるゲート側壁を形成し、ソース・ドレイン拡散層を形成する。ソースドレインシリサイド(サリサイド)を形成した後にシリコン窒化膜、シリコン酸化膜を層間膜として堆積し、CMP等で平坦化する。
【0005】
その後、P型MOSFET側のSiN−Cap、層間膜をエッチングしてポリシリコンゲート電極上面を露出する。Ni膜の成膜と熱工程によりゲート電極をフルシリサイド化する。次に、N型MOSFET側のポリシリコンゲート電極上面を露出させる。そして、Ni膜の成膜と熱工程によりゲート電極をフルシリサイド化し、NiSi2を形成する。
【0006】
ここでNiSi2の形成には500℃以上の高温が必要であるため、既に形成したソースドレインシリサイドがアグロメレーション(凝集)するという問題がある。また、N型MOSFETとP型MOSFETとで別々にフルシリサイド電極を形成するため、工程数が多くコストがかかるという問題もある。
【0007】
また、相制御Niフルシリサイド電極の製造方法として以下のようなものも知られている。まず、シリコン基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にタングステンシリサイド層を堆積し、タングステンシリサイド層上にポリシリコン膜を形成する。次にゲート電極パターンに加工し、エクステンション領域及びソース・ドレイン領域の形成を行う。次に、ゲート電極パターン上に第1のニッケル膜を形成し、第1のニッケル膜上のN型MOSFET領域にのみニッケル拡散を防止するTiN膜を形成し、さらに第2のニッケル膜を形成する。続いて熱処理を行い、ゲート電極をシリサイド化する。P型MOSFET領域では第1及び第2のニッケル膜が反応し、N型MOSFET領域では第1のニッケル膜が反応するため、P型MOSFET領域とN型MOSFET領域とで異なる組成のフルシリサイド電極を形成できる(例えば特許文献1参照)。
【0008】
しかし、この方法でN型MOSFET領域にNiSi2を形成した場合、ゲート抵抗が大きくなるという問題がある。また、シリサイド化に用いるニッケル膜を2回に分けて堆積するため、工程数が増えるという問題がある。
【特許文献1】特開2007−80955号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明はP型MOSFETとN型MOSFETとで異なる組成を有し、所定の仕事関数を有するシリサイド電極をゲート電極として形成するとともに、ゲート抵抗の低減を図ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様による半導体装置は、半導体基板表面部の第1の領域に第1のチャネル領域を挟むように形成された第1の拡散層と、前記第1のチャネル領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のニッケルシリサイド層及び前記第1のニッケルシリサイド層上に形成され前記第1のニッケルシリサイド層よりニッケル含有率が高い第2のニッケルシリサイド層を含む第1のゲート電極と、を有するN型MOSFETと、前記半導体基板表面部の第2の領域に第2のチャネル領域を挟むように形成された第2の拡散層と、前記第2のチャネル領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され前記第2のニッケルシリサイド層よりニッケル含有率が高い第3のニッケルシリサイド層からなる第2のゲート電極と、を有するP型MOSFETと、を備えるものである。
【0011】
本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1のポリシリコン膜を形成し、前記第1のポリシリコン膜の表面部に反応制御層を形成し、前記反応制御層上に第2のポリシリコン膜を形成し、前記第2のポリシリコン膜、前記反応制御層、前記第1のポリシリコン膜及び前記ゲート絶縁膜を加工してゲートパターンを形成し、前記ゲートパターンをマスクとして前記半導体基板表面部に不純物を注入してソース・ドレイン拡散層領域を形成し、前記ソース・ドレイン拡散層領域を覆い、前記第2のポリシリコン膜上面が露出するように層間絶縁膜を形成し、所定領域における前記第2のポリシリコン膜及び前記反応制御層を除去して前記第1のポリシリコン膜上面を露出し、前記所定領域における前記第1のポリシリコン膜及び前記所定領域以外における前記第2のポリシリコン膜上にニッケル膜を形成し、熱処理を行って前記第1及び第2のポリシリコン膜と前記ニッケル膜とを反応させ、シリサイド膜を形成するものである。
【発明の効果】
【0012】
本発明によれば、P型MOSFETとN型MOSFETとで異なる組成を有し、所定の仕事関数を有するシリサイド電極をゲート電極として形成するとともに、ゲート抵抗の低減を図ることができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明の実施の形態を図面に基づいて説明する。
【0014】
図1に本発明の実施形態に係る半導体装置の概略構成を示す。シリコン基板100の表面部にチャネル領域101を挟むようにソース・ドレイン領域となる拡散層102が形成される。拡散層102は浅い拡散層(エクステンション領域)102a、深い拡散層102b、深い拡散層102b表面に形成されたニッケルシリサイド膜102cを有する。
【0015】
チャネル領域101上にはハフニウムを含むゲート絶縁膜103が形成される。ゲート絶縁膜103上にはゲート電極104が形成される。
【0016】
ゲート電極104の側壁にはシリコン窒化膜105a、シリコン酸化膜105b、シリコン窒化膜105cからなるゲート側壁膜105が形成されている。拡散層102、ゲート側壁膜105を覆うように層間絶縁膜106が形成されている。
【0017】
さらに、層間絶縁膜106を貫通し、拡散層102、ゲート電極104に電気的に接続されるコンタクト(図示せず)が形成されている。
【0018】
N型MOSFET領域、P型MOSFET領域はそれぞれシリコン基板100表面部に形成されたSTI(Shallow Trench Isolation)構造の素子分離領域107に囲まれている。
【0019】
N型MOSFET領域では浅い拡散層102aはヒ素をドーパントとして含み、深い拡散層102bはリンをドーパントとして含む。また、ゲート電極104は下層104aがNiSi2、上層104bがNiSiの組成を有するニッケルフルシリサイド電極である。
【0020】
P型MOSFET領域では浅い拡散層102a、深い拡散層102bは共にドーパントとしてボロンを含む。また、ゲート電極104はNi3Siの組成を有するニッケルフルシリサイド電極である。
【0021】
このように、N型MOSFETのゲート電極のゲート絶縁膜に接する部分(下層)に仕事関数の小さいNiSi2を、P型MOSFETのゲート電極に仕事関数の大きいNi3Siを適用しているため、フェルミレベルピンニング現象による閾値制御の問題を解決することができる。また、N型MOSFETのゲート電極の上層をNiSi2より抵抗の小さいNiSiにすることでゲート抵抗を低減し、トランジスタの性能を向上することができる。
【0022】
次にこのような半導体装置の製造方法を図2〜図15に示す工程断面図を用いて説明する。
【0023】
図2に示すように、シリコン基板201上にバッファ膜を介してマスクとなるシリコン窒化膜を堆積する(共に図示せず)。そしてレジストによるパターン転写法を用いてシリコン窒化膜、バッファ膜を除去し、シリコン基板201を所定の深さまでエッチングする。レジストを除去した後、全面にシリコン酸化膜を堆積し、CMP(化学的機械研磨)で平坦化する。シリコン窒化膜を除去し、素子分離領域202を形成する。
【0024】
図3に示すように、シリコン基板201上に例えばハフニウムシリケート膜301を堆積法により形成する。続いてハフニウムシリケート膜301上にポリシリコン膜302を形成する。
【0025】
図4に示すように、ポリシリコン膜302の表面を希フッ酸処理により清浄化した後、コリンとH2O2の混合液で表面を処理して反応制御層401を形成する。コリンとH2O2の混合比は例えば1:2である。
【0026】
図5に示すように、反応制御層401上にポリシリコン膜501を形成する。ポリシリコン膜302、501の膜厚比については後述する。
【0027】
図6に示すように、ポリシリコン膜501上にキャップ材としてシリコン窒化膜601を形成する。
【0028】
図7に示すように、レジスト(図示せず)によるパターニング及びRIE等の異方性エッチングによるシリコン窒化膜601、ポリシリコン膜501、反応制御層401、ポリシリコン膜302、ハフニウムシリケート膜301の除去により、ゲートパターン701を形成する。
【0029】
図8に示すように、ゲートパターン701側部にシリコン窒化膜からなるオフセットスペーサ801を形成し、公知の方法でエクステンション領域802を形成する。例えばN型MOSFET領域にはヒ素、P型MOSFET領域にはボロンを注入して加熱処理を行う。
【0030】
図9に示すように、ゲートパターン701(オフセットスペーサ801)側部にシリコン酸化膜(ライナー)901a、シリコン窒化膜901bからなる側壁膜901を形成し、公知の方法でソース・ドレイン領域902を形成する。例えばN型MOSFET領域にはリン、P型MOSFET領域にはボロンを注入して加熱処理を行う。イオン注入は図8に示す工程よりもドーズ量、加速電圧を大きくする。
【0031】
さらに、ニッケル膜を堆積し、加熱処理を行い、ソース・ドレイン領域902表面部にニッケルシリサイド膜903を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。
【0032】
図10に示すようにシリコン窒化膜(ライナー)1001を形成し、シリコン窒化膜1001上にシリコン酸化膜からなる層間膜1002を堆積する。そしてシリコン窒化膜601上面が露出するように層間膜1002、シリコン窒化膜1001をCMP等により平坦化する。
【0033】
図11に示すように、シリコン窒化膜601を異方性エッチングにより除去し、ポリシリコン膜501上面を露出する。このときエッチング条件によっては層間膜1002も除去され得る。
【0034】
図12に示すように、N型MOSFET領域上にレジスト1201を形成する。
【0035】
図13に示すように、P型MOSFET領域のポリシリコン膜501及び反応制御層401を除去し、ポリシリコン膜302上面を露出させる。
【0036】
図14に示すように、レジスト1201を除去し、ポリシリコン膜501、302上面を清浄化する。清浄化は例えば希フッ酸による洗浄処理である。その後、ニッケル膜1401を堆積する。ニッケル膜1401の膜厚については後述する。
【0037】
図15に示すように、400℃〜500℃程度の加熱処理を行い、ニッケル膜1401とポリシリコン膜501、302を反応させ、ニッケルシリサイド1501を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。N型MOSFET領域では反応制御層401により、上層1501aと下層1501bで組成が異なる。
【0038】
ここで、P型MOSFET領域ではニッケルシリサイドにNi3Siを、N型MOSFET領域では上層にNiSi、下層にNiSi2を適用することが好適である。ポリシリコン膜の膜厚:ニッケル膜の膜厚=1:1.64とすることでNi3Siを容易に形成することができる。また、ポリシリコン膜の膜厚:ニッケル膜の膜厚=1:0.55とすることでNiSiを容易に形成することができる。
【0039】
従って、ポリシリコン膜302の膜厚を1としたとき、堆積するニッケル膜1401の膜厚は1.64とするのが好適である。
【0040】
また、N型MOSFET領域にはポリシリコン膜501及び302を合わせた膜厚のポリシリコン膜が存在し、これがNiSiとなるようなポリシリコン膜とニッケル膜1401の膜厚比にする。つまりポリシリコン膜501の膜厚をTとすると、(T+1):1.64=1:0.55となる。従って、ポリシリコン膜501の膜厚Tは1.98(≒2.0)とするのが好適である。
【0041】
N型MOSFET領域ではNiSiの形成に好適なNi膜厚となるが、反応制御層401があるため、下層のポリシリコン膜302は上層のポリシリコン膜501より反応するニッケル量が少なくなり、上層(ポリシリコン膜501)部分はNiSiが形成されるのに対し、下層(ポリシリコン膜302)部分にはNiSi2が形成される。
【0042】
Ni3SiはNiSixの最終組成であるため、ポリシリコン膜302の膜厚1に対し、ニッケル膜の膜厚を1.64より大きくしても良い。この場合、ポリシリコン膜501の膜厚はニッケル膜の膜厚に応じて大きくなる。
【0043】
その後、全面に層間膜としてシリコン酸化膜を堆積した後、レジストによるパターニング及び異方性エッチングによりコンタクトホールを形成する。形成されたコンタクトホールにTi/TiNを形成し、タングステンを埋め込んでコンタクト電極を形成する。さらにアルミ配線又は銅配線を形成し、トランジスタを形成する(図示せず)。
【0044】
このように、N型MOSFETのゲート電極のゲート絶縁膜に接する部分に仕事関数の小さいNiSi2を、P型MOSFETのゲート電極に仕事関数の大きいNi3Siを適用し、フェルミレベルピンニング現象による閾値制御の問題を解決する半導体装置が得られる。また、この半導体装置は、N型MOSFETのゲート電極の上層をNiSi2より抵抗の小さいNiSiにすることでゲート抵抗を低減し、トランジスタの性能を向上することができる。
【0045】
また、N型MOSFET、P型MOSFETのそれぞれのゲート電極に異なる組成のシリサイドを形成する場合に、高温の熱工程が必要ないので、ソース・ドレイン領域のシリサイド903の劣化を防止することができる。
【0046】
また、N型MOSFET、P型MOSFETを別々に形成する方法と比較して工程数を削減できるため、コストを削減できる。また、ゲート電極のシリサイド化に用いるニッケル膜の成膜は1回で済むため、製造コストを削減することができる。
【0047】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。例えば、ゲート絶縁膜はハフニウムシリケート膜でなく、シリコン熱酸化膜やその窒化処理した膜、又はハフニウム以外の元素を含む高誘電体膜を用いても良い。
【0048】
また、ポリシリコン膜302、501に不純物を導入したい場合は、ポリシリコン膜302の形成直後又はシリコン窒化膜601の形成前に行う。
【0049】
ポリシリコン膜302、501の厚さは一例であり、上記に限定されるものではない。
【0050】
反応制御層401の形成方法も一例であり、上記に限定されるものではない。
【0051】
上記実施形態ではN型MOSFETのゲート電極をNiSi2とNiSiの組成の組合せとしたが、P型MOSFET側でも必要に応じて積層のシリサイド電極が形成され得る。
【0052】
N型MOSFETのゲート電極はNiSi2とNiSiの組合せに限定されない。ゲート電極の上層を別の組成にしても良い。
【0053】
また積層シリサイド部分が、必ずしもトランジスタのゲート電極としての役割をしなくても良い。
【0054】
シリサイド形成方法については特に制限はない。たとえばシリサイドの熱工程は1回のアニールだけでなく、複数回のアニールに分けて行っても良い。この場合、ニッケルとシリコンの必要量は1ステップの場合と異なる場合がある。
【0055】
ポリシリコンでなく、非結晶(アモルファス)シリコンを用いるようにしても良い。
【0056】
上記実施形態による半導体装置の製造方法は平面型トランジスタを想定したプロセスであるがその他のデバイスに適用し得る。
【0057】
コンタクト電極の形成プロセスはストレスライナーを組み合わせてトランジスタの性能向上を図ることができる。
【0058】
ソース・ドレイン部分にSiGeを形成して応力をコントロールする場合もそれに準じた工程を加えることで形成できる。
【0059】
層間絶縁膜(シリコン酸化膜)1002の平坦化工程(図10)ではゲートパターン上部のシリコン窒化膜601を露出させずにシリコン酸化膜1002を僅かに残した状態でCMPによるエッチングをストップさせ、その後RIE等のエッチングでゲートパターンを露出させることもできる。
【0060】
基板は通常のシリコン基板だけでなく、絶縁膜上にシリコン活性層を形成したSOI基板を用いることができる。基板の面方位も限定せず、シリコン基板を種にシリコンを成長させた基板でもよい。
【0061】
通常の平面型トランジスタに加え、Fin型などのチャネル・ゲート電極部分が立体構造を持ったトランジスタ、すなわちシリコン基板でなく、シリコン基板を加工した表面や、多結晶シリコン表面にも適用できる。側壁構造も特に限定することはない。
【0062】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0063】
【図1】本発明の実施形態による半導体装置の概略構成図である。
【図2】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図3】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図4】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図5】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図6】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図7】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図8】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図9】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図10】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図11】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図12】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図13】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図14】同実施形態による半導体装置の製造方法を示す工程断面図である。
【図15】同実施形態による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【0064】
100 シリコン基板
101 チャネル領域
102 拡散層
103 ゲート絶縁膜
104 ゲート電極
105 ゲート側壁膜
106 層間絶縁膜
107 素子分離領域
【特許請求の範囲】
【請求項1】
半導体基板表面部の第1の領域に第1のチャネル領域を挟むように形成された第1の拡散層と、前記第1のチャネル領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のニッケルシリサイド層及び前記第1のニッケルシリサイド層上に形成され前記第1のニッケルシリサイド層よりニッケル含有率が高い第2のニッケルシリサイド層を含む第1のゲート電極と、を有するN型MOSFETと、
前記半導体基板表面部の第2の領域に第2のチャネル領域を挟むように形成された第2の拡散層と、前記第2のチャネル領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され前記第2のニッケルシリサイド層よりニッケル含有率が高い第3のニッケルシリサイド層からなる第2のゲート電極と、を有するP型MOSFETと、
を備える半導体装置。
【請求項2】
前記第1のニッケルシリサイド層はNiSi2、前記第2のニッケルシリサイド層はNiSix(1≦x<3)、前記第3のニッケルシリサイド層はNi3Siの組成を有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のポリシリコン膜を形成し、
前記第1のポリシリコン膜の表面部に反応制御層を形成し、
前記反応制御層上に第2のポリシリコン膜を形成し、
前記第2のポリシリコン膜、前記反応制御層、前記第1のポリシリコン膜及び前記ゲート絶縁膜を加工してゲートパターンを形成し、
前記ゲートパターンをマスクとして前記半導体基板表面部に不純物を注入してソース・ドレイン拡散層領域を形成し、
前記ソース・ドレイン拡散層領域を覆い、前記第2のポリシリコン膜上面が露出するように層間絶縁膜を形成し、
所定領域における前記第2のポリシリコン膜及び前記反応制御層を除去して前記第1のポリシリコン膜上面を露出し、
前記所定領域における前記第1のポリシリコン膜及び前記所定領域以外における前記第2のポリシリコン膜上にニッケル膜を形成し、
熱処理を行って前記第1及び第2のポリシリコン膜と前記ニッケル膜とを反応させ、シリサイド膜を形成する半導体装置の製造方法。
【請求項4】
前記反応制御層は前記第1のポリシリコン膜の表面をコリン及び過酸化水素水の溶液で処理することにより形成されることを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記第2のポリシリコン膜の膜厚は前記第1のポリシリコン膜の膜厚の1.98倍以上であり、前記第1のポリシリコン膜上に形成される前記ニッケル膜の膜厚は前記第1のポリシリコン膜の膜厚の1.64倍以上であることを特徴とする請求項3又は4に記載の半導体装置の製造方法。
【請求項1】
半導体基板表面部の第1の領域に第1のチャネル領域を挟むように形成された第1の拡散層と、前記第1のチャネル領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のニッケルシリサイド層及び前記第1のニッケルシリサイド層上に形成され前記第1のニッケルシリサイド層よりニッケル含有率が高い第2のニッケルシリサイド層を含む第1のゲート電極と、を有するN型MOSFETと、
前記半導体基板表面部の第2の領域に第2のチャネル領域を挟むように形成された第2の拡散層と、前記第2のチャネル領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され前記第2のニッケルシリサイド層よりニッケル含有率が高い第3のニッケルシリサイド層からなる第2のゲート電極と、を有するP型MOSFETと、
を備える半導体装置。
【請求項2】
前記第1のニッケルシリサイド層はNiSi2、前記第2のニッケルシリサイド層はNiSix(1≦x<3)、前記第3のニッケルシリサイド層はNi3Siの組成を有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1のポリシリコン膜を形成し、
前記第1のポリシリコン膜の表面部に反応制御層を形成し、
前記反応制御層上に第2のポリシリコン膜を形成し、
前記第2のポリシリコン膜、前記反応制御層、前記第1のポリシリコン膜及び前記ゲート絶縁膜を加工してゲートパターンを形成し、
前記ゲートパターンをマスクとして前記半導体基板表面部に不純物を注入してソース・ドレイン拡散層領域を形成し、
前記ソース・ドレイン拡散層領域を覆い、前記第2のポリシリコン膜上面が露出するように層間絶縁膜を形成し、
所定領域における前記第2のポリシリコン膜及び前記反応制御層を除去して前記第1のポリシリコン膜上面を露出し、
前記所定領域における前記第1のポリシリコン膜及び前記所定領域以外における前記第2のポリシリコン膜上にニッケル膜を形成し、
熱処理を行って前記第1及び第2のポリシリコン膜と前記ニッケル膜とを反応させ、シリサイド膜を形成する半導体装置の製造方法。
【請求項4】
前記反応制御層は前記第1のポリシリコン膜の表面をコリン及び過酸化水素水の溶液で処理することにより形成されることを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記第2のポリシリコン膜の膜厚は前記第1のポリシリコン膜の膜厚の1.98倍以上であり、前記第1のポリシリコン膜上に形成される前記ニッケル膜の膜厚は前記第1のポリシリコン膜の膜厚の1.64倍以上であることを特徴とする請求項3又は4に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2009−59758(P2009−59758A)
【公開日】平成21年3月19日(2009.3.19)
【国際特許分類】
【出願番号】特願2007−223706(P2007−223706)
【出願日】平成19年8月30日(2007.8.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年3月19日(2009.3.19)
【国際特許分類】
【出願日】平成19年8月30日(2007.8.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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