半導体装置およびその製造方法
【課題】シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成された第１のシリサイド層と、前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、を有する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成された第１のシリサイド層と、前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、ゲート電極とソース・ドレイン領域のコンタクト抵抗を低下させるために、ゲート電極とソース・ドレイン領域の表面に金属シリサイド層を設けたものが知られている（例えば、特許文献１参照）。
【０００３】
この半導体装置によると、半導体基板上に形成された第１の金属層と、第１の金属層を被覆するように第２の金属層を形成し、第１の熱処理を行った後、シリサイド化されなかった第１の金属層および第２の金属層をエッチングによって除去した後に第１の熱処理よりも高い温度で第２の熱処理を行って、第１の金属層と第２の金属層の少なくとも一方とＳｉを含む半導体領域をシリサイド化することにより、グレインサイズが小さく均一な金属シリサイド層が得られる。
【特許文献１】特開２００７−２１４２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成された第１のシリサイド層と、前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、
前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、を有することを特徴とする半導体装置を提供する。
【０００６】
また、本発明の他の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極上に第１のシリサイド層を選択的に形成する工程と、前記ゲート電極下方の前記半導体基板内にチャネル領域を形成する工程と、前記半導体基板内の前記チャネル領域を挟んだ領域にソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域上に前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層を選択的に形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備える半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。この半導体装置１は、Ｓｉ基板２上に形成されたウェル２０と、Ｓｉ基板２上にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の上面に形成された第１のシリサイド層５と、ゲート電極４の側面に形成されたゲート側壁６と、Ｓｉ基板２内のゲート電極４の下方に形成されたチャネル領域７と、Ｓｉ基板２の表面近傍に形成されたエクステンション領域８ａを含むソース・ドレイン領域８と、ソース・ドレイン領域８の上面に形成された第２のシリサイド層９と、Ｓｉ基板２内に形成された素子分離領域１０と、を有して概略構成される。
【０００９】
ゲート絶縁膜３は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１０】
ゲート電極４は、例えば導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極４の上面には、Ｖ、Ｔｉ、Ｃｏ、Ｎｉ等の金属とシリコンとの化合物である第１のシリサイド層５が形成されている。
【００１１】
ゲート側壁６は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１２】
エクステンション領域８ａを含むソース・ドレイン領域８は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンをＳｉ基板２の表面近傍に注入することにより形成される。
【００１３】
素子分離領域１０は、例えば、ＳｉＯ２等の絶縁材料からなる。
【００１４】
第２のシリサイド層９を構成する結晶粒は、例えば、Ｖ、Ｔｉ、Ｃｏ、Ｎｉ等の第１の金属元素とＳｉからなる結晶子と、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｎ、Ｉｒ、Ｒｕ等の第２の金属元素とＳｉからなる結晶子を含む。
【００１５】
第１のシリサイド層５を構成する結晶粒は、例えば、Ｖ、Ｔｉ、Ｃｏ、Ｎｉ等の第１の金属元素とＳｉからなる結晶子を含む。なお、第１のシリサイド層５はゲート電極４の上部をシリサイド化することにより形成されるが、ゲート電極４の全てをシリサイド化して、フルシリサイドゲート電極を形成してもよい。
【００１６】
ここで、第２のシリサイド層９を構成する結晶粒については、第２の金属元素が第１の金属元素と同じシリサイド構造を有し、第１の金属元素に対して原子半径が大で、かつ周期律表で１段以上離れたものを選択することが好ましい。
【００１７】
なお、第２のシリサイド層９に含まれる第２の金属元素の元素濃度は、ベースとなる第１の金属元素に対して１０〜５０原子％であることが好ましい。また、第２の金属元素を加えることで得られるシリサイドの結晶粒径は１００ｎｍ以下が好ましく、より好ましくはソース・ドレイン領域８の上面に形成された第２のシリサイド層９の８０％以上の領域で２０ｎｍ以下の結晶粒径を有することである。
【００１８】
第１のシリサイド層５は、ＡＣ特性を劣化させないために低抵抗のシリサイド層であることが好ましい。このことからゲート電極４上のシリサイドは第２の金属元素の元素濃度が小であるシリサイド層とすることが好ましい。また、第２の金属元素を含む場合は、第１のシリサイド層５に含まれる第２の金属元素の元素濃度は、第１の金属元素に対して５原子％以下であることが好ましい。さらに、第２の金属元素は、実質的に含まないことがより好ましい。
【００１９】
図２（ａ）は、第２のシリサイド層を構成する結晶粒９０の概念図である。この結晶粒９０は、第１の結晶子（Ｎｉシリサイド）９１と第２の結晶子（Ｉｒシリサイド）９２とを含んでいる。ここで、図２（ｂ）に示すように、隣接する第１の結晶子９１の群と、隣接する第２の結晶子９２の群との境界を組成境界９３とする。
【００２０】
図２（ｃ）に示すように、シリサイド層に含まれる第２の金属元素の元素濃度が大になると、結晶粒９０の粒径が小さくなる傾向にある。結晶粒径が小さくなると、結晶粒境界が増加する。そのため、シリサイド層に含まれる第２の金属元素やドーパント等の不純物の拡散が促進され、シリサイド層とソース・ドレイン領域の界面に偏析しやすくなる。また、結晶粒９０の粒径が小さくなることにより、成膜性に優れたシリサイド層が得られる。
【００２１】
また、図２（ｄ）に示すように、シリサイド層に含まれる第２の金属元素の元素濃度が大になると、結晶粒９０の含有する第２の結晶子９２の割合が増加する場合がある。同図に示すように、結晶粒９０内の第２の結晶子９２の割合が大きくなると、図２（ｅ）に示すように組成境界９３の数が増加する。シリサイド層に含まれる第２の金属元素やドーパント等の不純物は組成境界９３や結晶粒境界に沿って拡散するため、各結晶粒９０の組成境界９３の数が増加すると、不純物の拡散が促進され、シリサイド層とソース・ドレイン領域の界面に偏析しやすくなる。
【００２２】
図３は、シリサイド層への第２の金属元素混入濃度に対する結晶粒径の変化と抵抗値の変化の一例を示したグラフである。ここではＮｉ等の第１の金属元素、Ｉｒ等の第２の金属元素を混入させた第２のシリサイド層９について示している。
【００２３】
図３に示すように、第１の金属元素に対して第２の金属元素の元素濃度が大になると、結晶粒の微細化が促進され、これに伴い結晶粒径のばらつきも小になる。シリサイド層の結晶粒が微細化することで、シリサイドの成膜異常が抑制され、リーク電流経路の形成を抑制できる一方、シリサイド層内の抵抗値は増大する傾向を示す。
【００２４】
図４（ａ）および（ｂ）は、ソース・ドレイン領域におけるシリサイド層周辺の寄生抵抗（Ｒｐａｒａ）の変化を示すグラフである。図４（ａ）はシリサイド層の界面抵抗（Ｒｃ）について、図４（ｂ）はシリサイド層のシート抵抗（Ｒｓ）について示している。ここでシート抵抗とは、第２のシリサイド層９内における任意の２点間の抵抗値を示す。上記したように、Ｓｉ基板２と第２のシリサイド層９との界面に第２の金属元素、ソース・ドレイン領域８に含まれる導電型不純物、さらにＳｉ基板２内に不可避的に含まれる不純物が偏析すると、抵抗Ｒｃが小になり、そのことによってシリサイド層の周囲の寄生抵抗（Ｒｐａｒａ）を低下させる。この寄生抵抗（Ｒｐａｒａ）の低減は、図４（ｂ）に示すようにシリサイド層のシート抵抗を低減させた場合よりも顕著に現れる。つまり、第２の金属元素を加えることによる結晶粒の微細化により、第２のシリサイド層９のシート抵抗が増大したとしても、第２の金属元素やドーパント等の不純物の拡散が促進され、Ｓｉ基板２と第２のシリサイド層９との界面に偏析することによって界面における仕事関数が変化し、界面抵抗（Ｒｃ）の低減が図られる。このことによってシリサイド層周辺の寄生抵抗（Ｒｐａｒａ）を低減することができる。
【００２５】
（半導体装置の製造）
図５Ａ（ａ）〜（ｃ）および図５Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２６】
まず、図５Ａ（ａ）に示すように、半導体基板２上に素子分離領域１０、ゲート絶縁膜３、ゲート電極４、エクステンション領域８ａを含むソース・ドレイン領域８、ゲート側壁６等を形成し、ゲート電極４上にＳｉとエッチング時の加工上選択性を有する、例えばＳｉＯ２からなる酸化膜やＳｉＮからなる窒化膜等のマスク膜１１を形成する。次に、ソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびマスク膜１１の上面の露出部分を覆うように第１の金属元素であるＮｉとＩｒ等の第２の金属元素からなる第１の金属膜１２をスパッタリングにより堆積させる。次に、４００〜５００℃のＲＴＡ(Rapid Thermal Annealing)を行い、第１の金属膜１２とソース・ドレイン領域８とをシリサイド化反応させることで、ソース・ドレイン領域８の上面に第２のシリサイド層９を形成する。
【００２７】
次に、図５Ａ（ｂ）に示すように、シリサイド化反応において未反応の第１の金属膜１２を、硫酸と過酸化水素水の混合溶液により除去する。
【００２８】
次に、図５（ｃ）に示すように、第２のシリサイド層９を形成されたソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびマスク膜１１の上面の露出部分を覆うようにＳｉＯ２等の絶縁膜１３をＣＶＤ（Chemical Vapor Deposition）法等によって堆積させる。次に、絶縁膜１３をＣＭＰ（Chemical Mechanical Polishing）等により、マスク膜１１が露出するまで平坦化する。
【００２９】
次に、図５Ｂ（ｄ）に示すように、ゲート電極４の上面を覆うマスク膜をＲＩＥ（Reactive Ion Etching）法等によって除去することにより、絶縁膜１３に溝１４を形成する。
【００３０】
次に、図５Ｂ（ｅ）に示すように、溝１４および絶縁膜１３の上面を覆うようにＮｉ等からなる第２の金属膜１５をスパッタリングにより堆積させる。この第２の金属膜１５は、第１の金属膜１２と異なり、第２の金属元素を含まない金属膜である。
【００３１】
次に、図５Ｂ（ｆ）に示すように、４００〜５００℃のＲＴＡを行って第２の金属膜１５とゲート電極４とをシリサイド化反応させることで、ゲート電極４の上面に第１のシリサイド層５を形成する。この場合、第１のシリサイド層５は実質的に第２の金属元素を含まない。次に、シリサイド化反応において未反応の第２の金属膜１５を硫酸と過酸化水素水の混合溶液により除去し、絶縁膜１３をＲＩＥ法によって除去することにより、図１に示した半導体装置１を得る。
【００３２】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ソース・ドレイン領域８の上面に設けられる第２のシリサイド層９と、ゲート電極４の上面に設けられる第１のシリサイド層５とで第２の金属元素の元素濃度を変えることにより、ゲート電極４上に低抵抗の第１のシリサイド層５が設けられ、ソース・ドレイン領域８上に成膜性に優れる第２のシリサイド層９が設けられるので、シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備えた半導体装置１が得られる。
【００３３】
〔第２の実施の形態〕
図６（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。第２の実施の形態では、スパッタリングによる第１の金属膜１２および第２の金属膜１５の形成に代えて、ＣＶＤ法により第２の金属元素を含まないＮｉ等の第１の金属元素からなる第２の金属膜１５を形成し、更に第２の金属膜１５を覆うようにＣＶＤ法により第２の金属元素からなる第３の金属膜１６を設ける点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００３４】
まず、図６（ａ）に示すように、ソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびマスク膜１１の上面の露出部分を覆うようにＮｉ等からなる第２の金属膜１５をＣＶＤ法により形成する。次に、第２の金属膜１５の上面を覆うようにＩｒ等の第２の金属元素からなる第３の金属膜１６をＣＶＤ法により形成する。次に、４００〜５００℃のＲＴＡを行って第２の金属膜１５および第３の金属膜１６とソース・ドレイン領域８とをシリサイド化反応させることで、ソース・ドレイン領域８の上面に第２のシリサイド層９を形成する。この後、第１の実施の形態と同様に未反応の金属膜の除去、絶縁膜１３の堆積、および絶縁膜１３への溝１４の形成を行う。
【００３５】
次に、図６（ｂ）に示すように、ゲート電極４上の溝および絶縁膜１３の上面を覆うようにＮｉ等からなる第２の金属膜１５をスパッタリングにより堆積させる。次に、４００〜５００℃のＲＴＡを行って第２の金属膜１５とゲート電極４の上面をシリサイド化反応させることで、ゲート電極４の上面に第１のシリサイド層５を形成する。
【００３６】
次に、図６（ｃ）に示すように、次に、シリサイド化反応において未反応の第２の金属膜１５を硫酸と過酸化水素水の混合溶液により除去し、絶縁膜１３をＲＩＥ法によって除去する。
【００３７】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と同様にシリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備えた半導体装置１が得られる。
【００３８】
なお、第２の実施の形態では、ソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびマスク膜１１の上面の露出部分を覆うようにＮｉからなる第２の金属膜１５を形成した後、Ｉｒ等の第２の金属元素からなる第３の金属膜１６をＣＶＤ法により形成する工程について説明したが、第３の金属膜１６を先に成膜し、その上面を覆うように第２の金属膜１５を形成した後にＲＴＡを行って第３の金属膜１６および第２の金属膜１５とソース・ドレイン領域８とをシリサイド化反応させることも可能である。
【００３９】
〔第３の実施の形態〕
図７（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。第３の実施の形態は、ソース・ドレイン領域８の上面およびゲート電極４の上面に第２の金属元素を含まない第２の金属膜１５を設けてシリサイド層を形成した後、ソース・ドレイン領域８にイオン注入によって第２の金属元素を混入させる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４０】
まず、図７（ａ）に示すように、ソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびゲート電極４の上面の露出部分を覆うようにＮｉからなる第２の金属膜１５をＣＶＤ法により形成する。次に、４００〜５００℃のＲＴＡを行って第２の金属膜１５とゲート電極４の上面、および第２の金属膜１５とソース・ドレイン領域８をシリサイド化反応させることで、ゲート電極４の上面およびソース・ドレイン領域８の上面に第１のシリサイド層５を形成する。
【００４１】
次に、図７（ｂ）に示すように、未反応の第２の金属膜１５を除去し、ゲート電極４の上面に設けられる第１のシリサイド層５を覆うようにマスク膜１１を形成する。次に、ソース・ドレイン領域８に対してＩｒ等の第２の金属元素をイオン注入することによってソース・ドレイン領域８上に第２のシリサイド層９を形成する。
【００４２】
次に、図７（ｃ）に示すように、ゲート電極４の第１のシリサイド層５上に設けられるマスク膜１１を除去する。
【００４３】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ゲート電極４およびソース・ドレイン領域８に対するシリサイド層の形成後に、ソース・ドレイン領域８に選択的に第２の金属元素をイオン注入することによって、第１の実施の形態と同様にシリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備えた半導体装置１が得られる。
【００４４】
なお、第３の実施の形態では、ソース・ドレイン領域８に形成された第１のシリサイド層５に対してイオン注入により第２の金属元素を混入させるものとしたが、例えば、マスク膜１１の上面、ソース・ドレイン領域８の上面、素子分離領域１０の上面、およびゲート側壁６の上面の露出部分を覆うようにＩｒ等の第２の金属元素からなる第３の金属膜１６をＣＶＤ法により形成した後にＲＴＡを行って第３の金属膜１６とソース・ドレイン領域８とをシリサイド化反応させることも可能である。
【００４５】
〔第４の実施の形態〕
図８（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。第４の実施の形態では、ゲート電極４の上面にマスク膜１１を形成し、第２の金属元素からなる第３の金属膜１６の成膜に基づくソース・ドレイン領域８の上面のシリサイド化反応を行った後、第２の金属膜１５の成膜に基づくゲート電極４の上面およびソース・ドレイン領域８の上面のシリサイド化反応を行う点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４６】
まず、図８（ａ）に示すように、ゲート電極４の上面を覆うようにマスク膜１１を形成する。次に、ゲート電極４上のマスク膜１１の上面、ソース・ドレイン領域８の上面、素子分離領域１０の上面、およびゲート側壁６の上面の露出部分を覆うようにＩｒ等の第２の金属元素からなる第３の金属膜１６をＣＶＤ法により形成する。次に、ＲＴＡを行って第３の金属膜１６とソース・ドレイン領域８とをシリサイド化反応させることにより、ソース・ドレイン領域８の上面に第３のシリサイド層１８を形成する。次に、シリサイド化反応において未反応の第３の金属膜１６を硫酸と過酸化水素水の混合溶液により除去し、ゲート電極４上のマスク膜１１を除去する。
【００４７】
次に、図８（ｂ）に示すように、第３のシリサイド層１８を有するソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびゲート電極４の上面の露出部分を覆うようにＮｉからなる第２の金属膜１５をＣＶＤ法により形成する。次に、４００〜５００℃のＲＴＡを行って第２の金属膜１５とゲート電極４の上面、および第２の金属膜１５と第３のシリサイド層１８をシリサイド化反応させる。このことにより、ゲート電極４の上面に第１のシリサイド層５を形成し、ソース・ドレイン領域８の上面に第２のシリサイド層９を形成する。
【００４８】
次に、図８（ｃ）に示すように、次に、シリサイド化反応において未反応の第２の金属膜１５を硫酸と過酸化水素水の混合溶液により除去する。
【００４９】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、Ｉｒ等の第２の金属元素からなる第３の金属膜１６によってソース・ドレイン領域８に対する第３のシリサイド層１８を形成した後に、第２の金属膜１５によるシリサイド化反応をゲート電極４の上面およびソース・ドレイン領域８に対して行うことで、第１の実施の形態と同様にシリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備えた半導体装置１が得られる。
【００５０】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００５１】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００５２】
【図１】第１の実施の形態に係る半導体装置の断面図。
【図２】（ａ）から（ｅ）は、第２のシリサイド層を構成する結晶粒の概念図。
【図３】シリサイド層への第２の金属元素混入濃度に対する結晶粒径の変化と抵抗値の変化の一例を示したグラフ。
【図４】（ａ）および（ｂ）は、ソース・ドレイン領域におけるシリサイド層周辺の寄生抵抗の変化を示すグラフ。
【図５Ａ】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５Ｂ】（ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】（ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】（ａ）〜（ｃ）は、第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００５３】
１ 半導体装置。 ２ Ｓｉ基板。 ３ ゲート絶縁膜。 ５ 第１のシリサイド層。 ７ チャネル領域。 ９ 第２のシリサイド層。 １０ 素子分離領域。 ９０ 結晶粒。 ９１ 第１の結晶子。 ９２ 第２の結晶子。 ９３ 組成境界。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、ゲート電極とソース・ドレイン領域のコンタクト抵抗を低下させるために、ゲート電極とソース・ドレイン領域の表面に金属シリサイド層を設けたものが知られている（例えば、特許文献１参照）。
【０００３】
この半導体装置によると、半導体基板上に形成された第１の金属層と、第１の金属層を被覆するように第２の金属層を形成し、第１の熱処理を行った後、シリサイド化されなかった第１の金属層および第２の金属層をエッチングによって除去した後に第１の熱処理よりも高い温度で第２の熱処理を行って、第１の金属層と第２の金属層の少なくとも一方とＳｉを含む半導体領域をシリサイド化することにより、グレインサイズが小さく均一な金属シリサイド層が得られる。
【特許文献１】特開２００７−２１４２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成された第１のシリサイド層と、前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、
前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、を有することを特徴とする半導体装置を提供する。
【０００６】
また、本発明の他の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極上に第１のシリサイド層を選択的に形成する工程と、前記ゲート電極下方の前記半導体基板内にチャネル領域を形成する工程と、前記半導体基板内の前記チャネル領域を挟んだ領域にソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域上に前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層を選択的に形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備える半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。この半導体装置１は、Ｓｉ基板２上に形成されたウェル２０と、Ｓｉ基板２上にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の上面に形成された第１のシリサイド層５と、ゲート電極４の側面に形成されたゲート側壁６と、Ｓｉ基板２内のゲート電極４の下方に形成されたチャネル領域７と、Ｓｉ基板２の表面近傍に形成されたエクステンション領域８ａを含むソース・ドレイン領域８と、ソース・ドレイン領域８の上面に形成された第２のシリサイド層９と、Ｓｉ基板２内に形成された素子分離領域１０と、を有して概略構成される。
【０００９】
ゲート絶縁膜３は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１０】
ゲート電極４は、例えば導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極４の上面には、Ｖ、Ｔｉ、Ｃｏ、Ｎｉ等の金属とシリコンとの化合物である第１のシリサイド層５が形成されている。
【００１１】
ゲート側壁６は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１２】
エクステンション領域８ａを含むソース・ドレイン領域８は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンをＳｉ基板２の表面近傍に注入することにより形成される。
【００１３】
素子分離領域１０は、例えば、ＳｉＯ２等の絶縁材料からなる。
【００１４】
第２のシリサイド層９を構成する結晶粒は、例えば、Ｖ、Ｔｉ、Ｃｏ、Ｎｉ等の第１の金属元素とＳｉからなる結晶子と、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｎ、Ｉｒ、Ｒｕ等の第２の金属元素とＳｉからなる結晶子を含む。
【００１５】
第１のシリサイド層５を構成する結晶粒は、例えば、Ｖ、Ｔｉ、Ｃｏ、Ｎｉ等の第１の金属元素とＳｉからなる結晶子を含む。なお、第１のシリサイド層５はゲート電極４の上部をシリサイド化することにより形成されるが、ゲート電極４の全てをシリサイド化して、フルシリサイドゲート電極を形成してもよい。
【００１６】
ここで、第２のシリサイド層９を構成する結晶粒については、第２の金属元素が第１の金属元素と同じシリサイド構造を有し、第１の金属元素に対して原子半径が大で、かつ周期律表で１段以上離れたものを選択することが好ましい。
【００１７】
なお、第２のシリサイド層９に含まれる第２の金属元素の元素濃度は、ベースとなる第１の金属元素に対して１０〜５０原子％であることが好ましい。また、第２の金属元素を加えることで得られるシリサイドの結晶粒径は１００ｎｍ以下が好ましく、より好ましくはソース・ドレイン領域８の上面に形成された第２のシリサイド層９の８０％以上の領域で２０ｎｍ以下の結晶粒径を有することである。
【００１８】
第１のシリサイド層５は、ＡＣ特性を劣化させないために低抵抗のシリサイド層であることが好ましい。このことからゲート電極４上のシリサイドは第２の金属元素の元素濃度が小であるシリサイド層とすることが好ましい。また、第２の金属元素を含む場合は、第１のシリサイド層５に含まれる第２の金属元素の元素濃度は、第１の金属元素に対して５原子％以下であることが好ましい。さらに、第２の金属元素は、実質的に含まないことがより好ましい。
【００１９】
図２（ａ）は、第２のシリサイド層を構成する結晶粒９０の概念図である。この結晶粒９０は、第１の結晶子（Ｎｉシリサイド）９１と第２の結晶子（Ｉｒシリサイド）９２とを含んでいる。ここで、図２（ｂ）に示すように、隣接する第１の結晶子９１の群と、隣接する第２の結晶子９２の群との境界を組成境界９３とする。
【００２０】
図２（ｃ）に示すように、シリサイド層に含まれる第２の金属元素の元素濃度が大になると、結晶粒９０の粒径が小さくなる傾向にある。結晶粒径が小さくなると、結晶粒境界が増加する。そのため、シリサイド層に含まれる第２の金属元素やドーパント等の不純物の拡散が促進され、シリサイド層とソース・ドレイン領域の界面に偏析しやすくなる。また、結晶粒９０の粒径が小さくなることにより、成膜性に優れたシリサイド層が得られる。
【００２１】
また、図２（ｄ）に示すように、シリサイド層に含まれる第２の金属元素の元素濃度が大になると、結晶粒９０の含有する第２の結晶子９２の割合が増加する場合がある。同図に示すように、結晶粒９０内の第２の結晶子９２の割合が大きくなると、図２（ｅ）に示すように組成境界９３の数が増加する。シリサイド層に含まれる第２の金属元素やドーパント等の不純物は組成境界９３や結晶粒境界に沿って拡散するため、各結晶粒９０の組成境界９３の数が増加すると、不純物の拡散が促進され、シリサイド層とソース・ドレイン領域の界面に偏析しやすくなる。
【００２２】
図３は、シリサイド層への第２の金属元素混入濃度に対する結晶粒径の変化と抵抗値の変化の一例を示したグラフである。ここではＮｉ等の第１の金属元素、Ｉｒ等の第２の金属元素を混入させた第２のシリサイド層９について示している。
【００２３】
図３に示すように、第１の金属元素に対して第２の金属元素の元素濃度が大になると、結晶粒の微細化が促進され、これに伴い結晶粒径のばらつきも小になる。シリサイド層の結晶粒が微細化することで、シリサイドの成膜異常が抑制され、リーク電流経路の形成を抑制できる一方、シリサイド層内の抵抗値は増大する傾向を示す。
【００２４】
図４（ａ）および（ｂ）は、ソース・ドレイン領域におけるシリサイド層周辺の寄生抵抗（Ｒｐａｒａ）の変化を示すグラフである。図４（ａ）はシリサイド層の界面抵抗（Ｒｃ）について、図４（ｂ）はシリサイド層のシート抵抗（Ｒｓ）について示している。ここでシート抵抗とは、第２のシリサイド層９内における任意の２点間の抵抗値を示す。上記したように、Ｓｉ基板２と第２のシリサイド層９との界面に第２の金属元素、ソース・ドレイン領域８に含まれる導電型不純物、さらにＳｉ基板２内に不可避的に含まれる不純物が偏析すると、抵抗Ｒｃが小になり、そのことによってシリサイド層の周囲の寄生抵抗（Ｒｐａｒａ）を低下させる。この寄生抵抗（Ｒｐａｒａ）の低減は、図４（ｂ）に示すようにシリサイド層のシート抵抗を低減させた場合よりも顕著に現れる。つまり、第２の金属元素を加えることによる結晶粒の微細化により、第２のシリサイド層９のシート抵抗が増大したとしても、第２の金属元素やドーパント等の不純物の拡散が促進され、Ｓｉ基板２と第２のシリサイド層９との界面に偏析することによって界面における仕事関数が変化し、界面抵抗（Ｒｃ）の低減が図られる。このことによってシリサイド層周辺の寄生抵抗（Ｒｐａｒａ）を低減することができる。
【００２５】
（半導体装置の製造）
図５Ａ（ａ）〜（ｃ）および図５Ｂ（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２６】
まず、図５Ａ（ａ）に示すように、半導体基板２上に素子分離領域１０、ゲート絶縁膜３、ゲート電極４、エクステンション領域８ａを含むソース・ドレイン領域８、ゲート側壁６等を形成し、ゲート電極４上にＳｉとエッチング時の加工上選択性を有する、例えばＳｉＯ２からなる酸化膜やＳｉＮからなる窒化膜等のマスク膜１１を形成する。次に、ソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびマスク膜１１の上面の露出部分を覆うように第１の金属元素であるＮｉとＩｒ等の第２の金属元素からなる第１の金属膜１２をスパッタリングにより堆積させる。次に、４００〜５００℃のＲＴＡ(Rapid Thermal Annealing)を行い、第１の金属膜１２とソース・ドレイン領域８とをシリサイド化反応させることで、ソース・ドレイン領域８の上面に第２のシリサイド層９を形成する。
【００２７】
次に、図５Ａ（ｂ）に示すように、シリサイド化反応において未反応の第１の金属膜１２を、硫酸と過酸化水素水の混合溶液により除去する。
【００２８】
次に、図５（ｃ）に示すように、第２のシリサイド層９を形成されたソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびマスク膜１１の上面の露出部分を覆うようにＳｉＯ２等の絶縁膜１３をＣＶＤ（Chemical Vapor Deposition）法等によって堆積させる。次に、絶縁膜１３をＣＭＰ（Chemical Mechanical Polishing）等により、マスク膜１１が露出するまで平坦化する。
【００２９】
次に、図５Ｂ（ｄ）に示すように、ゲート電極４の上面を覆うマスク膜をＲＩＥ（Reactive Ion Etching）法等によって除去することにより、絶縁膜１３に溝１４を形成する。
【００３０】
次に、図５Ｂ（ｅ）に示すように、溝１４および絶縁膜１３の上面を覆うようにＮｉ等からなる第２の金属膜１５をスパッタリングにより堆積させる。この第２の金属膜１５は、第１の金属膜１２と異なり、第２の金属元素を含まない金属膜である。
【００３１】
次に、図５Ｂ（ｆ）に示すように、４００〜５００℃のＲＴＡを行って第２の金属膜１５とゲート電極４とをシリサイド化反応させることで、ゲート電極４の上面に第１のシリサイド層５を形成する。この場合、第１のシリサイド層５は実質的に第２の金属元素を含まない。次に、シリサイド化反応において未反応の第２の金属膜１５を硫酸と過酸化水素水の混合溶液により除去し、絶縁膜１３をＲＩＥ法によって除去することにより、図１に示した半導体装置１を得る。
【００３２】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ソース・ドレイン領域８の上面に設けられる第２のシリサイド層９と、ゲート電極４の上面に設けられる第１のシリサイド層５とで第２の金属元素の元素濃度を変えることにより、ゲート電極４上に低抵抗の第１のシリサイド層５が設けられ、ソース・ドレイン領域８上に成膜性に優れる第２のシリサイド層９が設けられるので、シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備えた半導体装置１が得られる。
【００３３】
〔第２の実施の形態〕
図６（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。第２の実施の形態では、スパッタリングによる第１の金属膜１２および第２の金属膜１５の形成に代えて、ＣＶＤ法により第２の金属元素を含まないＮｉ等の第１の金属元素からなる第２の金属膜１５を形成し、更に第２の金属膜１５を覆うようにＣＶＤ法により第２の金属元素からなる第３の金属膜１６を設ける点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００３４】
まず、図６（ａ）に示すように、ソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびマスク膜１１の上面の露出部分を覆うようにＮｉ等からなる第２の金属膜１５をＣＶＤ法により形成する。次に、第２の金属膜１５の上面を覆うようにＩｒ等の第２の金属元素からなる第３の金属膜１６をＣＶＤ法により形成する。次に、４００〜５００℃のＲＴＡを行って第２の金属膜１５および第３の金属膜１６とソース・ドレイン領域８とをシリサイド化反応させることで、ソース・ドレイン領域８の上面に第２のシリサイド層９を形成する。この後、第１の実施の形態と同様に未反応の金属膜の除去、絶縁膜１３の堆積、および絶縁膜１３への溝１４の形成を行う。
【００３５】
次に、図６（ｂ）に示すように、ゲート電極４上の溝および絶縁膜１３の上面を覆うようにＮｉ等からなる第２の金属膜１５をスパッタリングにより堆積させる。次に、４００〜５００℃のＲＴＡを行って第２の金属膜１５とゲート電極４の上面をシリサイド化反応させることで、ゲート電極４の上面に第１のシリサイド層５を形成する。
【００３６】
次に、図６（ｃ）に示すように、次に、シリサイド化反応において未反応の第２の金属膜１５を硫酸と過酸化水素水の混合溶液により除去し、絶縁膜１３をＲＩＥ法によって除去する。
【００３７】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と同様にシリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備えた半導体装置１が得られる。
【００３８】
なお、第２の実施の形態では、ソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびマスク膜１１の上面の露出部分を覆うようにＮｉからなる第２の金属膜１５を形成した後、Ｉｒ等の第２の金属元素からなる第３の金属膜１６をＣＶＤ法により形成する工程について説明したが、第３の金属膜１６を先に成膜し、その上面を覆うように第２の金属膜１５を形成した後にＲＴＡを行って第３の金属膜１６および第２の金属膜１５とソース・ドレイン領域８とをシリサイド化反応させることも可能である。
【００３９】
〔第３の実施の形態〕
図７（ａ）〜（ｃ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。第３の実施の形態は、ソース・ドレイン領域８の上面およびゲート電極４の上面に第２の金属元素を含まない第２の金属膜１５を設けてシリサイド層を形成した後、ソース・ドレイン領域８にイオン注入によって第２の金属元素を混入させる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４０】
まず、図７（ａ）に示すように、ソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびゲート電極４の上面の露出部分を覆うようにＮｉからなる第２の金属膜１５をＣＶＤ法により形成する。次に、４００〜５００℃のＲＴＡを行って第２の金属膜１５とゲート電極４の上面、および第２の金属膜１５とソース・ドレイン領域８をシリサイド化反応させることで、ゲート電極４の上面およびソース・ドレイン領域８の上面に第１のシリサイド層５を形成する。
【００４１】
次に、図７（ｂ）に示すように、未反応の第２の金属膜１５を除去し、ゲート電極４の上面に設けられる第１のシリサイド層５を覆うようにマスク膜１１を形成する。次に、ソース・ドレイン領域８に対してＩｒ等の第２の金属元素をイオン注入することによってソース・ドレイン領域８上に第２のシリサイド層９を形成する。
【００４２】
次に、図７（ｃ）に示すように、ゲート電極４の第１のシリサイド層５上に設けられるマスク膜１１を除去する。
【００４３】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ゲート電極４およびソース・ドレイン領域８に対するシリサイド層の形成後に、ソース・ドレイン領域８に選択的に第２の金属元素をイオン注入することによって、第１の実施の形態と同様にシリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備えた半導体装置１が得られる。
【００４４】
なお、第３の実施の形態では、ソース・ドレイン領域８に形成された第１のシリサイド層５に対してイオン注入により第２の金属元素を混入させるものとしたが、例えば、マスク膜１１の上面、ソース・ドレイン領域８の上面、素子分離領域１０の上面、およびゲート側壁６の上面の露出部分を覆うようにＩｒ等の第２の金属元素からなる第３の金属膜１６をＣＶＤ法により形成した後にＲＴＡを行って第３の金属膜１６とソース・ドレイン領域８とをシリサイド化反応させることも可能である。
【００４５】
〔第４の実施の形態〕
図８（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。第４の実施の形態では、ゲート電極４の上面にマスク膜１１を形成し、第２の金属元素からなる第３の金属膜１６の成膜に基づくソース・ドレイン領域８の上面のシリサイド化反応を行った後、第２の金属膜１５の成膜に基づくゲート電極４の上面およびソース・ドレイン領域８の上面のシリサイド化反応を行う点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００４６】
まず、図８（ａ）に示すように、ゲート電極４の上面を覆うようにマスク膜１１を形成する。次に、ゲート電極４上のマスク膜１１の上面、ソース・ドレイン領域８の上面、素子分離領域１０の上面、およびゲート側壁６の上面の露出部分を覆うようにＩｒ等の第２の金属元素からなる第３の金属膜１６をＣＶＤ法により形成する。次に、ＲＴＡを行って第３の金属膜１６とソース・ドレイン領域８とをシリサイド化反応させることにより、ソース・ドレイン領域８の上面に第３のシリサイド層１８を形成する。次に、シリサイド化反応において未反応の第３の金属膜１６を硫酸と過酸化水素水の混合溶液により除去し、ゲート電極４上のマスク膜１１を除去する。
【００４７】
次に、図８（ｂ）に示すように、第３のシリサイド層１８を有するソース・ドレイン領域８の上面、素子分離領域１０の上面、ゲート側壁６の上面、およびゲート電極４の上面の露出部分を覆うようにＮｉからなる第２の金属膜１５をＣＶＤ法により形成する。次に、４００〜５００℃のＲＴＡを行って第２の金属膜１５とゲート電極４の上面、および第２の金属膜１５と第３のシリサイド層１８をシリサイド化反応させる。このことにより、ゲート電極４の上面に第１のシリサイド層５を形成し、ソース・ドレイン領域８の上面に第２のシリサイド層９を形成する。
【００４８】
次に、図８（ｃ）に示すように、次に、シリサイド化反応において未反応の第２の金属膜１５を硫酸と過酸化水素水の混合溶液により除去する。
【００４９】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、Ｉｒ等の第２の金属元素からなる第３の金属膜１６によってソース・ドレイン領域８に対する第３のシリサイド層１８を形成した後に、第２の金属膜１５によるシリサイド化反応をゲート電極４の上面およびソース・ドレイン領域８に対して行うことで、第１の実施の形態と同様にシリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備えた半導体装置１が得られる。
【００５０】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００５１】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００５２】
【図１】第１の実施の形態に係る半導体装置の断面図。
【図２】（ａ）から（ｅ）は、第２のシリサイド層を構成する結晶粒の概念図。
【図３】シリサイド層への第２の金属元素混入濃度に対する結晶粒径の変化と抵抗値の変化の一例を示したグラフ。
【図４】（ａ）および（ｂ）は、ソース・ドレイン領域におけるシリサイド層周辺の寄生抵抗の変化を示すグラフ。
【図５Ａ】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５Ｂ】（ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】（ａ）〜（ｃ）は、第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】（ａ）〜（ｃ）は、第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００５３】
１ 半導体装置。 ２ Ｓｉ基板。 ３ ゲート絶縁膜。 ５ 第１のシリサイド層。 ７ チャネル領域。 ９ 第２のシリサイド層。 １０ 素子分離領域。 ９０ 結晶粒。 ９１ 第１の結晶子。 ９２ 第２の結晶子。 ９３ 組成境界。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極上に形成された第１のシリサイド層と、
前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、
前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、
前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１および第２のシリサイド層を構成する結晶粒の少なくとも一部は、第１の金属元素およびＳｉからなる結晶子と第２の金属元素およびＳｉからなる結晶子とを含み、
前記第２のシリサイド層に含まれる前記第２の金属元素の元素濃度は、前記第１のシリサイド層に含まれる前記第２の金属元素の元素濃度よりも大であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のシリサイド層は、前記第２の金属元素の元素濃度が前記第１の金属元素に対して１０〜５０原子％であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のシリサイド層を構成する結晶粒の少なくとも一部は、第１の金属元素およびＳｉからなる結晶子と第２の金属元素およびＳｉからなる結晶子とを含み、
前記第１のシリサイド層は、前記第２の金属元素を含まないことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上に第１のシリサイド層を選択的に形成する工程と、
前記ゲート電極下方の前記半導体基板内にチャネル領域を形成する工程と、
前記半導体基板内の前記チャネル領域を挟んだ領域にソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域上に前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層を選択的に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極上に形成された第１のシリサイド層と、
前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、
前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、
前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１および第２のシリサイド層を構成する結晶粒の少なくとも一部は、第１の金属元素およびＳｉからなる結晶子と第２の金属元素およびＳｉからなる結晶子とを含み、
前記第２のシリサイド層に含まれる前記第２の金属元素の元素濃度は、前記第１のシリサイド層に含まれる前記第２の金属元素の元素濃度よりも大であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のシリサイド層は、前記第２の金属元素の元素濃度が前記第１の金属元素に対して１０〜５０原子％であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のシリサイド層を構成する結晶粒の少なくとも一部は、第１の金属元素およびＳｉからなる結晶子と第２の金属元素およびＳｉからなる結晶子とを含み、
前記第１のシリサイド層は、前記第２の金属元素を含まないことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上に第１のシリサイド層を選択的に形成する工程と、
前記ゲート電極下方の前記半導体基板内にチャネル領域を形成する工程と、
前記半導体基板内の前記チャネル領域を挟んだ領域にソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域上に前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層を選択的に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【公開番号】特開２００９−２３９１７２（Ｐ２００９−２３９１７２Ａ）
【公開日】平成２１年１０月１５日（２００９．１０．１５）
【国際特許分類】
【出願番号】特願２００８−８６０２９（Ｐ２００８−８６０２９）
【出願日】平成２０年３月２８日（２００８．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１０月１５日（２００９．１０．１５）
【国際特許分類】
【出願日】平成２０年３月２８日（２００８．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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