【課題】 電界効果型半導体装置及びその製造方法に関し、ゲート絶縁膜にダメージを与えることなく、少なくとも窒素を含有するとともにシリコンを主成分とする膜を組成制御性良く構成する。
【解決手段】 シリコンと、シリコンに対して５〜３０原子数％の窒素を含有する導電膜をゲート電極３の少なくとも一部として用いる。 （もっと読む）

【課題】ＭＯＳトランジスタのチャネル領域に高ストレス窒化膜を用いた場合に比してさらに大きな歪を与えることができる半導体装置を得ること。
【解決手段】シリコン基板１０上の所定の位置に形成されるゲート絶縁膜１２、ゲート電極１３、ゲート絶縁膜１２とゲート電極１３の積層体の線幅方向両側側面に形成されるオフセットスペーサ膜１５、およびオフセットスペーサ膜１５の外側に形成されるサイドウォール膜１６を有するゲート構造１１と、ゲート構造１１の線幅方向両側のシリコン基板１０表面付近に形成される拡散層１７と、を有する電界効果型トランジスタと、サイドウォール膜１６と拡散層１７上に形成される金属からなるバリア層２０と、バリア層２０上に形成される金属からなる応力印加層２１と、を備え、バリア層２０と応力印加層２１は、オフセットスペーサ膜１５とサイドウォール膜１６によってゲート電極１３と絶縁されている。 （もっと読む）

【課題】ゲート電極の上方にコンタクトプラグを形成するときに、ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３及びチャネル形成領域１２、ゲート電極２３、並びに、ゲート絶縁膜３０を備えており、ゲート絶縁膜３０は、ゲート電極２３とチャネル形成領域１２との間に形成されたゲート絶縁膜本体部３０Ａ、及び、ゲート絶縁膜本体部３０Ａからゲート電極２３の側面部２３Ａの途中まで延在するゲート絶縁膜延在部３０Ｂから構成されており、チャネル形成領域１２の表面を基準としたゲート電極２３の高さをＨ_Gate、ゲート絶縁膜延在部３０Ａの高さをＨ_Insとしたとき、Ｈ_Ins＜Ｈ_Gateを満足する。 （もっと読む）

【課題】 シェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取る。
【解決手段】 シェアードコンタクトを有する半導体装置において、半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４の両側面に形成された側壁絶縁膜１０５，１０６と、基板１０１のゲート電極１０４の両側に隣接する表面部の少なくとも一方が側壁絶縁膜１０５，１０６の下部を越えてゲート電極１０４の下に達するまで除去され、且つ該除去部分に露出するゲート絶縁膜１０３が除去され、半導体基板１０１及びゲート絶縁膜１０３が除去された部分に形成された不純物ドープの半導体層１１９とを備えた。 （もっと読む）

【課題】ゲート電極の上方に層間絶縁層を形成するときに、ゲート電極に対向する基体の部分が酸化されることが無い、絶縁ゲート電界効果トランジスタの製造方法を提供する。
【解決手段】絶縁ゲート電界効果トランジスタの製造方法は、（ａ）ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体を準備し、（ｂ）ゲート電極形成用開口部２２内を導電材料層３１，３２で埋め込むことでゲート電極２３を形成し、次いで、（ｃ）絶縁層２１を除去し、その後、（ｄ）全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する工程を備え、前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層４１を成膜する。 （もっと読む）

【課題】同一基板上に複数の半導体素子を有する半導体装置を少ない工程で簡単に製造する。
【解決手段】アナログ回路素子領域２５におけるシリコン酸化膜２６の表面への窒素導入と、デジタル回路素子領域２４におけるシリコン窒化膜２７の形成とを、プラズマ窒化法によって同一の工程で行う。そのため、デジタル回路素子領域２４のゲート電極パターンとアナログ回路素子領域２５のゲート電極パターンとを、同一のフォトリソグラフィ工程によって形成することが可能になる。したがって、互いに異なる組成を有する２つのゲート絶縁膜上の夫々にゲート電極パターンを形成して成る２つのＭＯＳ半導体素子を、少ない工程で簡単に形成することができる。また、工程が少ない分だけ加工精度を高めることができる。 （もっと読む）

【課題】高耐圧で、安全動作領域が広く、かつ、熱散逸性がよく、有効コンダクタンスおよび周波数特性が良好なＳＯＩデバイスを提供すること。
【解決手段】半導体装置１００において、ｐ^-基板１０１の表面層の一部にはＢＯＸ領域１０２が設けられる。ＢＯＸ領域１０２は、ゲート構造部１３０の中心から下ろした垂線Ｌｃ付近まで設けられており、ドレイン領域１１２および拡張ドレイン領域１０８をｐ^-基板１０１から分離する。ドレイン領域１１２の厚さは１５０ｎｍ〜３００ｎｍのいずれかであり、ＢＯＸ領域１０２の厚さは１５０ｎｍ以上である。 （もっと読む）

【課題】 ニッケルシリサイドのタングステン含有率を容易に調整可能な半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１の素子領域１Ａ上にニッケル膜５を形成する工程Ｓ１と、シリコン基板１及びニッケル膜５を熱処理し、素子領域１Ａの表面をシリサイド化する工程Ｓ３と、素子領域１Ａの表面をシリサイド化する工程の後に、シリコン基板１上に残留するニッケル膜５を除去する工程Ｓ４と、シリコン基板１上に残留するニッケル膜５を除去する工程の後に、６フッ化タングステンガス（ＷＦ₆）を含む雰囲気中において素子領域１Ａの表面を熱処理する工程Ｓ６とを含む。 （もっと読む）

【課題】所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】第１導電型の第１のＭＩＳトランジスタＰＴｒは、第１の活性領域１００ｂ上に第１のゲート絶縁膜１０３ｂを介して形成され、第１の金属シリサイド膜からなる第１のフルシリサイド化ゲート電極１１５ｂを備え、第２導電型の第２のＭＩＳトランジスタＮＴｒは、第２の活性領域１００ａ上に第２のゲート絶縁膜１０５ａを介して形成され、第２の金属シリサイド膜からなる第２のフルシリサイド化ゲート電極１１５ａを備え、第２のゲート絶縁膜１０５ａと一体に形成され、素子分離領域１０１上から第２のフルシリサイド化ゲート電極１１５ａのゲート幅方向の側面上に亘って延設されたＬ字状絶縁膜１０５ｙとを更に備え、第１のフルシリサイド化ゲート電極と第２のフルシリサイド化ゲート電極とは電気的に接続している。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上に、ゲート絶縁膜及びゲート電極を設け、それらの側面にダミー側壁を形成し、その周囲を層間絶縁膜で囲み、前記ゲート電極及びダミー側壁の上面が露出する構造を提供する工程と、
前記ダミー側壁を除去して空洞を形成する工程と、
前記空洞内を側壁材料で埋め、側壁を形成する工程と
を具備する半導体装置の製造方法。 （もっと読む）

【課題】ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上に薄いシリコン層１０２を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜１０３を形成する工程と、を備えたものである。 （もっと読む）

【課題】ソース−ドレイン間の耐圧を確保しつつ、その間隔の微細化を可能にした半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型シリコン基板１上に形成したＮ型エピタキシャルシリコン層５および両者の界面に埋設したＮ型埋込拡散層３からなる半導体基板と、Ｎ型エピタキシャルシリコン層５の主表面ＳからＮ型埋込拡散層３に達するトレンチ１７と、トレンチ１７内の側面を被覆するシリコン酸化膜１８と、このシリコン酸化膜１８を介してトレンチ１７内を埋め込むとともにＮ型埋込拡散層３に接続する引き出し層１９と、同主表面Ｓに設けたトレンチ９と、このトレンチ９内にシリコン酸化膜１０ａを介して設けたゲート電極１１と、トレンチ９の両側面に設けたＮ型ソース拡散層１３と、同主表面Ｓにおいてトレンチ１７とＮ型ソース拡散層１３との間に設けたトレンチ１７ａと、このトレンチ１７ａ内に充填したシリコン酸化膜１８ａと、を備える。 （もっと読む）

【課題】ニッケルシリサイドの耐熱性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】ゲート領域２、ソース領域４及びドレイン領域５が形成された半導体基板１上にニッケル（またはニッケル合金）６を形成し（図１（Ａ））、第１アニール工程でダイニッケルシリサイド７を形成し（図１（Ｂ））、プラズマ処理工程では水素イオンを含有するプラズマにより、水素イオンをダイニッケルシリサイド７またはダイニッケルシリサイド７の下部のゲート領域２、ソース領域４及びドレイン領域５に注入し、第２アニール工程でダイニッケルシリサイド７をニッケルシリサイド８に相変態させる（図１（Ｃ））。 （もっと読む）

【課題】ＤＲＡＭ素子の微細化を進めた場合における、周辺回路側のトランジスタの短チャネル効果を抑制すると共に、コンタクト抵抗を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１の表面に形成されたＭＯＳトランジスタＴｒ_２と、ＭＯＳトランジスタＴｒ_２のソース１０８Ａ及びドレイン１０８Ｂにそれぞれ接続されるコンタクトプラグ１１Ａとを具備してなり、コンタクトプラグ１１Ａが、ソース１０８Ａ及びドレイン１０８Ｂ上に形成されて不純物が拡散されたエピタキシャル成長層を含んでなることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】導電体プラグと金属シリサイド層との接触面積を容易に確保することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上にゲート電極１２が形成される。ゲート電極１２の側面には、サイドウォール絶縁膜１４が形成される。ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、半導体基板１１に不純物領域１５が形成される。不純物領域１５の表面に、金属シリサイド層１６が形成される。金属シリサイド層１６が形成されると、サイドウォール絶縁膜１４底面のエッジをゲート電極１２側に後退させるエッチングが行われる。当該エッチングが行われた半導体基板１１上に、ライナー膜１７、および層間絶縁膜１８が形成された後、層間絶縁膜１８およびライナー膜１７にコンタクトホール１９が形成される。コンタクトホール１９に導電体を充填することで、導電体プラグ２０が形成される。 （もっと読む）

【課題】高速動作可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】ｐ型半導体基板１１上にゲート絶縁膜２１を介して形成されたゲート電極２４と、ゲート電極２４側面の延長面Ａの両側に跨り、半導体基板１１内に埋め込まれたｐ型不純物元素領域３３と、ｐ型不純物元素領域３３の一部と重畳し、且つゲート電極２４端部から外方に延在するｎ型のソース・ドレイン領域３１とを具備している。そして、ｐ型不純物元素領域３３とソース・ドレイン領域３５との重畳部分における特定深さのｐ型不純物元素の濃度を、特定深さに対応する重畳部分以外のｐ型不純物元素領域３３部分におけるｐ型不純物元素の濃度より低くしている。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備え、該トレンチゲートトランジスタが半導体基板に複数整列形成されてなり、前記トレンチゲートトランジスタが複数整列形成された半導体基板に、前記各トレンチゲートトランジスタの個々の活性領域のみに対応するように前記溝が単独穴型に形成されている。 （もっと読む）

【課題】ＦＵＳＩゲート電極を有し且つソース・ドレイン領域上にシリサイド膜を有する半導体装置において、ＦＵＳＩゲート電極及びシリサイド膜を制御性よく形成する。
【解決手段】フルシリサイド化された第１のゲート電極１１７を有する第１のＭＩＳトランジスタを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１００からなる第１の活性領域１００ａと、第１の活性領域上に形成された第１の金属シリサイド膜からなる第１のゲート電極１１７と、第１の活性領域における第１のゲート電極１１７の側方下に位置する領域に形成された第１のソース・ドレイン領域１１０と、第１のソース・ドレイン領域１１０上に形成された第１のシリサイド膜１１９と、第１の活性領域上に、第１のゲート電極１１７及び第１のシリサイド膜１１９に接するように形成された下地絶縁膜１２１と、下地絶縁膜１２１上に形成された層間絶縁膜１２２とを備えている。 （もっと読む）

【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないＣＭＯＳデバイスを含む半導体装置を提供する。
【解決手段】基板１１上の半導体領域に形成されたソース領域１８Ａと、ドレイン領域１７Ａとを有するｎチャネルＭＩＳトランジスタと、半導体領域に形成されたソース領域１８Ｂと、ドレイン領域１７Ｂと有するｐチャネルＭＩＳトランジスタとを具備する。ドレイン領域１７Ａと１７Ｂとが接続するように配置されると共に、同一の材料で形成され、ソース領域１８Ａ，１８Ｂの少なくともいずれかがドレイン領域１７Ａ，１７Ｂと異なる材料で形成されている。 （もっと読む）