【課題】高誘電率膜をゲート絶縁膜として用いたＣＩＳトランジスタの信頼性を向上する。
【解決手段】基板１の主面には、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域およびｎＭＩＳトランジスタの活性領域が設けられている。素子分離領域２に係るようにｎＭＩＳトランジスタの活性領域上にｎＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜５が設けられており、そのハフニウム系酸化膜５と素子分離領域２上で接触し、ｐＭＩＳトランジスタの活性領域上にハフニウム系酸化膜５と異なる材料から構成されるｐＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜９が設けられている。 （もっと読む）

【課題】半導体製造装置とその制御方法、及び半導体装置の製造方法において、装置パラメータの実値の異常を早期に発見すること。
【解決手段】装置パラメータに従ってシリコンウエハ５に処理を行うチャンバ（処理手段）と、装置パラメータの実値の第１の代表値と、該第１の代表値とは異なる時点で取得した装置パラメータの実値の第２の代表値との差に基づいて、シリコンウエハ５に処理を行ったときの装置パラメータの実値に異常があったかどうかを判断する判断部６６とを有する半導体装置製造装置１による。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上させる。
【解決手段】
半導体基板１の主面にゲート絶縁膜用の絶縁膜を形成する。それから、プラズマ処理装置５１の処理室５１ａ内で、半導体基板１の主面のゲート絶縁膜用の絶縁膜をプラズマ窒化する。その後、プラズマ処理装置５１から半導体基板１をフープ３１内に移送し、フープ３１をベイステーションＢＳに移動させてそこで待機させて半導体基板１を保管する。ベイステーションＢＳに待機している間、半導体基板１を保管しているフープ３１内に、フープ３１に設けられた第１の呼吸口から窒素ガスを供給し、フープ３１に設けられた第２の呼吸口からフープ３１内の窒素ガスを排出する。その後、フープ３１を熱処理装置５２に移動させて、半導体基板１を熱処理装置５２の処理室内に搬入して熱処理する。 （もっと読む）

【課題】互いに異なる金属膜厚からなるゲート電極を有するｎ型及びｐ型ＭＩＳトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制する。
【解決手段】半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備える。第１のＭＩＳトランジスタは、第１の活性領域１２ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、及び、第１の金属膜１４ａ上に形成された第１のシリコン膜１７ａを含む第１のゲート電極２４Ａとを備える。第２のＭＩＳトランジスタは、第２の活性領域１２ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜上に形成された第１の金属膜１４ｂ、第１の金属膜１４ｂ上に形成された第２の金属膜１５ｂ、及び、第２の金属膜１５ｂの上に形成された第２のシリコン膜１７ｂを含む第２のゲート電極２４Ｂとを備えている。 （もっと読む）

【課題】 動作マージンを確保しつつ、微細化を可能とするＳＲＡＭセルを提供する。
【解決手段】
ＳＲＡＭセルが、それぞれ、ＮＭＯＳドライバとＰＭＯＳロードとが接続された第１、第２のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、第１、第２のビット線と、第１、第２のインバータの内部ノードと第１、第２のビット線との間に接続された第１、第２のＮＭＯＳトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造の両側に形成された第１、第２のｎ型ソース／ドレイン領域と、を含み、２つの第１のｎ型ソース／ドレイン領域が第１、第２のインバータの内部ノードに接続され、２つの第２のｎ型ソース／ドレイン領域が第１、第２のビット線に接続された第１、第２のＮＭＯＳトランスファトランジスタと、第１のｎ型ソース／ドレイン領域を覆って形成された圧縮応力膜と、第２のｎ型ソース／ドレイン領域を覆って形成された引張応力膜と、を有する。 （もっと読む）

【課題】ソース／ドレイン領域における接合部の耐圧を向上でき、寄生バイポーラトランジスタ特性の影響を低減できる半導体装置を提供する。
【解決手段】（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。（ｂ）に示す高耐圧トランジスタは、ソース／ドレイン領域２３，２４間の基板１１の表面が所定の深さ除去された第２領域上に形成された、ゲート絶縁膜１５より膜厚が厚いゲート絶縁膜２５、及び第２ゲート電極１６と、ソース／ドレイン領域２３，２４上のシリサイド層２３Ａ，２４Ａとを備える。所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。 （もっと読む）

【課題】金属ゲートを形成した後に形成される絶縁膜中の水素の影響を抑制して、しきい値電圧Ｖthを所望の値（例えば０．３Ｖ）以下にすることを可能にする。
【解決手段】半導体基板１１上に第１絶縁膜４１が形成され、第１絶縁膜４１に溝部４２が形成され、溝部４２の第１絶縁膜４１側の半導体基板１１上にサイドウォールスペーサ３１が形成され、溝部４２内にゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側の半導体基板１１にエクステンション領域２３，２４を介してソース・ドレイン領域２５，２６が形成され、第１絶縁膜４１上にゲート電極２２上を被覆する第２絶縁膜４３を有し、サイドウォールスペーサ３１は水素の通過を阻止する絶縁膜からなり、ゲート電極２２上に水素の通過を阻止する水素バリア膜３３が形成され、水素バリア膜３３はゲート電極２２上の周囲でサイドウォールスペーサ３１と接続されている。 （もっと読む）

【課題】ソース・ドレイン領域のシリサイド化後に選択的エッチングを不要とする電界効果トランジスタ製造方法を提供する。
【解決手段】ａ）チャネル、ゲート及びハード・マスク１１８を含んでなる構造物を基板，誘電体層１０８の上に作るステップと、ｂ）前記構造物とトランジスタの周囲領域を完全に覆う誘電体を形成するステップと、ｃ）上記誘電体部分に、チャネルの側壁を露出させる二つの穴を形成するステップと、ｄ）上記各穴の各壁部の上に第１の金属層１３２を蒸着するステップと、ｅ）前記側壁をシリサイド化するステップと、ｆ）前もってシリサイド化した部分に接してトランジスタのソース電極１３６とドレイン電極１３８を形成するように、第１の金属層の上に第２の金属層を蒸着するステップと、ｇ）ハード・マスクに対しては阻止される、第２の金属層の化学機械研磨を行なうステップと、を有する製造方法。 （もっと読む）

【課題】ＭＩＳＦＥＴの移動度劣化を抑制する。
【解決手段】ｎＭＩＳＦＥＴＱｎは、基板１上にゲート絶縁膜３を介してゲート電極４を有している。ゲート絶縁膜３は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。ゲート電極４は、ゲート絶縁膜３上に窒化チタン膜５と、窒化チタン膜５上にニッケルリッチのフルシリサイド膜６とを有している。ｐＭＩＳＦＥＴＱｐは、基板１上にゲート絶縁膜１１を介してゲート電極１２を有している。ゲート絶縁膜１１は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。ゲート電極１２は、ゲート絶縁膜１１上にニッケルリッチのフルシリサイド膜６を有している。 （もっと読む）

【課題】ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３、チャネル形成領域１２、ゲート電極４２３、ゲート絶縁膜４３０を備え、ゲート絶縁膜４３０はゲート絶縁膜本体部４３０Ａ及びゲート絶縁膜延在部４３０Ｂから構成されており、ゲート電極を構成する第１層４３１はゲート電極の側面部の途中まで薄膜状に形成されており、第２層の外側層４３２Ａは第１層４３１の上に薄膜状に形成されており、第２層の内側層４３２Ｂは第２層の外側層で囲まれた部分を埋め込んでおり、第３層の外側層４３３Ａは第２層の内側層、外側層、ゲート絶縁膜延在部を覆い、ゲート電極の頂面まで薄膜状に形成されており、第３層の内側層４３３Ｂはゲート電極の残部を占めている。 （もっと読む）

【課題】 厚いＣＥＳＬ膜を用いてもＣＥＳＬ膜やその上の層間絶縁膜に生じるボイドを回避し、高い駆動電流と高い信頼性を実現する。
【解決手段】 半導体基板１０上にゲート絶縁膜１２を介してゲート電極１３を形成し、ゲート電極１３を挟んで基板の表面部にソース／ドレイン領域１８を形成してなるＭＯＳＦＥＴを有する半導体装置であって、ゲート部のゲート長方向の側部に形成された側壁絶縁膜１７と、ソース／ドレイン領域１８上に形成された合金層１９と、側壁絶縁膜１７の側部に設けられ、ゲート長方向の断面で見た基板表面と成すテーパ角度が側壁絶縁膜１７よりも小さいテーパ調整用絶縁膜２１と、ゲート部、側壁絶縁膜１７及びテーパ調整用絶縁膜２１を覆うように形成された、チャネルに歪みを与えるための応力付与用絶縁膜２２と、応力付与用絶縁膜２２上に形成された層間絶縁膜２５とを備えた。 （もっと読む）

【課題】低温領域でも充分な増速酸化現象が起こって大きな酸化速度が得られる熱酸化方法を提供することにある。また、低温領域で形成しても高い信頼性を有する酸化シリコン膜を成膜できる熱酸化方法を提供する。
【解決手段】本発明の基本概念は、プラズマを用いることなく、反応性の大きい酸素ラジカルを大量に生成し熱反応で酸化シリコン膜を形成することにある。具体的には、オゾン（Ｏ_３）を活性な他のガスと反応させることで、低温領域でも高効率にオゾン（Ｏ_３）を分解して酸素ラジカル（Ｏ^＊）を大量に発生させることを特徴とする。例えば、活性なガスとしては、ハロゲン元素を含む化合物ガスなどを用いることができる。 （もっと読む）

【課題】ゲート絶縁膜の信頼性および半導体装置の性能を確保可能である半導体装置の製造方法および半導体装置を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、Ｓｉ基板１００上にゲート絶縁膜１０３を形成するゲート絶縁膜形成工程と、ゲート絶縁膜１０３上に第１の金属膜を形成する第１の金属膜形成工程と、第１の金属膜上に金属電極１０４を構成する第２の金属膜を形成する第２の金属膜形成工程と、熱処理を行なってゲート絶縁膜１０３と第１の金属膜との間にゲート絶縁膜１０３と第１の金属膜との反応膜１１８を形成する反応膜形成工程とを行なって、第１の金属膜形成工程時のゲート絶縁膜１０３の損傷を回復させている。 （もっと読む）

【課題】配線間をCuプラグによって電気的に接続する構成において、Cuプラグとの電気的接続の信頼性が高く、リーク電流が少ない半導体装置、およびその製造方法を提供することを目的とする。
【解決手段】本発明における半導体装置１００は、拡散層４３およびゲート電極４２を形成した半導体基板１と、半導体基板１上に形成された層間絶縁膜５と、層間絶縁膜５を貫通し、拡散層４３およびゲート電極４２上に形成されたコンタクトホール６１と、コンタクトホール６１の内面に形成されたTiバリアメタル層６２と、バリアメタル層６２上に形成されたW、Co、Ru、Ptのいずれかを含むシード層６３と、シード層６３上であってコンタクトホール６１を充填するように形成されたCuプラグ６４と、Cuプラグ６４上に形成された配線層７と、を備える。 （もっと読む）

【課題】接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供する
【解決手段】基部１ａと複数のピラー部１Ａとを有するシリコン基板１と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、ゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備え、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されていることを特徴とする半導体装置１０。 （もっと読む）

【課題】絶縁ゲート構造を有する横型の高耐圧半導体装置において、セル面積の増大を抑えつつ、素子全体の耐圧を向上させること。
【解決手段】平面レイアウトにおいて、トラック形状のゲート電極３８は、直線状に延びるコレクタ電極４０を囲む。トラック形状のエミッタ電極３７は、ゲート電極３８を囲む。トラック形状の第１分離トレンチ４３ａは、エミッタ電極３７を囲む。第２分離トレンチ４３ｂは、第１分離トレンチ４３ａを囲む。第１分離トレンチ４３ａと第２分離トレンチ４３ｂの間の領域は、ｎ型の分離シリコン領域４４である。分離シリコン領域４４は、エミッタ電極３７と同電位になっている。ゲート電極３８を通る切断線Ｑ−Ｒ−Ｓにおける断面構成において、ゲート電極３８の弧状部分に対応するＲ−Ｓ間のｐベース領域の深さは、ゲート電極３８の直線状部分に対応するＱ−Ｒ間のｐベース領域の深さよりも浅い。 （もっと読む）

【課題】貼り合わせSOI基板を使用せずに容易な製造プロセスにより、微細で、高速且つ高性能なMIS電界効果トランジスタを提供する。
【解決手段】半導体基板1上に酸化膜2を介して、横方向エピタキシャル半導体層3が設けられ、素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。絶縁分離された横方向エピタキシャル半導体層3上に選択的に縦方向エピタキシャル半導体層7が設けられ、上部には高濃度ドレイン領域10及び低濃度ドレイン領域9が設けられ、下部には高濃度ソース領域8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられている。高濃度ドレイン領域10、高濃度ソース領域8及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている。 （もっと読む）

【課題】所望の閾値まで低減させたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを簡易に製造できる電界効果トランジスタの製造方法を提供する。
【解決手段】ｐＭＯＳＦＥＴ領域に閾値制御膜としてＡｌ_２Ｏ_３膜が少なくとも形成され、ｎＭＯＳＦＥＴ領域に閾値制御膜としてランタノイド系のフッ化酸化膜が形成されるとともに、閾値制御膜上にＨｆＳｉＯＮによるゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、ｎＭＯＳＦＥＴ領域では疎水性を示すＳｉ基板１０１表面を露出させ、ｐＭＯＳＦＥＴ領域では親水性を示すＡｌ_２Ｏ_３膜１０４ｂを露出させた状態で、ＬａＯＦ膜を形成することによって、ｐＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜１０５ａの膜厚をｎＭＯＳＦＥＴ領域に形成されるＬａＯＦ膜１０５ｂの膜厚よりも薄くする。 （もっと読む）

【課題】オン抵抗を低減できＭＯＳＦＥＴを提供する。
【解決手段】半導体装置１００は、半導体基板ＳＢと、ｎ^-エピタキシャル層ＥＰと、ｐ型バックゲート領域ＢＧと、ｎ⁺ソース領域ＳＲと、ｎ型ドレイン領域ＤＲと、ゲート電極ＧＥと、ｎ型高濃度領域ＨＲとを備えている。ｎ⁺ソース領域ＳＲは、ｐ型バックゲート領域ＢＧ内の主表面１２に形成されている。ｎ型ドレイン領域ＤＲは、ｐ型バックゲート領域ＢＧを挟んでｎ⁺ソース領域ＳＲと対向するように主表面１２に形成されている。ゲート電極ＧＥは、ｐ型バックゲート領域ＢＧ上に形成されている。ｎ型高濃度領域ＨＲは、ｎ^-エピタキシャル層ＥＰよりも高いｎ型不純物濃度を有し、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置し、かつｐ型バックゲート領域ＢＧとｎ⁺ソース領域ＳＲとのｐｎ接合部よりも主表面１２から深い位置にピーク濃度を有している。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、高誘電率ゲート絶縁膜／多結晶シリコン界面におけるダイマーの発生を既存の製造工程になじみやすい工程により抑制して、フェルミレベルピンニングを除去する。
【解決手段】 半導体基板上方に形成されたＨｆ、Ｚｒ或いはＡｌの少なくとも一つと酸素とを含むゲート絶縁膜とシリコンを含むゲート電極との間に、炭素を含むキャップ層を設ける。 （もっと読む）