【課題】 チャネルドープを行うことなく閾値電圧を調整可能なＭＯＳＦＥＴの製造方法を提供する。
【解決手段】 本発明はＭＯＳＦＥＴの製造方法として具現化される。その製造方法は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域を結ぶチャネル領域を有する半導体基板を用意する工程と、チャネル領域の表面にゲート絶縁膜を形成する工程と、反応性スパッタリング法によってゲート絶縁膜上に金属化合物材料からなるゲート電極を形成する工程を備えている。本発明の製造方法では、反応性スパッタリング法で用いる希ガスと反応性ガスの流量比率を、目標とするＭＯＳＦＥＴの閾値電圧に応じて調整する。 （もっと読む）

【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。
【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。 （もっと読む）

【課題】素子分離膜が半導体基板に埋め込まれた構造である場合、素子分離膜を形成した後の酸化シリコン膜のエッチング工程において、素子分離膜の表面がエッチングされることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に溝１ａを形成し、該溝１ａに酸化シリコン膜からなる素子分離膜２を埋め込む工程と、素子分離膜２上に窒化シリコン膜１２を形成する工程と、素子分離膜２及び窒化シリコン膜１２を熱処理することにより、素子分離膜２の表面に酸化窒化シリコン膜２ｂを形成する工程と、窒化シリコン膜１２を除去する工程とを具備する。 （もっと読む）

【課題】トランジスタのサイズによらない普遍的な引っ張り歪みをｎチャネル型ＭＯＳトランジスタに印加できる半導体装置を提供する。
【解決手段】ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。チャネル領域に圧縮歪を有するｐチャネル型ＭＯＳトランジスタと組み合わせることにより、相補型の高性能半導体装置を構成できる。 （もっと読む）

【課題】酸化膜或いは絶縁膜が部分的に薄くなることによる耐圧の劣化や、その厚さが過剰になることによる直流利得gmの低下を防ぐことができる高性能な窒化物化合物半導体素子およびその製造方法を提供する。
【解決手段】ソース電極，ドレイン電極とそれぞれオーミック接触するｎ⁺コンタクト領域８，９、および電界集中の緩和を目的としたリサーフ層（リサーフ領域）と呼ばれるｎ^-領域１０を、それぞれ選択成長法によって形成する。選択成長法によるｎ⁺コンタクト領域８，９およびｎ^-領域１０の形成後に、選択成長によってｎ⁺コンタクト領域８，９およびｎ^-領域１０にそれぞれ生じた凸部８ａ，９ａおよび１０ａを化学機械研磨（ＣＭＰ）法により平坦する。 （もっと読む）

【課題】半導体素子に用いる３層構造のゲート絶縁層の絶縁性を確保すると共に、半導体素子の特性を安定させる手段を提供する。
【解決手段】半導体素子の製造方法が、第１のシリコン基板と第２のシリコン基板を準備する工程と、第１のシリコン基板上に窒化シリコンからなる窒化膜を形成する工程と、この窒化膜上にラジカル酸化法により酸化シリコンからなるラジカル酸化膜を形成する工程と、第２のシリコン基板上に熱酸化法により酸化シリコンからなる熱酸化膜を形成する工程と、熱酸化膜上に金属酸化膜を形成する工程と、金属酸化膜上に第１のシリコン基板に形成したラジカル酸化膜を重ね合せて貼り合せる工程と、第１のシリコン基板を除去する工程と、窒化膜を除去する工程と、ラジカル酸化膜上にゲート電極を形成する工程とを備える。 （もっと読む）

【課題】電流のリークが生じることを抑制した半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上に、開口パターンを有するストッパー膜２０を形成し、半導体基板１に溝を形成する工程と、ストッパー膜２０上及び前記溝内に絶縁膜２２を形成する工程と、ストッパー膜２０上に位置する絶縁膜２２をＣＭＰ又はエッチバックにより除去することにより、前記溝内に絶縁膜２２からなる素子分離膜２を形成する工程と、ストッパー膜２０をマスクとして半導体基板１を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する半導体基板１を熱酸化させ、素子分離膜２の表面を上方に突出させる工程とを具備する。 （もっと読む）

【課題】 シェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取る。
【解決手段】 シェアードコンタクトを有する半導体装置において、半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４の両側面に形成された側壁絶縁膜１０５，１０６と、基板１０１のゲート電極１０４の両側に隣接する表面部の少なくとも一方が側壁絶縁膜１０５，１０６の下部を越えてゲート電極１０４の下に達するまで除去され、且つ該除去部分に露出するゲート絶縁膜１０３が除去され、半導体基板１０１及びゲート絶縁膜１０３が除去された部分に形成された不純物ドープの半導体層１１９とを備えた。 （もっと読む）

【課題】３次元チャネル構造トランジスタのゲート長とゲート幅を拡大した集積回路及びその製造方法を提供する。
【解決手段】ソース領域１６１、ドレイン領域１６２、上記ソース領域と上記ドレイン領域との間に配置されるチャネル領域１６３、ゲート電極１６５と、上記チャネル領域と上記ゲート電極との間に配置されるゲート誘電体１６４と、上記ゲート電極と上記ソース領域の少なくとも一部との間に配置される第１絶縁体構造物１４６と、上記ゲート電極と上記ドレイン領域の少なくとも一部との間に配置される第２絶縁体構造物１４７とを含み、上記ゲート電極の下端部は、上記ソース領域および上記ドレイン領域の少なくとも１つの領域の下端部よりも下に形成され、上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つは、上記ゲート誘電体よりも大きな層厚を有し、上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称である。 （もっと読む）

【課題】製造が容易なＮｉ−ＦＵＳＩ／ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することを可能にする。
【解決手段】基板１中に互いに絶縁分離されたｐ型半導体領域２とｎ型半導体領域３を形成する工程と、ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜５，１５をそれぞれ形成する工程と、第１ゲート絶縁膜上にＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイド６ｂを形成するとともに第２ゲート絶縁膜上にＮｉ／Ｓｉ≧３１／１２となる組成の第２ニッケルシリサイド１６を形成する工程と、第１ニッケルシリサイド中にアルミニウムを拡散させ、第１ニッケルシリサイドと第１ゲート絶縁膜との界面にアルミニウム６ａを偏析させる工程と、を備えている。 （もっと読む）

【課題】チャネル領域に歪みを有するＭＩＳ型電界効果トランジスタに関し、低抵抗な接合界面を実現する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１００上にゲート絶縁膜１０１を介してゲート電極１０２を形成するステップと、ゲート電極１０２の両側の、半導体基板中または基板上に、不純物濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以上１０^２１ａｔｏｍｓ／ｃｍ^３以下のｐ型の高濃度不純物層１０８を形成するステップと、高濃度不純物層１０８に圧縮歪みがかかっている状態で、高濃度不純物層１０８を金属と反応させシリサイド化するステップを有することを特徴とする半導体装置の製造方法およびその製造方法によって形成される半導体装置。 （もっと読む）

【課題】ゲルマニウムシリサイドの形成方法及びゲルマニウムシリサイドが形成されたデバイスを提供する。
【解決手段】少なくとも一部領域がシリコンゲルマニウムからなる基板を提供するステップと、前記シリコンゲルマニウム上に金属層を形成するステップと、金属層が形成された基板を高圧で熱処理してゲルマニウムシリサイドを形成するステップと、を含むことを特徴とするゲルマニウムシリサイドの形成方法及びゲルマニウムシリサイドを形成した半導体デバイスである。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上に、ゲート絶縁膜及びゲート電極を設け、それらの側面にダミー側壁を形成し、その周囲を層間絶縁膜で囲み、前記ゲート電極及びダミー側壁の上面が露出する構造を提供する工程と、
前記ダミー側壁を除去して空洞を形成する工程と、
前記空洞内を側壁材料で埋め、側壁を形成する工程と
を具備する半導体装置の製造方法。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面に、ダミーゲート層を構成する材料との間で、エッチング選択性を有する側壁絶縁膜を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝の底面にゲート絶縁膜を形成する工程と、底面にゲート絶縁膜が形成された前記溝内にゲート電極を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】処理温度を高温にしなくてもトランジスタのゲート絶縁膜と半導体基板の界面に水素を十分に供給することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１の表面にトランジスタを形成する工程と、半導体基板１の表面上及びトランジスタ上に層間絶縁膜９，１２及び配線層１０，１３を形成する工程と、最上層の配線層１３上及び層間絶縁膜１２上にパッシベーション膜１４を形成する工程とを具備し、パッシベーション膜１４を形成する工程の前に、半導体基板１の裏面には膜（例えば拡散防止膜８）が形成されており、パッシベーション膜１４を形成する工程の後に、半導体基板１の裏面から前記膜を除去する工程と、半導体基板１の裏面から、トランジスタのゲート絶縁膜と半導体基板１の界面に水素を供給する工程とを具備する。 （もっと読む）

【課題】処理時間が短く、かつ処理温度を高温にしなくてもトランジスタのゲート絶縁膜と半導体基板の界面に水素を十分に供給することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１の表面にトランジスタを形成する工程と、半導体基板１の表面上及びトランジスタ上に層間絶縁膜９，１２及び配線層１０，１３を形成する工程と、最上層の配線層１３上及び層間絶縁膜１２上にパッシベーション膜１４を形成する工程と、半導体基板１の裏面を研削又は研磨する工程と、半導体基板１の裏面から、トランジスタのゲート絶縁膜と半導体基板１の界面に水素を供給する工程とを具備する。 （もっと読む）

【課題】オフリーク電流を押さえて高い電流駆動力を有し、オフセット電圧が極力低減された微細な半導体装置の製造方法を提供する。
【解決手段】半導体基板に、一対の素子分離絶縁膜を離間して形成し、素子領域を画定する工程と、半導体基板の素子領域におけるチャネル領域の上に、ゲート絶縁膜を介してゲート長30nm以下のゲート電極を形成する工程と、ゲート電極側面にオフセットスペーサーを形成する工程と、オフセットスペーサー及びゲート電極をマスクとしてゲート電極の直下を除く半導体基板に不純物を導入し、フラッシュランプアニールを用いて1000℃以上で100msec以下の極短時間加熱処理を施して不純物を活性化し、ゲート電極の端部から10nm以下の距離で離間した不純物拡散領域を形成する工程と、半導体基板の全面に層間絶縁膜を形成してコンタクトホールを開口し、導電材料で埋め込んで配線を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】信頼性の高い半導体装置の製造装置を提供する。
【解決手段】ｐＭＯＳ１１のソース領域１５およびドレイン電極１６を構成する不純物拡散層を５０ｎｍ程度の極浅に形成する。極浅の不純物拡散層は、低エネルギーでのイオン打ち込み工程の後、ＲＬＳＡプラズマを用いたアニール工程を行うことにより形成される。アニール工程では、ＲＬＳＡプラズマにより、シリコン基板１２表面近傍のシリコン原子のみが選択的に励起され、深さ方向への不純物拡散は抑制される。 （もっと読む）

【課題】 ＬＳＩを構成する微細な縦型電界効果型トランジスタ、特に半導体層の両側にゲート電極を有するダブルゲート縦型電界効果型トランジスタの製造方法として最適な縦型電界効果型トランジスタの製造方法を提供する。
【解決手段】 矩形断面を持つ半導体領域を跨ぐように、ゲート絶縁膜を介してゲート電極５を設け、続いてゲート電極５のうち、少なくとも前記略矩形の断面を持つ半導体領域の上端よりも低い位置を絶縁膜で覆うとともに、前記略矩形の断面を持つ半導体の側面のうちゲート電極に覆われない領域の少なくとも一部を露出させ、前記露出した前記略矩形の断面を持つ半導体の側面に、半導体を選択的に成長させ、選択成長と同時または選択成長後に選択的に成長させた前記半導体に不純物を導入することにより、選択的に成長させた前記半導体をソース／ドレイン領域もしくはソース／ドレインエクステンション領域となす （もっと読む）

【課題】ソース・ドレインを構成するシリコンゲルマニウムの成膜方法を工夫することで、短チャネル効果の抑制と移動度の向上を両立させることを可能とする。
【解決手段】半導体基板１１に絶縁ゲート型ＦＥＴを形成する半導体装置の製造方法であって、絶縁ゲート型ＦＥＴのソース・ドレイン１９、２０は、半導体基板１１のソース・ドレインが形成される領域に凹部１６を形成した後、シリコン原料ガスと、ゲルマニウム原料ガスと、エッチング成分ガスの塩化水素ガスと、搬送ガスの水素ガスとを成膜雰囲気に供給して、凹部の内面に沿って不純物を含まない第１ＳｉＧｅ層１７を形成し、各ガスをその供給量を調整しながら成膜雰囲気に導入しつつ、不純物を含む不純物原料ガスを徐々に成膜に必要な所定量まで増加させながら成膜雰囲気に供給して、凹部の第１ＳｉＧｅ層１７上に不純物を含む第２ＳｉＧｅ層１８を形成してなることを特徴とする。 （もっと読む）