【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】ゲート長の微細化に対応し、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供する。
【解決手段】ｐ型半導体基板１１上に形成された基板突起部３１Ａと、突起部３１Ａ上にゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４を挟むように突起部３１Ａに形成されたソース領域１５及びドレイン領域１６と、基板突起部３１Ａを挟む半導体基板１１上に形成された素子分離絶縁膜１２と、素子分離絶縁膜１２下の半導体基板１１内に形成された第１、第２不純物領域１７とを有する。第１及び第２不純物領域１７同士が基板突起部３１Ａ下の半導体基板１１内で接続され、ゲート電極１４がその側面上に形成されている基板突起部３１Ａの高さ及び幅方向の長さは、ソース領域１５及びドレイン領域１６が形成される基板突起部３１Ａの高さ及び幅方向の長さよりそれぞれ短い。 （もっと読む）

【課題】マルチゲートデバイスのドーピング方法を提供する。
【解決手段】ドーピング方法は、フィンを基板にパターニングする工程と、ゲートスタックを堆積する工程と、フィンをドーピングする工程を含む。フィンのドーピング工程は、ゲートスタックのパターニング工程後に、少なくともフィンの上面にブロッキングマスク材料を堆積する工程により行われる。ブロッキングマスク材料の堆積工程後に、ドーパントイオンが注入され、ブロッキングマスク材料が、部分的または完全に、フィンの上面をドーパントイオンからブロックする。 （もっと読む）

【課題】従来と比較して歩留まりを向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、素子分離膜２を形成するために、素子領域に位置する半導体基板上にマスク膜２１，２２を形成する工程と、マスク膜２１，２２の寸法を測定する工程と、マスク膜２１，２２の設計寸法に対する測定寸法の差に基づいて、素子分離膜２を形成するための熱酸化量を算出する工程と、算出した熱酸化量に従って、マスク膜２１，２２をマスクとして半導体基板１を熱酸化することにより、素子分離膜２を形成する工程とを具備する。 （もっと読む）

【課題】ヒ素（Ａｓ）を高濃度にドーピングした状態でエクステンション領域のエピタキシャル成長膜表面に凹凸を発生させることなく、平滑な面に形成することを可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３を備え、前記ゲート電極１３の両側の前記半導体基板１１上に形成された不純物を含有してなるエクステンション領域１７、１８を備えた半導体装置１であって、前記エクステンション領域１７、１８は、シリコンゲルマニウムにヒ素を含む状態でエピタキシャル成長されたエピタキシャル成長膜からなり、このエピタキシャル成長膜は、ヒ素をドーピングしながらシリコンとゲルマニウムとを前記半導体基板１１上に選択的にエピタキシャル成長させて形成される。 （もっと読む）

【課題】ＰＭＯＳトランジスタのチャネル領域に圧縮応力を働かせる処理を行う工程でマスクを形成する必要がない半導体装置の製造方法を得ること。
【解決手段】ＰＭＯＳトランジスタ形成領域Ｒ_PMOS上とＮＭＯＳトランジスタ形成領域Ｒ_NMOS上のゲート電極の線幅方向の両側側面にエクステンション部２３，３３が形成されたシリコン基板１０の表面に、ＮＭＯＳトランジスタ形成領域Ｒ_NMOSの方がＰＭＯＳトランジスタ形成領域Ｒ_PMOSよりも厚くなるように酸化膜を形成する工程と、ＰＭＯＳトランジスタ形成領域Ｒ_PMOSのみシリコン基板１０が露出するようにＰＭＯＳトランジスタ形成領域Ｒ_PMOSとＮＭＯＳトランジスタ形成領域Ｒ_NMOSの酸化膜を除去する工程と、ＰＭＯＳトランジスタ形成領域Ｒ_PMOSで露出したシリコン基板１０の表面を所定の深さまでエッチングして凹部を形成する工程と、凹部にＳｉＧｅ層を選択エピタキシャル成長させる工程と、を含む。 （もっと読む）

【課題】金属−絶縁物−半導体電界効果トランジスタの製造において、基板材料のバンドギャップの中間付近の仕事関数を有し、フッ素による問題を除去し、ボロンのしみ込みを防ぎ、また、複雑かつ余計な工程段階を使用することのない、ゲート電極を形成する。
【解決手段】金属半導体窒化ゲート電極（４０、７０）が、半導体デバイス（６０）において使用するために形成される。ゲート電極（４０、７０）は、スパッタデポジション、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）により形成できる。その材料は、シリコン含有化合物の類をエッチングし、従来のハロゲン基エッチング化学物質にエッチングされる。金属半導体窒化ゲート電極（４０、７０）は、比較的安定であり、従来のゲート電極よりも比較的薄く形成できる。また、基板（１２）の物質のバンドギャップの中間付近の仕事関数を有する。 （もっと読む）

【課題】低温で自然酸化膜または有機物等の汚染物を除去できる基板処理装置、基板処理方法、および半導体装置の製造方法を提供することにある。
【解決手段】一部分にＳｉ面が露出した基板を処理室内に搬入する工程と、前記基板を所定の温度に加熱する工程と、前記処理室内に少なくとも塩素ガスを供給し、少なくとも前記Ｓｉ面の表面に存在する自然酸化膜または汚染物をエッチング処理する工程と、前記処理室内に少なくともＳｉを含むガスまたはＳｉを含むガスとＧｅを含むガスを供給し、前記エッチング処理が施された前記Ｓｉ面の上に、ＳｉまたはＳｉＧｅのエピタキシャル膜を成長する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】良好なサブスレッショルド特性や短チャネル抑制効果を損なわずに、高い閾値電圧を与えることのできる半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体層が凸部として形成された半導体基板と、前記凸部の少なくとも一面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第１導電型と同じ導電型の不純物がドープされたゲート電極と、前記凸部と前記ゲート絶縁膜との界面に設けられ、前記第１導電型とは逆の第２導電型の不純物がドープされた不純物ドープ層と、を具備する。 （もっと読む）

【課題】不純物の偏析なく半導体層をエピタキシャル成長によって形成することが可能な成膜方法および、この成膜方法を適用して積み上げソース・ドレインすることにより半導体基板の表面側における不純物の拡散深さを浅く保つことが可能な半導体装置の製造方法を提供する。
【解決手段】ヒ素を含有する半導体層をエピタキシャル成長により形成する成膜方法であって、成膜初期に、大気圧に調整されたエピタキシャル成長雰囲気内に供給する成膜ガスのうちアルシン（ＡｓＨ₃）の流量を０から所定流量にまで上昇させる期間を有する。 （もっと読む）

【課題】高性能の高誘電率ゲート絶縁膜を安価に製造することができる、半導体装置の製造方法を提供する。
【解決手段】半導体基板１０１に、ｐウェル１０３およびｎウェル１０４を形成し、半導体基板１０１の表面に高誘電率膜１０５ａおよびシリコン膜１０５ｂを形成し、さらに、これらの膜を１０００〜１０５０℃でアニールする。そして、高誘電率膜１０５ａおよびシリコン膜１０５ｂをパターニングして、高誘電率ゲート絶縁膜１０６，１０７およびゲート電極１０８，１０９を形成し、エクステンション領域１１１，１１４、サイドウォール１１０，１１３、高濃度不純物領域１１２，１１５等を形成する。 （もっと読む）

【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 （もっと読む）

【課題】 ファセットに起因した特性の悪化を防止することが可能な半導体装置を提供する。
【解決手段】 素子分離領域１２と、素子分離領域によって規定された半導体素子領域１１であって、チャネル形成部１１ａと、素子分離領域とチャネル形成部との間に形成された凹部とを有する半導体素子領域１１と、凹部に形成されたエピタキシャル半導体部１９と、を備え、半導体素子領域は、素子分離領域とエピタキシャル半導体部との間に壁部１１ｂを有する。 （もっと読む）

【課題】 キャリア移動度を向上しつつトランジスタ特性の劣化を抑制した半導体装置を提供する。
【解決手段】 シリコン基板１００上にゲート絶縁膜１０３を介してゲート電極１０４を有し、ゲート電極１０４の側面に第一の側壁絶縁膜１０５を有し、第一の側壁絶縁膜１０５の側面に第二の側壁絶縁膜１０６を有し、第二の側壁絶縁膜１０６の下方に第一のソース／ドレイン層１０８を有し、第二の側壁絶縁膜１０６の外側に第一のソース／ドレイン層１０８と接し、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層１１０を有する第二のソース／ドレイン層１１１を有し、第二のソース／ドレイン層１１１のゲルマニウム層１１０上にジャーマナイド層１１３を有する。 （もっと読む）

【課題】リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体基板（１０ａ）の表面にゲート絶縁膜２０ａを介してゲート電極２１ａを形成し、ゲート電極２１ａの両側部において半導体基板（１０ａ）にリセスＡを形成し、次に、リセスＡの内壁面において、リセスＡの側面より底面に高い選択性をもって異方的にマスク２５を形成し、次に、マスク２５でリセスＡの底面を保護しながらエッチングを行い、リセスＡをゲート電極２１ａ側に拡張し、次に、マスク２５を除去し、リセスＡに導電体を埋め込んで、ゲート電極２１ａの両側部に一対のソース・ドレイン領域を形成する。 （もっと読む）

【課題】浅い不純物領域を有する半導体装置を提供する。
【解決手段】チャネル形成領域を含む半導体ならびに前記チャネル形成領域の上のフローティングゲートおよびコントロールゲートを含む半導体装置であって、前記フローティングゲートの一方の側の前記半導体には、前記フローティングゲートとオーバーラップする第１の不純物領域が形成されており、前記フローティングゲートの他方の側の前記半導体には、深さが０．１μｍ以下で、且つ前記フローティングゲートとオーバーラップが無い第２の不純物領域が形成されており、前記チャネル形成領域の長さは０．３μｍ以下であることを特徴とする。 （もっと読む）

【課題】膜質が向上したゲート絶縁層を有するＭＩＳトランジスタを含む、半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、半導体層１０と、半導体層の上方に設けられたゲート絶縁層２０と、ゲート絶縁層の上方に設けられたゲート電極２２と、半導体層に設けられたソース領域およびドレイン領域２６と、を含み、ゲート絶縁層は、シリコンと、窒素と、重水素とを含有する第１の層２０ａを含む。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

【課題】ニッケルシリサイド膜とシリコンとの界面における界面抵抗を低減することを可能にする。
【解決手段】シリコン基板に不純物が導入された不純物領域を形成する工程と、不純物領域を覆うようにＮｉ層を形成する工程と、アニールすることにより、不純物領域の表面をＮｉＳｉ_２層に変化させる工程と、ＮｉＳｉ_２層上にＮｉ層を形成する工程と、アニールすることにより、ＮｉＳｉ_２層をシリサイド化する工程と、を備えている。 （もっと読む）

【課題】大気圧でエピタキシャル成長を行うことで、成長速度を低下させることなくヒ素を高濃度にドーピングしたシリコンエピタキシャル成長層を形成することを可能とする。
【解決手段】エピタキシャル成長によりヒ素をドーピングしたシリコン層（シリコンエピタキシャル成長層２２）を形成する成膜方法であって、前記エピタキシャル成長雰囲気１３を大気圧として前記エピタキシャル成長雰囲気１３中にドーピング物質のヒ素を含むガスを供給することを特徴とする。 （もっと読む）