【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

【課題】歪み発生層に緩和が生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極１５と、ゲート電極１５の両側面上に形成され、断面Ｌ字状の内側サイドウォール１７Ｂと、半導体基板１１におけるゲート電極１５の両側方の領域に埋め込まれた歪み発生層１９とを備えている。内側サイドウォール１７Ｂは、５×１０¹⁹／ｃｍ³以上の炭素を含む炭素含有シリコン酸化膜からなる。歪み発生層１９は、１％以上の炭素を含む炭素含有シリコンエピタキシャル層を有する。 （もっと読む）

【課題】せり上げ構造を有する半導体装置において、せり上げる領域をエッチングする際に、活性層である島状半導体膜がエッチングされるのを抑制する。
【解決手段】島状半導体膜の表面を酸化あるいは窒化して第１の絶縁膜を形成し、第１の絶縁膜の一部の領域上に半導体膜を形成し、第１の絶縁膜の一部を除去して島状半導体膜の中の半導体膜が形成されていない領域を露出させ、島状半導体膜の表面及び半導体膜を酸化あるいは窒化して第２の絶縁膜を形成し、第２の絶縁膜上にゲート電極を形成し、第２の絶縁膜をエッチングしてゲート絶縁膜を形成し、ゲート電極をマスクとして島状半導体膜及び半導体膜に一導電型を付与する不純物元素を添加し、島状半導体膜及び半導体膜を加熱して不純物元素を活性化させ、島状半導体膜及び半導体膜を加熱することにより第１の絶縁膜が消失する半導体装置の作製方法に関する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。
【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】エピタキシャル層から半導体基板への不純物拡散を防止でき、これにより素子特性の向上を図ることが可能な半導体装置を提供する。
【解決手段】半導体基板３上に設けられたゲート電極１１と、ゲート電極１１両脇における半導体基板３のリセス部（掘り下げ部）３ａに半導体材料をエピタキシャル成長させてなるエピタキシャル層１７とを備え、エピタキシャル層１７が不純物を拡散させたソース／ドレイン領域として設けられた半導体装置１ａにおいて、リセス部３ａの側壁には絶縁性の拡散防止層１５が設けられている。そして、エピタキシャル層１７は、拡散防止層１５から露出しているリセス部３ａの底面とリセス部３ａの側壁上部Ａとで、半導体基板３に接合している。 （もっと読む）

【課題】チャネル領域における高いキャリア移動度を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、内部におけるキャリアの移動度がＳｉ結晶よりも大きい第１の結晶からなる半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層を挟んで形成され、前記半導体層に前記半導体層内のキャリアの移動度が上昇する方向に歪みを与える第２の結晶を含み、前記半導体層に接する深さの浅い領域であるソース・ドレインエクステンション領域を有するソース・ドレイン領域と、を有する。 （もっと読む）

【課題】応力膜によるチャネル領域への歪み効果を向上させる形状の半導体基板を有し、かつ十分な深さのソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板と、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、前記凹部の底面および側面からほぼ同じ深さまで前記半導体基板に導電型不純物を注入する工程と、前記凹部の底面および側面上に、前記半導体基板内の前記ゲート電極下のチャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、を含む。 （もっと読む）

【課題】基板上の表面角の異なる領域を選択的に局所加熱することができる半導体製造装置を提供する。
【解決手段】第１の領域と前記第１の領域と面方位が異なる第２の領域が形成された基板６の前記第２の領域へ偏光した光を入射する照射部１〜５と、前記第２の領域からの前記偏光した光の反射光が入射される回転検光子８と、回転検光子８を介して前記反射光を受光し、前記反射光の強度を検出する光検出器９と、回転検光子８の回転角度及び前記検出された強度に基づいて前記第２の領域の屈折率を算出する解析部１０と、基板６へレーザを照射するレーザ照射部１２、１３と、前記屈折率に基づいて前記第２の領域のブリュースター角を求め、前記第２の領域の表面に前記ブリュースター角で前記レーザが入射するようにレーザ照射部１２、１３を制御するコントローラ１１と、を備える。 （もっと読む）

【課題】チャネルに対して設計されたひずみを与えるストレッサー及びその形成方法を提供すること。
【解決手段】半導体基板が、異なる不純物濃度を有する異なる部分を有するヘテロエピタキシャル・シリコン含有物質で埋め込まれたリセスを備える。歪まされた膜が、リセスされたソース／ドレイン領域を、傾斜してボトム−アップで埋め込むことができる。膜は、所定の濃度のひずみを引き起こす不純物でリセス側壁をラインし、より低い濃度の不純物でリセスの残りの部分を埋め込む。後者の場合では、側壁ライナーは先細りになりえる。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜に用い、消費電力を低減したＰＭＯＳトランジスタを提供する。
【解決手段】半導体基板１と、半導体基板１の表面部にチャネル領域２を挟むように形成されたＰ型不純物拡散層３と、チャネル領域２上に形成されハフニウム又はジルコニウムと希土類元素又は第２族元素とを含む絶縁膜４ａ、４ｂ、及び絶縁膜４ａ、４ｂ上に形成されたシリコン酸化膜４ｃを有するゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、を備えるＰＭＯＳトランジスタ。 （もっと読む）

【課題】ロールオフ特性を劣化させずにチャネル領域に十分な歪みを生じさせることのできるエピタキシャル結晶を埋め込んだソース・ドレイン領域を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極下の領域に形成されたチャネル領域と、前記チャネル領域を挟んで形成され、チャネル方向に平行な方向の導電型不純物の濃度分布が、前記ゲート電極から遠くなるに従って濃度が増加する部分を有するソース領域およびドレイン領域と、を有する。 （もっと読む）

【課題】 高耐圧半導体装置では、高電圧配線に高電圧が印加された時、トランジスタのチャネル領域等が反転し、動作に異常をきたすことがあった。
【解決手段】高電圧配線３２に高電圧が印加されたときに、意図的に反転する領域３３を設け、高電圧が印加されているときにオン状態となる能動素子５０を備える。すなわち、能動素子５０は、ソース領域２５およびドレイン領域２６と、ソース領域２５およびドレイン領域２６に接続された低電圧配線２８、２９とを含む。高電圧配線３２は、低電圧配線２８、２９と上下方向に重ならないように、かつ、ソース領域２５およびドレイン領域２６間の上を覆うように設けられている。 （もっと読む）

【課題】超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型トランジスタ構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、ソース・ドレイン拡散層４ａ，４ｂに挟まれた基柱３の中間部に形成された第１導電型からなるボディ層と、基柱３の側面にゲート絶縁膜６を介して形成されたフロントゲート電極７とを備えたことを特徴とする。また、第２導電型からなるバックゲート電極８が、基柱３の内側に上部から下部まで貫通する柱状に形成されてなることとする。 （もっと読む）

【課題】サイドウォール形成時に異常放電が生じることを抑制できる半導体装置の製造方
法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、縁から２．５ｍｍ以上離れた領域に
位置するゲート絶縁膜３ａ，３ｂを表面に有する半導体ウェハ１の全面上に、導電膜４及
び反射防止膜１０を形成する工程と、第１マスクパターン５０をマスクとしたエッチング
により、半導体ウェハ１の周縁部１ｃ上に位置する反射防止膜１０を除去する工程と、反
射防止膜１０上に第２マスクパターンを形成し、該第２マスクパターンをマスクとして反
射防止膜１０及び導電膜４をエッチングすることによりゲート電極を形成する工程と、ゲ
ート電極上、ゲート絶縁膜３ａ，３ｂ上、及び素子分離膜２上に絶縁膜を形成する工程と
、この絶縁膜を、平行平板型のエッチング装置を用いてエッチバックすることにより、サ
イドウォールを形成する工程とを具備する。 （もっと読む）

【課題】サイドウォールの幅及びゲート長の微小化を図りつつ、短チャンネル効果及び拡散層領域における接合容量の増大が抑えられ、また、拡散層領域の寄生抵抗が小さく、ＨＣ耐性に優れた半導体装置及びその製造方法を提供すること。
【解決手段】本発明の半導体装置は、半導体基板１と、１対の第１の拡散層領域６ａ、６ｂと、ゲート電極３と、第１の拡散層領域６ａ、６ｂと重なるように設けられた一対のシリコン選択成長層１０ａ、１０ｂと、シリコン選択成長層１０ａ、１０ｂに設けられた第２の拡散層領域７ａ、７ｂと、第１の拡散層領域６ａ、６ｂと第２の拡散層領域７ａ、７ｂとを電気的に接続する第３の拡散層領域８ａ、８ｂと、第１の拡散層領域６ａ、６ｂの周囲に設けられ、第１の拡散層領域６ａ、６ｂと逆導電型の第４の拡散層領域９ａ、９ｂとを有する。
（もっと読む）

【課題】断線を防ぐことが可能な半導体装置の製造方法を提供する。
【解決手段】ＰＭＯＳトランジスタにおいて、ｐ型活性領域１２２が、ラインの幅方向においてｎ型活性領域１２１の一部の領域と重なるように形成される。従って、ｎ型活性領域１２１とｐ型活性領域１２２とが互いに接するように混在する場合（バッティングディフュージョン）においても、ｎ型活性領域１２１とｐ型活性領域１２２との界面付近に低濃度領域が生じることを防ぐことができる。 （もっと読む）

【課題】半導体上にモフォロジの良好な半導体層を選択的にエピタキシャル成長させる。
【解決手段】リセスド・ソース・ドレイン型ｐＭＯＳＦＥＴを形成する際、ＳＴＩを形成したＳｉ基板上にゲート絶縁膜を介してゲート電極を形成し（ステップＳ１）、サイドウォールを形成した後（ステップＳ２）、その両側のＳｉ基板に部分的にリセスを形成する（ステップＳ３）。そして、そのＳｉ基板のリセス内に、下層部の方が上層部よりも、サイドウォールやＳＴＩに対する成長選択性が低くなるような条件を用いて、下層部と上層部をエピタキシャル成長させ、ＳｉＧｅ層を形成する（ステップＳ４，Ｓ５）。これにより、Ｓｉ基板のリセス内に、サイドウォール等に対する成長選択性を確保しつつ、モフォロジの劣化が抑えられたＳｉＧｅ層を形成することが可能になる。 （もっと読む）

【課題】チャネルが形成される部分における分極電荷の発生を抑えると共に、ブレークダウンの発生を抑制できる、窒化物半導体素子およびその製造方法を提供すること。
【解決手段】電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、ドレイントレンチ６が形成されることにより、メサ積層部８が形成されている。メサ積層部８の壁面９は、ｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部１１と、ｎ型ＧａＮ層３の上面３ａとの境界付近に位置する下側端部１２と、上側端部１１と下側端部１２との間に位置する中央部１０とを有している。より具体的には、壁面９は、全体として傾斜角度の異なる複数の平面形状の傾斜部分１７〜２７を有している。そして、この壁面９には、ゲート絶縁膜１５を挟んで、ゲート電極１６が対向配置されている。 （もっと読む）