半導体装置の製造方法、半導体装置および半導体層の形成方法
【課題】半導体上にモフォロジの良好な半導体層を選択的にエピタキシャル成長させる。
【解決手段】リセスド・ソース・ドレイン型ｐＭＯＳＦＥＴを形成する際、ＳＴＩを形成したＳｉ基板上にゲート絶縁膜を介してゲート電極を形成し（ステップＳ１）、サイドウォールを形成した後（ステップＳ２）、その両側のＳｉ基板に部分的にリセスを形成する（ステップＳ３）。そして、そのＳｉ基板のリセス内に、下層部の方が上層部よりも、サイドウォールやＳＴＩに対する成長選択性が低くなるような条件を用いて、下層部と上層部をエピタキシャル成長させ、ＳｉＧｅ層を形成する（ステップＳ４，Ｓ５）。これにより、Ｓｉ基板のリセス内に、サイドウォール等に対する成長選択性を確保しつつ、モフォロジの劣化が抑えられたＳｉＧｅ層を形成することが可能になる。
【解決手段】リセスド・ソース・ドレイン型ｐＭＯＳＦＥＴを形成する際、ＳＴＩを形成したＳｉ基板上にゲート絶縁膜を介してゲート電極を形成し（ステップＳ１）、サイドウォールを形成した後（ステップＳ２）、その両側のＳｉ基板に部分的にリセスを形成する（ステップＳ３）。そして、そのＳｉ基板のリセス内に、下層部の方が上層部よりも、サイドウォールやＳＴＩに対する成長選択性が低くなるような条件を用いて、下層部と上層部をエピタキシャル成長させ、ＳｉＧｅ層を形成する（ステップＳ４，Ｓ５）。これにより、Ｓｉ基板のリセス内に、サイドウォール等に対する成長選択性を確保しつつ、モフォロジの劣化が抑えられたＳｉＧｅ層を形成することが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置および半導体層の形成方法に関し、特に、エピタキシャル成長によって形成された半導体層を有する半導体装置の製造方法およびそのような半導体装置、並びにエピタキシャル成長による半導体層の形成方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）において、半導体基板に形成したリセス内にその基板とは異なる格子定数の半導体層を形成してソース・ドレイン領域を構成した、いわゆるリセスド・ソース・ドレイン型ＭＯＳＦＥＴが注目されている。このようなリセスド・ソース・ドレイン型ＭＯＳＦＥＴは、９０ｎｍノード以降のトランジスタ性能向上技術として重要になってきている。
【０００３】
リセスド・ソース・ドレイン型ＭＯＳＦＥＴでは、半導体基板としてシリコン（Ｓｉ）基板を用いた場合、そのＭＯＳＦＥＴのチャネル型に応じて、ソース・ドレイン領域としてシリコンゲルマニウム（ＳｉＧｅ）層やシリコンカーバイド（ＳｉＣ）層が用いられることが多い。例えば、ＳｉＧｅ層をソース・ドレイン領域として用いた場合には、ＳｉＧｅの格子定数がＳｉのそれよりも大きいために、そのようなソース・ドレイン領域に挟まれたチャネル領域に圧縮歪みが印加されるようになる。その場合、チャネル領域のホール移動度が向上するようになり、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）の電流駆動能力を大幅に高めることが可能になる。
【０００４】
このようなＳｉＧｅ層等は、Ｓｉ基板に形成したリセス内に、ＳＴＩ（Shallow Trench Isolation）やサイドウォール等の絶縁層上への形成を抑えて、選択的にエピタキシャル成長させることによって形成される。そのようなＳｉＧｅ層等の選択成長には、従来、ＣＶＤ（Chemical Vapor Deposition）法が広く利用されており、また、その際、Ｓｉ，ゲルマニウム（Ｇｅ）等の原料ガスと共に塩化水素（ＨＣｌ）等のハロゲン系ガスを添加する方法等が提案されている（例えば、特許文献１参照。）。
【０００５】
また、ＳｉＧｅ層などの成長時の温度が高温になるほど、ＳｉＧｅの臨界膜厚は薄くなり、ＳｉＧｅ層内にミスフィット転位が発生しやすくなる。ミスフィット転位が発生すると、歪が緩和し、チャネル領域に印加する応力が弱まる。さらに、高温での成長の場合には、半導体基板に含まれる不純物の拡散も引き起こす。拡散を引き起こすことによって、ロールオフが劣化する等、デバイス特性にも悪影響を及ぼすが、これはトランジスタが微細化し短チャネルになるにつれて顕著になる。これらのことを防ぐために、より低温でＳｉＧｅ層を成長させる低温プロセスが求められてきている。
【特許文献１】特開平０９−０９２６２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば、ＭＯＳＦＥＴのサイドウォールやＳＴＩといった絶縁層、あるいはマスク用の絶縁層と共に露出するＳｉ層上に、ＣＶＤ法によってＳｉＧｅ層を成長させる際に、Ｓｉ，Ｇｅの原料ガスと共にハロゲン系ガスを添加する場合、ハロゲン系ガスの添加量を高くするほど、ＳｉＧｅ層の絶縁層に対するＳｉ層への成長選択性は向上する。しかし、一方で、そのようにハロゲン系ガスの添加量を高くする、すなわちＳｉＧｅ層のＳｉ層への成長選択性が高くなる条件を用いると、ＳｉＧｅ層に部分的に成長遅れが生じているようなモフォロジの劣化も発生するようになる。このモフォロジの劣化はＳｉＧｅ層の成長温度にも大きく依存し、低温成長ほど起きやすい。このようなモフォロジの劣化は、ＭＯＳＦＥＴの電気特性、特にその特性のばらつきに大きく影響してくる。
【０００７】
このように、ハロゲン系ガスを添加したＳｉＧｅ層成長では、その成長選択性とモフォロジとがトレードオフの関係になっている。このような問題は、ＳｉＣ層成長の場合等にも同様に起こる。そのため、ＳｉＧｅ層やＳｉＣ層といった半導体層の選択成長とそのモフォロジ劣化の抑制とを低温成長で両立させ、高特性のリセスド・ソース・ドレイン型ＭＯＳＦＥＴを安定して形成することができる技術が強く要望されている。
【０００８】
本発明は、このような点に鑑みてなされたものであり、選択成長された半導体層を備える高特性の半導体装置を安定して形成することのできる半導体装置の製造方法を提供することを目的とする。
【０００９】
また、本発明では、選択成長された半導体層を備える高特性の半導体装置を提供することを目的とする。
また、本発明では、選択成長された半導体層を得ることのできる半導体層の形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では、上記課題を解決するために、第１の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極側壁に絶縁層を形成する工程と、前記絶縁層両側の前記第１の半導体層にリセスを形成する工程と、前記リセス内に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
このような半導体装置の製造方法によれば、第１の半導体層上へのゲート電極および絶縁層の形成後、その両側の第１の半導体層に形成したリセス内に、下層部成長時の絶縁層に対する成長選択性が上層部成長時の成長選択性よりも低くなるような条件を用いて、第２の半導体層を形成する。このように下層部の成長選択性を上層部よりも低く設定することにより、下層部のモフォロジの劣化が抑えられ、その結果、その上に成長される上層部のモフォロジの劣化が抑えられるようになる。これにより、第１の半導体層上に、絶縁層に対して選択的に、モフォロジの良好な第２の半導体層が形成されるようになる。
【００１２】
また、本発明では、上記課題を解決するために、第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極側壁に形成された絶縁層と、前記絶縁層両側に、前記ゲート電極下の前記第１の半導体層を挟むように形成され、下層部に含まれるハロゲン元素濃度が上層部に含まれるハロゲン元素濃度よりも低い第２の半導体層と、を有することを特徴とする半導体装置が提供される。
【００１３】
このような半導体装置によれば、ゲート電極およびその側壁の絶縁層の両側に、モフォロジの劣化が抑えられた第２の半導体層が形成されるため、良好な電気特性が得られるようになる。
【００１４】
また、本発明では、上記課題を解決するために、絶縁層と共に露出する第１の半導体層上に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成することを特徴とする半導体層の形成方法が提供される。
【００１５】
このような半導体層の形成方法によれば、絶縁層と共に露出する第１の半導体層上に、下層部の成長選択性が上層部の成長選択性よりも低くなるような条件を用いて、第２の半導体層を形成する。これにより、第１の半導体層上に選択的に、モフォロジの良好な第２の半導体層が形成されるようになる。
【発明の効果】
【００１６】
本発明では、絶縁層と共に露出する第１の半導体層上に、下層部の成長選択性が上層部の成長選択性よりも低くなるような条件を用いて、第２の半導体層を形成するようにした。これにより、第１の半導体層上に選択的に、モフォロジの良好な第２の半導体層を形成することが可能になる。その結果、高特性の半導体装置を安定して形成することが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、ｐＭＯＳＦＥＴを例に説明する。
図１はｐＭＯＳＦＥＴの形成フローの一例を示す図である。また、図２〜図６はｐＭＯＳＦＥＴの各形成工程の説明図であって、図２はゲート電極形成工程の要部断面模式図、図３はサイドウォール形成工程の要部断面模式図、図４はリセス形成工程の要部断面模式図、図５はソース・ドレイン領域の第１形成工程の要部断面模式図、図６はソース・ドレイン領域の第２形成工程の要部断面模式図である。以下、図１および図２〜図６の流れに従って説明する。
【００１８】
まず、図２に示すように、Ｓｉ基板１にＳＴＩ２を形成する。そして、そのＳＴＩ２によって画定されたＳｉ基板１の素子領域上に、ゲート絶縁膜３を介してゲート電極４を形成する（ステップＳ１）。
【００１９】
ゲート絶縁膜３は、例えば、膜厚１ｎｍ〜２ｎｍの酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜等で構成することができる。また、ゲート電極４は、例えば、ボロン（Ｂ）等のｐ型不純物を含んだポリシリコン等で構成することができる。そのようなＳｉＯ膜やポリシリコンをＳｉ基板１の全面に形成した後、エッチングによりそれらの所定のパターニングを行い、ゲート絶縁膜３およびゲート電極４を形成する。なお、必要に応じ、ゲート絶縁膜３の形成前あるいは形成後（パターニング前）に、しきい値調整のためにＳｉ基板１に所定導電型の不純物を注入するようにしてもよい。
【００２０】
ゲート電極４の形成後は、全面に、ＳｉＯ膜、ＳｉＮ膜、ＳｉＯＮ膜等の絶縁膜を１層または２層以上形成し、そのエッチバックを行い、図３に示すように、ゲート電極４にサイドウォール５を形成する（ステップＳ２）。なお、この例では、２層構造のサイドウォール５（サイドウォール５ａ，５ｂ）を形成した場合を例示している。
【００２１】
サイドウォール５の形成後は、図４に示すように、その両側のＳｉ基板１の一部に、ドライエッチング等により、所定深さのリセス６を形成する（ステップＳ３）。
リセス６の形成後は、ＣＶＤ法を用い、そのリセス６内に、ソース・ドレイン領域として機能させる半導体層、ここでは、Ｓｉ基板１と格子定数が異なるＳｉＧｅ層をエピタキシャル成長させる（ステップＳ４，Ｓ５）。
【００２２】
例えば、Ｓｉ，Ｇｅ原料ガスのほか、成長選択性制御のためのハロゲン系ガスや水素（Ｈ2）や窒素（Ｎ2）やヘリウム（Ｈｅ）などの不活性ガスからなるキャリアガス等を含んだ混合ガスを用い、成長温度（基板温度）４５０℃〜６００℃の条件でＳｉＧｅ層をリセス６内に成長させる。Ｓｉ原料には、シラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、ジクロロシラン（Ｓｉ2Ｈ2Ｃｌ2）等を用いることができ、Ｇｅ原料には、ゲルマン（ＧｅＨ4）、ジゲルマン（Ｇｅ2Ｈ6）等を用いることができる。ハロゲン系ガスには、ＨＣｌ、臭化水素（ＨＢｒ）、塩素（Ｃｌ2）、臭素（Ｂｒ2）等、ハロゲン元素を含有するガスを用いることができる。
【００２３】
また、ＳｉＧｅ層成長と同時にＢ等のｐ型不純物をドープする場合には（ｉｎ−ｓｉｔｕドーピング法）、その成長時の混合ガスに、さらにｐ型不純物原料であるジボラン（Ｂ2Ｈ6）ガス等を添加する。なお、このような不純物ドーピングの詳細については後述する。
【００２４】
ＳｉＧｅ層は、Ｓｉ基板１のリセス６内に、その成長開始時点において表面に露出するサイドウォール５やＳＴＩ２といった絶縁層に対して選択成長させる。そのために、まず、図５に示すように、リセス６内に、サイドウォール５等の絶縁層に対する成長選択性が比較的低い条件を用いて下層部７ａを成長させ（ステップＳ４）、次いで、図６に示すように、その下層部７ａ上に、今度はサイドウォール５等の絶縁層に対する成長選択性が比較的高い条件を用いて上層部７ｂを成長させる（ステップＳ５）。下層部７ａは、最終的に得るべきＳｉＧｅ層の厚さに応じて、例えば１ｎｍ〜５０ｎｍの厚さとすることができ、上層部７ｂもまた、最終的に得るべきＳｉＧｅ層の厚さに応じて、例えば１０ｎｍ〜５０ｎｍの厚さとすることができる。
【００２５】
このようにしてリセス６内に下層部７ａおよび上層部７ｂを成長させる際の、サイドウォール５等の絶縁層に対する成長選択性は、その成長時のハロゲン系ガスの添加量や、その成長温度によって制御することができる。
【００２６】
ここで、ＳｉＧｅ層の下層部７ａおよび上層部７ｂの成長選択性の制御について説明する。
またここでは一例として、Ｓｉ原料にＳｉＨ4、Ｇｅ原料にＧｅＨ4、ハロゲン系ガスにＨＣｌ、ｐ型不純物の原料ガスとしてＢ2Ｈ6を用い、またキャリアガスとしてＨ2を用いて、減圧ＣＶＤ法によりシリコンゲルマニウム層を形成した場合について後述する。
【００２７】
ＳｉＧｅ層の成長条件として、成長時の基板温度を４５０℃以上、６００℃以下とし、全圧を５Ｐａ以上、１３３０Ｐａ以下とし、かつＨＣｌガスの分圧条件として１Ｐａ以上、５Ｐａ以下とした。さらにＳｉＨ4の分圧条件として１Ｐａ以上、１０Ｐａ以下の範囲として、ＧｅＨ4の分圧条件として０．１Ｐａ以上、１０Ｐａ以下の範囲とした。ｐ型不純物の原料ガスとしてＢ2Ｈ6を用いる場合には、１×１０-5Ｐａ以上、１×１０-2Ｐａ以下の範囲内とした。
【００２８】
まず、ハロゲン系ガスの添加量制御によるＳｉＧｅ層の成長選択性制御について述べる。以下では、ハロゲン系ガスとしてＨＣｌガスを用いた場合を例に説明する。
図７はＳｉＧｅ層成長時のＨＣｌガス添加量のシーケンス例を示す図である。
【００２９】
図７に示すシーケンスａ〜ｃでは、ＳｉＧｅ層の厚さＹをすべて同じにし、各成長の間のＨＣｌガス添加量（分圧）をそれぞれＰL（ＨＣｌ），ＰM（ＨＣｌ），ＰH（ＨＣｌ）で一定としている。ＨＣｌガス添加量ＰL（ＨＣｌ），ＰM（ＨＣｌ），ＰH（ＨＣｌ）には、ＰL（ＨＣｌ）＜ＰM（ＨＣｌ）＜ＰH（ＨＣｌ）の関係がある。例えば、厚さＹ＝７０ｎｍのＳｉＧｅ層を成長させ、その際、Ｓｉ，Ｇｅ，ｐ型不純物の各原料ガス、ＨＣｌガスおよびキャリアガスを含んだ混合ガス中のＨＣｌガス添加量を、ＰL（ＨＣｌ）＝０〜３Ｐａ，ＰM（ＨＣｌ）＝２．５〜３．５Ｐａ，ＰH（ＨＣｌ）＝３〜５Ｐａで行うのが好ましい。ここではＰL（ＨＣｌ）＝２．６２ＰａＰM（ＨＣｌ）＝２．８８Ｐａ，ＰH（ＨＣｌ）＝３．２７Ｐａとした（混合ガス中の各原料ガスの分圧および混合ガスの全圧は一定）。
【００３０】
また、図７に示したシーケンスｄは、図１〜図６に示したｐＭＯＳＦＥＴ形成フローに適用されるものであり、このシーケンスｄでは、ＨＣｌガス添加量を変えて下層部７ａと上層部７ｂを成長させ、それにより合計厚さＹのＳｉＧｅ層を成長させる。厚さＸの下層部７ａはＨＣｌガス添加量ＰL（ＨＣｌ）で成長させ、厚さＹ−Ｘの上層部７ｂはＨＣｌガス添加量ＰH（ＨＣｌ）で成長させている。例えば、厚さＸ＝５ｎｍの下層部７ａと、厚さＹ＝６５ｎｍの上層部７ｂを形成して、合計厚さＹ＝７０ｎｍのＳｉＧｅ層を成長させ、その際、混合ガス中のＨＣｌガス添加量を、ＰL（ＨＣｌ）＝２．６２Ｐａ，ＰH（ＨＣｌ）＝３．２７Ｐａとする（混合ガス中のＳｉ，Ｇｅ原料ガスの分圧および混合ガスの全圧は一定）。
【００３１】
図７に示した各シーケンスａ〜ｄを用いてＳｉＧｅ層を成長させた後の表面ＳＥＭ像を、次の図８および図９に示す。
図８はＳｉＧｅ層成長後のゲート電極近傍の表面像であって、（Ａ）はＳｉＧｅ層成長にシーケンスａを用いた場合、（Ｂ）はＳｉＧｅ層成長にシーケンスｂを用いた場合、（Ｃ）はＳｉＧｅ層成長にシーケンスｃを用いた場合、（Ｄ）はＳｉＧｅ層成長にシーケンスｄを用いた場合である。また、図９はＳｉＧｅ層成長後のＳＴＩの表面像であって、（Ａ）はＳｉＧｅ層成長にシーケンスａを用いた場合、（Ｂ）はＳｉＧｅ層成長にシーケンスｂを用いた場合、（Ｃ）はＳｉＧｅ層成長にシーケンスｃを用いた場合、（Ｄ）はＳｉＧｅ層成長にシーケンスｄを用いた場合である。
【００３２】
Ｓｉ基板１上に、図７に示したシーケンスａのように、ＨＣｌガス添加量が低い条件（ＰL（ＨＣｌ））を用いてＳｉＧｅ層を成長させると、図８（Ａ）に示すように、そのモフォロジ劣化の発生は抑えられるものの、図９（Ａ）に示すように、ＳＴＩ２上にＳｉＧｅ粒子１０が形成されやすくなる。このようなＳｉＧｅ粒子１０は、サイドウォール５上にも同様に形成され、その場合、ゲート電極４−ソース・ドレイン領域（ＳｉＧｅ層）間でリーク電流が発生しやすくなる。
【００３３】
そして、図７に示したシーケンスｂ，ｃのように、ＨＣｌガス添加量をより高くすると（ＰM（ＨＣｌ），ＰH（ＨＣｌ））、図８（Ｂ）および図８（Ｃ）に示すように、そのモフォロジが劣化した箇所（モフォロジ劣化箇所１１）が発生してくる一方、図９（Ｂ）および図９（Ｃ）に示すように、ＳＴＩ２やサイドウォール５上へのＳｉＧｅ粒子１０の形成は抑えられてくるようになる。
【００３４】
このように、シーケンスａ〜ｃを用いた場合には、ＳｉＧｅ層のモフォロジ劣化箇所１１の発生を抑えることと、サイドウォール５等の絶縁層上のＳｉＧｅ粒子１０の形成を抑えてＳｉＧｅ層をＳｉ基板１上（リセス６内）に選択的に成長させることとの両立が困難である。
【００３５】
一方、図７に示したシーケンスｄのように、ＳｉＧｅ層の成長初期段階（下層部７ａの成長段階）はＨＣｌガス添加量が低い条件（ＰL（ＨＣｌ））を用い、その後はＨＣｌガス添加量が高い条件（ＰH（ＨＣｌ））を用いるようにすると、図８（Ｄ）および図９（Ｄ）に示すように、モフォロジ劣化箇所１１の発生を抑えることが可能になると共に、サイドウォール５等の絶縁層上のＳｉＧｅ粒子１０の形成を抑えてＳｉＧｅ層をＳｉ基板１上（リセス６内）に選択的に成長させることも可能になる。
【００３６】
ＳｉＧｅ層のモフォロジは、その成長初期段階のＳｉＧｅ層のモフォロジに大きく影響される。
通常、ＳｉＧｅ層の成長前には、Ｓｉ基板１を清浄化して表面のＳｉ原子を水素で終端させるために、フッ化水素（ＨＦ）を用いた洗浄が行われるが、その洗浄後も汚れ等が除去されきらずに部分的に残る場合がある。また、洗浄後、ＳｉＧｅ層成長前に、そのＳｉ基板１が大気に曝されると、その時間が長くなるほど、汚れ等が付着する可能性は高くなる。また、Ｓｉ基板１には、潜在的にあるいはｐＭＯＳＦＥＴ製造過程で生じた結晶欠陥が存在する場合がある。
【００３７】
そのようなＳｉ基板１にＳｉＧｅ層を成長させる際に、ＨＣｌガス添加量を高くすると（シーケンスｂ，ｃ）、その成長選択性が高くなるために、その成長初期段階ですでに、Ｓｉ基板１の清浄な部分に比べて汚れや結晶欠陥の部分に成長遅れが生じやすくなる。そして、そのまま成長を続けると、そのような成長遅れが上層にまで残ってしまう。
【００３８】
ＨＣｌガス添加量をより低くすれば（シーケンスａ，ｂ）、ＳｉＧｅ層の成長選択性が低くなるために、その成長初期段階のモフォロジ劣化が抑えられ、そのまま成長を続ければ、最終的なＳｉＧｅ層のモフォロジ劣化を抑えることができる。しかし、そのような成長選択性の低い条件のＳｉＧｅ層成長に伴い、サイドウォール５等の絶縁層上にＳｉＧｅ粒子が形成されていってしまう。
【００３９】
これに対し、ＳｉＧｅ層の成長初期段階はＨＣｌガス添加量を低くし、その後、ＨＣｌガス添加量を高くすると（シーケンスｄ）、初期に成長される下層部７ａのモフォロジ劣化が抑えられ、その後、高い成長選択性で上層部７ｂが成長されて、モフォロジ劣化が抑えられたＳｉＧｅ層が得られるようになる。さらに、そのように高い成長選択性で上層部７ｂが成長されるために、サイドウォール５等へのＳｉＧｅ粒子の形成が抑えられるようになる。
【００４０】
ＳｉＧｅ層成長時にこのシーケンスｄのようにＨＣｌガス添加量制御を行うことにより、そのモフォロジ劣化の抑制と選択成長の両立を図ることが可能になる。また、このようなＨＣｌガスの添加量制御を行うことで、上層部７ｂに比べ下層部７ａの方が、含有されるＣｌ原子の濃度が低いＳｉＧｅ層が得られるようになる。
【００４１】
ところで、ＳｉＧｅ層には、それをソース・ドレイン領域として機能させるために、Ｂ等のｐ型不純物を含有させる。ｐ型不純物は、前述のように、その原料ガス（Ｂ2Ｈ6ガス等）を、Ｓｉ，Ｇｅ原料ガスやＨＣｌガスを含む混合ガス中に添加し、ＳｉＧｅ層の成長と同時にその層内にドープしていくことが可能である（ｉｎ−ｓｉｔｕドーピング法）。
【００４２】
ＳｉＧｅ層内のｐ型不純物の濃度プロファイルは、ｐＭＯＳＦＥＴの電気特性に影響し、ゲート電極４下方のチャネル領域近傍のｐ型不純物濃度が高いと、ｐＭＯＳＦＥＴ製造過程での熱負荷による不純物拡散により、ロールオフが劣化するようになる。そのため、ＳｉＧｅ層成長時には、そのような濃度プロファイルを考慮する必要がある。
【００４３】
また、ｉｎ−ｓｉｔｕドーピング法では、ＳｉＧｅ層成長時にｐ型不純物の原料ガス添加量一定でＨＣｌガス添加量を変化させると、それに伴い、ＳｉＧｅ層に含有されるｐ型不純物の濃度が変化するようになる。具体的には、ＨＣｌガス添加量を低くするほど、ＳｉＧｅ層に含有されるｐ型不純物濃度は高くなる傾向がある。
【００４４】
図１０はＳｉＧｅ層成長時のＨＣｌガス添加量とＳｉＧｅ層の抵抗値との関係を示す図である。
図１０において、ＳｉＧｅ層は、Ｓｉ，Ｇｅ，ｐ型不純物の各原料ガス、ＨＣｌガスおよびキャリアガスを含んだ混合ガス中の各原料ガスの分圧、および混合ガスの全圧を一定とし、ＨＣｌガス添加量（分圧）を変化させて、Ｓｉ基板上に成長させている。各条件で成長させたＳｉＧｅ層の厚さは同じにしている。図１０より、ＳｉＧｅ層成長時のＨＣｌ添加量が低くなるほど、成長されたＳｉＧｅ層の抵抗値が低くなる傾向がある。すなわち、ｐ型不純物の原料ガスの添加量が一定の条件では、ＨＣｌ添加量が低くなるほど、ｐ型不純物濃度が高くなっているということができる。
【００４５】
この結果は、上記のように下層部７ａと上層部７ｂを有するＳｉＧｅ層を考えた場合、ｐ型不純物の原料ガス添加量一定で、下層部７ａ成長時のＨＣｌガス添加量を低くし、上層部７ｂ成長時のＨＣｌガス添加量を高くすると、下層部７ａのｐ型不純物濃度が高くなることを示している。下層部７ａのｐ型不純物濃度が高くなると、ロールオフが劣化する虞が生じ、それはデバイスの微細化が進み、ｐＭＯＳＦＥＴの短チャネル化が進むほど顕著になる。
【００４６】
そこで、ＳｉＧｅ層成長時に、上記のようなＨＣｌガスの添加量制御と共に、Ｂ2Ｈ6ガス等のｐ型不純物原料ガスの添加量制御を行う。
図１１はＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンス例を示す図である。
【００４７】
ＨＣｌガス添加量（分圧）については、上記のシーケンスｄのように、ＳｉＧｅ層の成長初期段階（厚さＸの下層部７ａ成長段階）はＨＣｌガス添加量を低い値（ＰL（ＨＣｌ））に設定し、その後の段階（厚さＹ−Ｘの上層部７ｂ成長段階）はＨＣｌガス添加量を高い値（ＰH（ＨＣｌ））に設定したシーケンスを用いる。
【００４８】
そして、このようなＨＣｌガス添加量のシーケンスに合わせ、上記知見を基に、Ｂ2Ｈ6ガス添加量（分圧）については、ＳｉＧｅ層の成長初期段階（厚さＸの下層部７ａ成長段階）はＢ2Ｈ6ガス添加量を低い値（ＰL（Ｂ2Ｈ6））に設定し、その後の段階（厚さＹ−Ｘの上層部７ｂ成長段階）はＢ2Ｈ6ガス添加量を高い値（ＰH（Ｂ2Ｈ6））に設定したシーケンスを用いる。
【００４９】
例えば、厚さＸ＝５ｎｍの下層部７ａと、厚さＹ＝６５ｎｍの上層部７ｂを形成して、合計厚さＹ＝７０ｎｍのＳｉＧｅ層を成長させ、その際、混合ガス中のＨＣｌガス添加量を、ＰL（ＨＣｌ）＝２．６２Ｐａ，ＰH（ＨＣｌ）＝３．２７Ｐａとし、上層部７ｂのＢ濃度が１×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3、下層部７ａのＢ濃度が上層部７ｂのＢ濃度よりも低くなるように、Ｂ2Ｈ6ガス添加量（分圧）を制御する（混合ガス中のＳｉ，Ｇｅ原料ガスの分圧および混合ガスの全圧は一定）。
【００５０】
このように、ＨＣｌガス添加量が低いときにＢ2Ｈ6ガス添加量を低くし、ＨＣｌガス添加量が高いときにＢ2Ｈ6ガス添加量を高くすると、ＳｉＧｅ層のうち、Ｓｉ基板１に近い部分のＢ濃度が低くなるような濃度プロファイルを得ることが可能になる。したがって、熱負荷によるＢ拡散の程度を小さくして、ロールオフの劣化を抑えることが可能になる。この図１１に示したようなシーケンスを用いることにより、ロールオフの劣化を抑えつつ、ＳｉＧｅ層のモフォロジ劣化の抑制と選択成長を両立させることが可能になる。
【００５１】
ＨＣｌガスとＢ2Ｈ6ガスの添加量は、図１１に示したようなシーケンスのほか、次の図１２〜図１４に示すようなシーケンスを用いて制御することも可能である。
図１２〜図１４はＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンスの別の例を示す図である。
【００５２】
図１２に示すシーケンスは、ＳｉＧｅ層の成長初期段階（厚さＸの成長段階）でＢ2Ｈ6ガスを添加しない点で、図１１に示したシーケンスと相違している。図１３に示すシーケンスは、ＳｉＧｅ層の成長初期段階（厚さＸの成長段階）で、ＨＣｌガスとＢ2Ｈ6ガスの添加量を徐々に増加させていく点で、図１１に示したシーケンスと相違している。図１４に示すシーケンスは、ＳｉＧｅ層の成長初期段階（厚さＸの成長段階）の終点から所定厚さ分のＳｉＧｅ層を成長させる間（厚さＺまでの成長段階）、ＨＣｌガスとＢ2Ｈ6ガスの添加量を徐々に増加させていく点で、図１１に示したシーケンスと相違している。
【００５３】
これら図１２〜図１４に示したようなシーケンスによっても、ＳｉＧｅ層の下層側は、その上層側よりも低い成長選択性で成長が行われるため、ロールオフの劣化を抑えつつ、ＳｉＧｅ層のモフォロジ劣化の抑制と選択成長を両立させることが可能になる。
【００５４】
以上、ＨＣｌガスの添加量制御によるＳｉＧｅ層の成長選択性制御について述べたが、続いて、成長温度の制御によるＳｉＧｅ層の成長選択性制御について述べる。
図１５はＳｉＧｅ層の成長温度のシーケンス例を示す図である。
【００５５】
図１５に示すシーケンスは、図１〜図６に示したｐＭＯＳＦＥＴ形成フローに適用される。このシーケンスでは、ＳｉＧｅ層の成長温度（ＣＶＤ時の基板温度）を変えて下層部７ａと上層部７ｂを成長させ、それにより合計厚さＹのＳｉＧｅ層を成長させる。厚さＸの下層部７ａは、成長温度ＴLで成長させ、厚さＹ−Ｘの上層部７ｂは、成長温度ＴHで成長させる。下層部７ａの成長温度ＴLは、例えば５５０℃〜６５０℃とすることができ、上層部７ｂの成長温度ＴHは、例えば４５０℃〜５５０℃とすることができる。
【００５６】
ＳｉＧｅ層を成長させる際、その成長温度が高い場合の方が低い場合に比べ、サイドウォール５等の絶縁層に対する成長選択性は低くなる。
したがって、この図１５に示したように、成長温度を高くし、成長選択性の低い条件で下層部７ａを成長させることにより、下層部７ａのモフォロジ劣化を抑えることができる。さらに、そのような下層部７ａ上に、今度は成長温度を低くし、成長選択性の高い条件で上層部７ｂを成長させることにより、モフォロジ劣化を抑えたＳｉＧｅ層を得ることが可能になると共に、サイドウォール５等へのＳｉＧｅ粒子の形成を抑えることが可能になる。
【００５７】
このようにＳｉＧｅ層の成長温度を、上層部７ｂに比べて下層部７ａの成長選択性が低くなるような条件に制御することにより、そのモフォロジ劣化の抑制と選択成長の両立を図ることが可能になる。
【００５８】
なお、以上の説明では、ＳｉＧｅ層を下層と上層の２層に分けて成長させる場合を例にして述べたが、３層以上に分けて成長させるようにしてもよい。その場合、ＳｉＧｅ層を構成する複数層内におけるいずれかの隣接２層、特に最下層とその上層の２層について、上記のような成長選択性制御を行えば、上記同様の効果を得ることが可能である。
【００５９】
また、以上の説明では、リセスド・ソース・ドレイン型のｐＭＯＳＦＥＴのＳｉＧｅ層の成長を例にして述べたが、その成長方法は、その他の半導体層を成長させる場合にも、同様に適用可能である。
【００６０】
例えば、リセスド・ソース・ドレイン型のｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）の場合、Ｓｉ基板に形成したリセスに、そのソース・ドレイン領域としてＳｉＣ層を成長させる。このＳｉＣ層成長時にも、上記ＳｉＧｅ層成長時と同様に、ＨＣｌガス添加量や成長温度を制御することにより、ＳｉＣ層の成長選択性を制御することが可能である。なお、ｎＭＯＳＦＥＴの場合には、成長させるＳｉＣ層に、例えばｉｎ−ｓｉｔｕドーピング法により、ｎ型不純物をドープするようにすればよい。
【００６１】
また、半導体層を成長させる下地の半導体層は、上記のようなＳｉ基板のほか、化合物半導体基板を含む種々の半導体基板や、ＳＯＩ（Silicon On Insulator）基板等の表層の半導体層であってもよい。
【００６２】
（付記１） 第１の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極側壁に絶縁層を形成する工程と、
前記絶縁層両側の前記第１の半導体層にリセスを形成する工程と、
前記リセス内に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６３】
（付記２） 前記第２の半導体層を形成する工程においては、
前記第２の半導体層の原料ガスにハロゲン系ガスを添加し、前記下層部成長時の前記ハロゲン系ガスの添加量が、前記上層部成長時の前記ハロゲン系ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記１記載の半導体装置の製造方法。
【００６４】
（付記３） 前記第２の半導体層の原料ガスに前記ハロゲン系ガスと共に導電型不純物の原料ガスを添加し、前記下層部成長時の前記導電型不純物の原料ガスの添加量が、前記上層部成長時の前記導電型不純物の原料ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記２記載の半導体装置の製造方法。
【００６５】
（付記４） 前記下層部成長時には、前記第２の半導体層の原料ガスに前記ハロゲン系ガスを添加し、前記上層部成長時には、前記第２の半導体層の原料ガスに前記ハロゲン系ガスと共に導電型不純物の原料ガスを添加することを特徴とする付記２記載の半導体装置の製造方法。
【００６６】
（付記５） 前記第１の半導体層はシリコンであり、前記第２の半導体層中の少なくとも前記上層部がシリコンゲルマニウムであり、かつ前記シリコンゲルマニウム層内にｐ型不純物が含まれることを特徴する付記１記載の半導体装置の製造方法。
【００６７】
（付記６） 前記ｐ型不純物がボロンであり、その濃度が１×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3であることを特徴とする付記５記載の半導体装置の製造方法。
【００６８】
（付記７） 前記ハロゲン系ガスはＨＣｌガスであることを特徴とする付記２記載の半導体装置の製造方法。
（付記８） 前記第２の半導体層を形成する工程においては、
前記上層部成長時の温度が、前記下層部成長時の温度よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記１記載の半導体装置の製造方法。
【００６９】
（付記９） 前記第２の半導体層は、前記第１の半導体層と異なる格子定数を有していることを特徴とする付記１記載の半導体装置の製造方法。
（付記１０） 前記第１の半導体層は、Ｓｉ層であり、前記第２の半導体層は、ＳｉＧｅ層またはＳｉＣ層であることを特徴とする付記１記載の半導体装置の製造方法。
【００７０】
（付記１１） 第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極側壁に形成された絶縁層と、
前記絶縁層両側に、前記ゲート電極下の前記第１の半導体層を挟むように形成され、下層部に含まれるハロゲン元素濃度が、上層部に含まれるハロゲン元素濃度よりも低い第２の半導体層と、
を有することを特徴とする半導体装置。
【００７１】
（付記１２） 前記第２の半導体層は、前記第１の半導体層と異なる格子定数を有していることを特徴とする付記１１記載の半導体装置。
（付記１３） 前記ハロゲン元素はＣｌであることを特徴とする付記１１記載の半導体装置。
【００７２】
（付記１４） 前記第１の半導体層は、Ｓｉ層であり、前記第２の半導体層は、ＳｉＧｅ層またはＳｉＣ層であることを特徴とする付記１１記載の半導体装置。
（付記１５） 絶縁層と共に露出する第１の半導体層上に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成することを特徴とする半導体層の形成方法。
【００７３】
（付記１６） 前記第２の半導体層を形成する際には、前記第２の半導体層の原料ガスにハロゲン系ガスを添加し、前記下層部成長時の前記ハロゲン系ガスの添加量が、前記上層部成長時の前記ハロゲン系ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記１５記載の半導体層の形成方法。
【００７４】
（付記１７） 前記第２の半導体層を形成する際には、前記上層部成長時の温度が、前記下層部成長時の温度よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記１５記載の半導体層の形成方法。
【００７５】
（付記１８） 前記第２の半導体層は、前記第１の半導体層と異なる格子定数を有していることを特徴とする付記１５記載の半導体層の形成方法。
【図面の簡単な説明】
【００７６】
【図１】ｐＭＯＳＦＥＴの形成フローの一例を示す図である。
【図２】ゲート電極形成工程の要部断面模式図である。
【図３】サイドウォール形成工程の要部断面模式図である。
【図４】リセス形成工程の要部断面模式図である。
【図５】ソース・ドレイン領域の第１形成工程の要部断面模式図である。
【図６】ソース・ドレイン領域の第２形成工程の要部断面模式図である。
【図７】ＳｉＧｅ層成長時のＨＣｌガス添加量のシーケンス例を示す図である。
【図８】ＳｉＧｅ層成長後のゲート電極近傍の表面像であって、（Ａ）はＳｉＧｅ層成長にシーケンスａを用いた場合、（Ｂ）はＳｉＧｅ層成長にシーケンスｂを用いた場合、（Ｃ）はＳｉＧｅ層成長にシーケンスｃを用いた場合、（Ｄ）はＳｉＧｅ層成長にシーケンスｄを用いた場合である。
【図９】ＳｉＧｅ層成長後のＳＴＩの表面像であって、（Ａ）はＳｉＧｅ層成長にシーケンスａを用いた場合、（Ｂ）はＳｉＧｅ層成長にシーケンスｂを用いた場合、（Ｃ）はＳｉＧｅ層成長にシーケンスｃを用いた場合、（Ｄ）はＳｉＧｅ層成長にシーケンスｄを用いた場合である。
【図１０】ＳｉＧｅ層成長時のＨＣｌガス添加量とＳｉＧｅ層の抵抗値との関係を示す図である。
【図１１】ＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンス例を示す図である。
【図１２】ＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンスの別の例を示す図（その１）である。
【図１３】ＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンスの別の例を示す図（その２）である。
【図１４】ＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンスの別の例を示す図（その３）である。
【図１５】ＳｉＧｅ層の成長温度のシーケンス例を示す図である。
【符号の説明】
【００７７】
１ Ｓｉ基板
２ ＳＴＩ
３ ゲート絶縁膜
４ ゲート電極
５，５ａ，５ｂ サイドウォール
６ リセス
７ａ 下層部
７ｂ 上層部
１０ ＳｉＧｅ粒子
１１ モフォロジ劣化箇所
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置および半導体層の形成方法に関し、特に、エピタキシャル成長によって形成された半導体層を有する半導体装置の製造方法およびそのような半導体装置、並びにエピタキシャル成長による半導体層の形成方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）において、半導体基板に形成したリセス内にその基板とは異なる格子定数の半導体層を形成してソース・ドレイン領域を構成した、いわゆるリセスド・ソース・ドレイン型ＭＯＳＦＥＴが注目されている。このようなリセスド・ソース・ドレイン型ＭＯＳＦＥＴは、９０ｎｍノード以降のトランジスタ性能向上技術として重要になってきている。
【０００３】
リセスド・ソース・ドレイン型ＭＯＳＦＥＴでは、半導体基板としてシリコン（Ｓｉ）基板を用いた場合、そのＭＯＳＦＥＴのチャネル型に応じて、ソース・ドレイン領域としてシリコンゲルマニウム（ＳｉＧｅ）層やシリコンカーバイド（ＳｉＣ）層が用いられることが多い。例えば、ＳｉＧｅ層をソース・ドレイン領域として用いた場合には、ＳｉＧｅの格子定数がＳｉのそれよりも大きいために、そのようなソース・ドレイン領域に挟まれたチャネル領域に圧縮歪みが印加されるようになる。その場合、チャネル領域のホール移動度が向上するようになり、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）の電流駆動能力を大幅に高めることが可能になる。
【０００４】
このようなＳｉＧｅ層等は、Ｓｉ基板に形成したリセス内に、ＳＴＩ（Shallow Trench Isolation）やサイドウォール等の絶縁層上への形成を抑えて、選択的にエピタキシャル成長させることによって形成される。そのようなＳｉＧｅ層等の選択成長には、従来、ＣＶＤ（Chemical Vapor Deposition）法が広く利用されており、また、その際、Ｓｉ，ゲルマニウム（Ｇｅ）等の原料ガスと共に塩化水素（ＨＣｌ）等のハロゲン系ガスを添加する方法等が提案されている（例えば、特許文献１参照。）。
【０００５】
また、ＳｉＧｅ層などの成長時の温度が高温になるほど、ＳｉＧｅの臨界膜厚は薄くなり、ＳｉＧｅ層内にミスフィット転位が発生しやすくなる。ミスフィット転位が発生すると、歪が緩和し、チャネル領域に印加する応力が弱まる。さらに、高温での成長の場合には、半導体基板に含まれる不純物の拡散も引き起こす。拡散を引き起こすことによって、ロールオフが劣化する等、デバイス特性にも悪影響を及ぼすが、これはトランジスタが微細化し短チャネルになるにつれて顕著になる。これらのことを防ぐために、より低温でＳｉＧｅ層を成長させる低温プロセスが求められてきている。
【特許文献１】特開平０９−０９２６２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば、ＭＯＳＦＥＴのサイドウォールやＳＴＩといった絶縁層、あるいはマスク用の絶縁層と共に露出するＳｉ層上に、ＣＶＤ法によってＳｉＧｅ層を成長させる際に、Ｓｉ，Ｇｅの原料ガスと共にハロゲン系ガスを添加する場合、ハロゲン系ガスの添加量を高くするほど、ＳｉＧｅ層の絶縁層に対するＳｉ層への成長選択性は向上する。しかし、一方で、そのようにハロゲン系ガスの添加量を高くする、すなわちＳｉＧｅ層のＳｉ層への成長選択性が高くなる条件を用いると、ＳｉＧｅ層に部分的に成長遅れが生じているようなモフォロジの劣化も発生するようになる。このモフォロジの劣化はＳｉＧｅ層の成長温度にも大きく依存し、低温成長ほど起きやすい。このようなモフォロジの劣化は、ＭＯＳＦＥＴの電気特性、特にその特性のばらつきに大きく影響してくる。
【０００７】
このように、ハロゲン系ガスを添加したＳｉＧｅ層成長では、その成長選択性とモフォロジとがトレードオフの関係になっている。このような問題は、ＳｉＣ層成長の場合等にも同様に起こる。そのため、ＳｉＧｅ層やＳｉＣ層といった半導体層の選択成長とそのモフォロジ劣化の抑制とを低温成長で両立させ、高特性のリセスド・ソース・ドレイン型ＭＯＳＦＥＴを安定して形成することができる技術が強く要望されている。
【０００８】
本発明は、このような点に鑑みてなされたものであり、選択成長された半導体層を備える高特性の半導体装置を安定して形成することのできる半導体装置の製造方法を提供することを目的とする。
【０００９】
また、本発明では、選択成長された半導体層を備える高特性の半導体装置を提供することを目的とする。
また、本発明では、選択成長された半導体層を得ることのできる半導体層の形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では、上記課題を解決するために、第１の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極側壁に絶縁層を形成する工程と、前記絶縁層両側の前記第１の半導体層にリセスを形成する工程と、前記リセス内に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１１】
このような半導体装置の製造方法によれば、第１の半導体層上へのゲート電極および絶縁層の形成後、その両側の第１の半導体層に形成したリセス内に、下層部成長時の絶縁層に対する成長選択性が上層部成長時の成長選択性よりも低くなるような条件を用いて、第２の半導体層を形成する。このように下層部の成長選択性を上層部よりも低く設定することにより、下層部のモフォロジの劣化が抑えられ、その結果、その上に成長される上層部のモフォロジの劣化が抑えられるようになる。これにより、第１の半導体層上に、絶縁層に対して選択的に、モフォロジの良好な第２の半導体層が形成されるようになる。
【００１２】
また、本発明では、上記課題を解決するために、第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極側壁に形成された絶縁層と、前記絶縁層両側に、前記ゲート電極下の前記第１の半導体層を挟むように形成され、下層部に含まれるハロゲン元素濃度が上層部に含まれるハロゲン元素濃度よりも低い第２の半導体層と、を有することを特徴とする半導体装置が提供される。
【００１３】
このような半導体装置によれば、ゲート電極およびその側壁の絶縁層の両側に、モフォロジの劣化が抑えられた第２の半導体層が形成されるため、良好な電気特性が得られるようになる。
【００１４】
また、本発明では、上記課題を解決するために、絶縁層と共に露出する第１の半導体層上に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成することを特徴とする半導体層の形成方法が提供される。
【００１５】
このような半導体層の形成方法によれば、絶縁層と共に露出する第１の半導体層上に、下層部の成長選択性が上層部の成長選択性よりも低くなるような条件を用いて、第２の半導体層を形成する。これにより、第１の半導体層上に選択的に、モフォロジの良好な第２の半導体層が形成されるようになる。
【発明の効果】
【００１６】
本発明では、絶縁層と共に露出する第１の半導体層上に、下層部の成長選択性が上層部の成長選択性よりも低くなるような条件を用いて、第２の半導体層を形成するようにした。これにより、第１の半導体層上に選択的に、モフォロジの良好な第２の半導体層を形成することが可能になる。その結果、高特性の半導体装置を安定して形成することが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、ｐＭＯＳＦＥＴを例に説明する。
図１はｐＭＯＳＦＥＴの形成フローの一例を示す図である。また、図２〜図６はｐＭＯＳＦＥＴの各形成工程の説明図であって、図２はゲート電極形成工程の要部断面模式図、図３はサイドウォール形成工程の要部断面模式図、図４はリセス形成工程の要部断面模式図、図５はソース・ドレイン領域の第１形成工程の要部断面模式図、図６はソース・ドレイン領域の第２形成工程の要部断面模式図である。以下、図１および図２〜図６の流れに従って説明する。
【００１８】
まず、図２に示すように、Ｓｉ基板１にＳＴＩ２を形成する。そして、そのＳＴＩ２によって画定されたＳｉ基板１の素子領域上に、ゲート絶縁膜３を介してゲート電極４を形成する（ステップＳ１）。
【００１９】
ゲート絶縁膜３は、例えば、膜厚１ｎｍ〜２ｎｍの酸化シリコン（ＳｉＯ）膜、窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜等で構成することができる。また、ゲート電極４は、例えば、ボロン（Ｂ）等のｐ型不純物を含んだポリシリコン等で構成することができる。そのようなＳｉＯ膜やポリシリコンをＳｉ基板１の全面に形成した後、エッチングによりそれらの所定のパターニングを行い、ゲート絶縁膜３およびゲート電極４を形成する。なお、必要に応じ、ゲート絶縁膜３の形成前あるいは形成後（パターニング前）に、しきい値調整のためにＳｉ基板１に所定導電型の不純物を注入するようにしてもよい。
【００２０】
ゲート電極４の形成後は、全面に、ＳｉＯ膜、ＳｉＮ膜、ＳｉＯＮ膜等の絶縁膜を１層または２層以上形成し、そのエッチバックを行い、図３に示すように、ゲート電極４にサイドウォール５を形成する（ステップＳ２）。なお、この例では、２層構造のサイドウォール５（サイドウォール５ａ，５ｂ）を形成した場合を例示している。
【００２１】
サイドウォール５の形成後は、図４に示すように、その両側のＳｉ基板１の一部に、ドライエッチング等により、所定深さのリセス６を形成する（ステップＳ３）。
リセス６の形成後は、ＣＶＤ法を用い、そのリセス６内に、ソース・ドレイン領域として機能させる半導体層、ここでは、Ｓｉ基板１と格子定数が異なるＳｉＧｅ層をエピタキシャル成長させる（ステップＳ４，Ｓ５）。
【００２２】
例えば、Ｓｉ，Ｇｅ原料ガスのほか、成長選択性制御のためのハロゲン系ガスや水素（Ｈ2）や窒素（Ｎ2）やヘリウム（Ｈｅ）などの不活性ガスからなるキャリアガス等を含んだ混合ガスを用い、成長温度（基板温度）４５０℃〜６００℃の条件でＳｉＧｅ層をリセス６内に成長させる。Ｓｉ原料には、シラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、ジクロロシラン（Ｓｉ2Ｈ2Ｃｌ2）等を用いることができ、Ｇｅ原料には、ゲルマン（ＧｅＨ4）、ジゲルマン（Ｇｅ2Ｈ6）等を用いることができる。ハロゲン系ガスには、ＨＣｌ、臭化水素（ＨＢｒ）、塩素（Ｃｌ2）、臭素（Ｂｒ2）等、ハロゲン元素を含有するガスを用いることができる。
【００２３】
また、ＳｉＧｅ層成長と同時にＢ等のｐ型不純物をドープする場合には（ｉｎ−ｓｉｔｕドーピング法）、その成長時の混合ガスに、さらにｐ型不純物原料であるジボラン（Ｂ2Ｈ6）ガス等を添加する。なお、このような不純物ドーピングの詳細については後述する。
【００２４】
ＳｉＧｅ層は、Ｓｉ基板１のリセス６内に、その成長開始時点において表面に露出するサイドウォール５やＳＴＩ２といった絶縁層に対して選択成長させる。そのために、まず、図５に示すように、リセス６内に、サイドウォール５等の絶縁層に対する成長選択性が比較的低い条件を用いて下層部７ａを成長させ（ステップＳ４）、次いで、図６に示すように、その下層部７ａ上に、今度はサイドウォール５等の絶縁層に対する成長選択性が比較的高い条件を用いて上層部７ｂを成長させる（ステップＳ５）。下層部７ａは、最終的に得るべきＳｉＧｅ層の厚さに応じて、例えば１ｎｍ〜５０ｎｍの厚さとすることができ、上層部７ｂもまた、最終的に得るべきＳｉＧｅ層の厚さに応じて、例えば１０ｎｍ〜５０ｎｍの厚さとすることができる。
【００２５】
このようにしてリセス６内に下層部７ａおよび上層部７ｂを成長させる際の、サイドウォール５等の絶縁層に対する成長選択性は、その成長時のハロゲン系ガスの添加量や、その成長温度によって制御することができる。
【００２６】
ここで、ＳｉＧｅ層の下層部７ａおよび上層部７ｂの成長選択性の制御について説明する。
またここでは一例として、Ｓｉ原料にＳｉＨ4、Ｇｅ原料にＧｅＨ4、ハロゲン系ガスにＨＣｌ、ｐ型不純物の原料ガスとしてＢ2Ｈ6を用い、またキャリアガスとしてＨ2を用いて、減圧ＣＶＤ法によりシリコンゲルマニウム層を形成した場合について後述する。
【００２７】
ＳｉＧｅ層の成長条件として、成長時の基板温度を４５０℃以上、６００℃以下とし、全圧を５Ｐａ以上、１３３０Ｐａ以下とし、かつＨＣｌガスの分圧条件として１Ｐａ以上、５Ｐａ以下とした。さらにＳｉＨ4の分圧条件として１Ｐａ以上、１０Ｐａ以下の範囲として、ＧｅＨ4の分圧条件として０．１Ｐａ以上、１０Ｐａ以下の範囲とした。ｐ型不純物の原料ガスとしてＢ2Ｈ6を用いる場合には、１×１０-5Ｐａ以上、１×１０-2Ｐａ以下の範囲内とした。
【００２８】
まず、ハロゲン系ガスの添加量制御によるＳｉＧｅ層の成長選択性制御について述べる。以下では、ハロゲン系ガスとしてＨＣｌガスを用いた場合を例に説明する。
図７はＳｉＧｅ層成長時のＨＣｌガス添加量のシーケンス例を示す図である。
【００２９】
図７に示すシーケンスａ〜ｃでは、ＳｉＧｅ層の厚さＹをすべて同じにし、各成長の間のＨＣｌガス添加量（分圧）をそれぞれＰL（ＨＣｌ），ＰM（ＨＣｌ），ＰH（ＨＣｌ）で一定としている。ＨＣｌガス添加量ＰL（ＨＣｌ），ＰM（ＨＣｌ），ＰH（ＨＣｌ）には、ＰL（ＨＣｌ）＜ＰM（ＨＣｌ）＜ＰH（ＨＣｌ）の関係がある。例えば、厚さＹ＝７０ｎｍのＳｉＧｅ層を成長させ、その際、Ｓｉ，Ｇｅ，ｐ型不純物の各原料ガス、ＨＣｌガスおよびキャリアガスを含んだ混合ガス中のＨＣｌガス添加量を、ＰL（ＨＣｌ）＝０〜３Ｐａ，ＰM（ＨＣｌ）＝２．５〜３．５Ｐａ，ＰH（ＨＣｌ）＝３〜５Ｐａで行うのが好ましい。ここではＰL（ＨＣｌ）＝２．６２ＰａＰM（ＨＣｌ）＝２．８８Ｐａ，ＰH（ＨＣｌ）＝３．２７Ｐａとした（混合ガス中の各原料ガスの分圧および混合ガスの全圧は一定）。
【００３０】
また、図７に示したシーケンスｄは、図１〜図６に示したｐＭＯＳＦＥＴ形成フローに適用されるものであり、このシーケンスｄでは、ＨＣｌガス添加量を変えて下層部７ａと上層部７ｂを成長させ、それにより合計厚さＹのＳｉＧｅ層を成長させる。厚さＸの下層部７ａはＨＣｌガス添加量ＰL（ＨＣｌ）で成長させ、厚さＹ−Ｘの上層部７ｂはＨＣｌガス添加量ＰH（ＨＣｌ）で成長させている。例えば、厚さＸ＝５ｎｍの下層部７ａと、厚さＹ＝６５ｎｍの上層部７ｂを形成して、合計厚さＹ＝７０ｎｍのＳｉＧｅ層を成長させ、その際、混合ガス中のＨＣｌガス添加量を、ＰL（ＨＣｌ）＝２．６２Ｐａ，ＰH（ＨＣｌ）＝３．２７Ｐａとする（混合ガス中のＳｉ，Ｇｅ原料ガスの分圧および混合ガスの全圧は一定）。
【００３１】
図７に示した各シーケンスａ〜ｄを用いてＳｉＧｅ層を成長させた後の表面ＳＥＭ像を、次の図８および図９に示す。
図８はＳｉＧｅ層成長後のゲート電極近傍の表面像であって、（Ａ）はＳｉＧｅ層成長にシーケンスａを用いた場合、（Ｂ）はＳｉＧｅ層成長にシーケンスｂを用いた場合、（Ｃ）はＳｉＧｅ層成長にシーケンスｃを用いた場合、（Ｄ）はＳｉＧｅ層成長にシーケンスｄを用いた場合である。また、図９はＳｉＧｅ層成長後のＳＴＩの表面像であって、（Ａ）はＳｉＧｅ層成長にシーケンスａを用いた場合、（Ｂ）はＳｉＧｅ層成長にシーケンスｂを用いた場合、（Ｃ）はＳｉＧｅ層成長にシーケンスｃを用いた場合、（Ｄ）はＳｉＧｅ層成長にシーケンスｄを用いた場合である。
【００３２】
Ｓｉ基板１上に、図７に示したシーケンスａのように、ＨＣｌガス添加量が低い条件（ＰL（ＨＣｌ））を用いてＳｉＧｅ層を成長させると、図８（Ａ）に示すように、そのモフォロジ劣化の発生は抑えられるものの、図９（Ａ）に示すように、ＳＴＩ２上にＳｉＧｅ粒子１０が形成されやすくなる。このようなＳｉＧｅ粒子１０は、サイドウォール５上にも同様に形成され、その場合、ゲート電極４−ソース・ドレイン領域（ＳｉＧｅ層）間でリーク電流が発生しやすくなる。
【００３３】
そして、図７に示したシーケンスｂ，ｃのように、ＨＣｌガス添加量をより高くすると（ＰM（ＨＣｌ），ＰH（ＨＣｌ））、図８（Ｂ）および図８（Ｃ）に示すように、そのモフォロジが劣化した箇所（モフォロジ劣化箇所１１）が発生してくる一方、図９（Ｂ）および図９（Ｃ）に示すように、ＳＴＩ２やサイドウォール５上へのＳｉＧｅ粒子１０の形成は抑えられてくるようになる。
【００３４】
このように、シーケンスａ〜ｃを用いた場合には、ＳｉＧｅ層のモフォロジ劣化箇所１１の発生を抑えることと、サイドウォール５等の絶縁層上のＳｉＧｅ粒子１０の形成を抑えてＳｉＧｅ層をＳｉ基板１上（リセス６内）に選択的に成長させることとの両立が困難である。
【００３５】
一方、図７に示したシーケンスｄのように、ＳｉＧｅ層の成長初期段階（下層部７ａの成長段階）はＨＣｌガス添加量が低い条件（ＰL（ＨＣｌ））を用い、その後はＨＣｌガス添加量が高い条件（ＰH（ＨＣｌ））を用いるようにすると、図８（Ｄ）および図９（Ｄ）に示すように、モフォロジ劣化箇所１１の発生を抑えることが可能になると共に、サイドウォール５等の絶縁層上のＳｉＧｅ粒子１０の形成を抑えてＳｉＧｅ層をＳｉ基板１上（リセス６内）に選択的に成長させることも可能になる。
【００３６】
ＳｉＧｅ層のモフォロジは、その成長初期段階のＳｉＧｅ層のモフォロジに大きく影響される。
通常、ＳｉＧｅ層の成長前には、Ｓｉ基板１を清浄化して表面のＳｉ原子を水素で終端させるために、フッ化水素（ＨＦ）を用いた洗浄が行われるが、その洗浄後も汚れ等が除去されきらずに部分的に残る場合がある。また、洗浄後、ＳｉＧｅ層成長前に、そのＳｉ基板１が大気に曝されると、その時間が長くなるほど、汚れ等が付着する可能性は高くなる。また、Ｓｉ基板１には、潜在的にあるいはｐＭＯＳＦＥＴ製造過程で生じた結晶欠陥が存在する場合がある。
【００３７】
そのようなＳｉ基板１にＳｉＧｅ層を成長させる際に、ＨＣｌガス添加量を高くすると（シーケンスｂ，ｃ）、その成長選択性が高くなるために、その成長初期段階ですでに、Ｓｉ基板１の清浄な部分に比べて汚れや結晶欠陥の部分に成長遅れが生じやすくなる。そして、そのまま成長を続けると、そのような成長遅れが上層にまで残ってしまう。
【００３８】
ＨＣｌガス添加量をより低くすれば（シーケンスａ，ｂ）、ＳｉＧｅ層の成長選択性が低くなるために、その成長初期段階のモフォロジ劣化が抑えられ、そのまま成長を続ければ、最終的なＳｉＧｅ層のモフォロジ劣化を抑えることができる。しかし、そのような成長選択性の低い条件のＳｉＧｅ層成長に伴い、サイドウォール５等の絶縁層上にＳｉＧｅ粒子が形成されていってしまう。
【００３９】
これに対し、ＳｉＧｅ層の成長初期段階はＨＣｌガス添加量を低くし、その後、ＨＣｌガス添加量を高くすると（シーケンスｄ）、初期に成長される下層部７ａのモフォロジ劣化が抑えられ、その後、高い成長選択性で上層部７ｂが成長されて、モフォロジ劣化が抑えられたＳｉＧｅ層が得られるようになる。さらに、そのように高い成長選択性で上層部７ｂが成長されるために、サイドウォール５等へのＳｉＧｅ粒子の形成が抑えられるようになる。
【００４０】
ＳｉＧｅ層成長時にこのシーケンスｄのようにＨＣｌガス添加量制御を行うことにより、そのモフォロジ劣化の抑制と選択成長の両立を図ることが可能になる。また、このようなＨＣｌガスの添加量制御を行うことで、上層部７ｂに比べ下層部７ａの方が、含有されるＣｌ原子の濃度が低いＳｉＧｅ層が得られるようになる。
【００４１】
ところで、ＳｉＧｅ層には、それをソース・ドレイン領域として機能させるために、Ｂ等のｐ型不純物を含有させる。ｐ型不純物は、前述のように、その原料ガス（Ｂ2Ｈ6ガス等）を、Ｓｉ，Ｇｅ原料ガスやＨＣｌガスを含む混合ガス中に添加し、ＳｉＧｅ層の成長と同時にその層内にドープしていくことが可能である（ｉｎ−ｓｉｔｕドーピング法）。
【００４２】
ＳｉＧｅ層内のｐ型不純物の濃度プロファイルは、ｐＭＯＳＦＥＴの電気特性に影響し、ゲート電極４下方のチャネル領域近傍のｐ型不純物濃度が高いと、ｐＭＯＳＦＥＴ製造過程での熱負荷による不純物拡散により、ロールオフが劣化するようになる。そのため、ＳｉＧｅ層成長時には、そのような濃度プロファイルを考慮する必要がある。
【００４３】
また、ｉｎ−ｓｉｔｕドーピング法では、ＳｉＧｅ層成長時にｐ型不純物の原料ガス添加量一定でＨＣｌガス添加量を変化させると、それに伴い、ＳｉＧｅ層に含有されるｐ型不純物の濃度が変化するようになる。具体的には、ＨＣｌガス添加量を低くするほど、ＳｉＧｅ層に含有されるｐ型不純物濃度は高くなる傾向がある。
【００４４】
図１０はＳｉＧｅ層成長時のＨＣｌガス添加量とＳｉＧｅ層の抵抗値との関係を示す図である。
図１０において、ＳｉＧｅ層は、Ｓｉ，Ｇｅ，ｐ型不純物の各原料ガス、ＨＣｌガスおよびキャリアガスを含んだ混合ガス中の各原料ガスの分圧、および混合ガスの全圧を一定とし、ＨＣｌガス添加量（分圧）を変化させて、Ｓｉ基板上に成長させている。各条件で成長させたＳｉＧｅ層の厚さは同じにしている。図１０より、ＳｉＧｅ層成長時のＨＣｌ添加量が低くなるほど、成長されたＳｉＧｅ層の抵抗値が低くなる傾向がある。すなわち、ｐ型不純物の原料ガスの添加量が一定の条件では、ＨＣｌ添加量が低くなるほど、ｐ型不純物濃度が高くなっているということができる。
【００４５】
この結果は、上記のように下層部７ａと上層部７ｂを有するＳｉＧｅ層を考えた場合、ｐ型不純物の原料ガス添加量一定で、下層部７ａ成長時のＨＣｌガス添加量を低くし、上層部７ｂ成長時のＨＣｌガス添加量を高くすると、下層部７ａのｐ型不純物濃度が高くなることを示している。下層部７ａのｐ型不純物濃度が高くなると、ロールオフが劣化する虞が生じ、それはデバイスの微細化が進み、ｐＭＯＳＦＥＴの短チャネル化が進むほど顕著になる。
【００４６】
そこで、ＳｉＧｅ層成長時に、上記のようなＨＣｌガスの添加量制御と共に、Ｂ2Ｈ6ガス等のｐ型不純物原料ガスの添加量制御を行う。
図１１はＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンス例を示す図である。
【００４７】
ＨＣｌガス添加量（分圧）については、上記のシーケンスｄのように、ＳｉＧｅ層の成長初期段階（厚さＸの下層部７ａ成長段階）はＨＣｌガス添加量を低い値（ＰL（ＨＣｌ））に設定し、その後の段階（厚さＹ−Ｘの上層部７ｂ成長段階）はＨＣｌガス添加量を高い値（ＰH（ＨＣｌ））に設定したシーケンスを用いる。
【００４８】
そして、このようなＨＣｌガス添加量のシーケンスに合わせ、上記知見を基に、Ｂ2Ｈ6ガス添加量（分圧）については、ＳｉＧｅ層の成長初期段階（厚さＸの下層部７ａ成長段階）はＢ2Ｈ6ガス添加量を低い値（ＰL（Ｂ2Ｈ6））に設定し、その後の段階（厚さＹ−Ｘの上層部７ｂ成長段階）はＢ2Ｈ6ガス添加量を高い値（ＰH（Ｂ2Ｈ6））に設定したシーケンスを用いる。
【００４９】
例えば、厚さＸ＝５ｎｍの下層部７ａと、厚さＹ＝６５ｎｍの上層部７ｂを形成して、合計厚さＹ＝７０ｎｍのＳｉＧｅ層を成長させ、その際、混合ガス中のＨＣｌガス添加量を、ＰL（ＨＣｌ）＝２．６２Ｐａ，ＰH（ＨＣｌ）＝３．２７Ｐａとし、上層部７ｂのＢ濃度が１×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3、下層部７ａのＢ濃度が上層部７ｂのＢ濃度よりも低くなるように、Ｂ2Ｈ6ガス添加量（分圧）を制御する（混合ガス中のＳｉ，Ｇｅ原料ガスの分圧および混合ガスの全圧は一定）。
【００５０】
このように、ＨＣｌガス添加量が低いときにＢ2Ｈ6ガス添加量を低くし、ＨＣｌガス添加量が高いときにＢ2Ｈ6ガス添加量を高くすると、ＳｉＧｅ層のうち、Ｓｉ基板１に近い部分のＢ濃度が低くなるような濃度プロファイルを得ることが可能になる。したがって、熱負荷によるＢ拡散の程度を小さくして、ロールオフの劣化を抑えることが可能になる。この図１１に示したようなシーケンスを用いることにより、ロールオフの劣化を抑えつつ、ＳｉＧｅ層のモフォロジ劣化の抑制と選択成長を両立させることが可能になる。
【００５１】
ＨＣｌガスとＢ2Ｈ6ガスの添加量は、図１１に示したようなシーケンスのほか、次の図１２〜図１４に示すようなシーケンスを用いて制御することも可能である。
図１２〜図１４はＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンスの別の例を示す図である。
【００５２】
図１２に示すシーケンスは、ＳｉＧｅ層の成長初期段階（厚さＸの成長段階）でＢ2Ｈ6ガスを添加しない点で、図１１に示したシーケンスと相違している。図１３に示すシーケンスは、ＳｉＧｅ層の成長初期段階（厚さＸの成長段階）で、ＨＣｌガスとＢ2Ｈ6ガスの添加量を徐々に増加させていく点で、図１１に示したシーケンスと相違している。図１４に示すシーケンスは、ＳｉＧｅ層の成長初期段階（厚さＸの成長段階）の終点から所定厚さ分のＳｉＧｅ層を成長させる間（厚さＺまでの成長段階）、ＨＣｌガスとＢ2Ｈ6ガスの添加量を徐々に増加させていく点で、図１１に示したシーケンスと相違している。
【００５３】
これら図１２〜図１４に示したようなシーケンスによっても、ＳｉＧｅ層の下層側は、その上層側よりも低い成長選択性で成長が行われるため、ロールオフの劣化を抑えつつ、ＳｉＧｅ層のモフォロジ劣化の抑制と選択成長を両立させることが可能になる。
【００５４】
以上、ＨＣｌガスの添加量制御によるＳｉＧｅ層の成長選択性制御について述べたが、続いて、成長温度の制御によるＳｉＧｅ層の成長選択性制御について述べる。
図１５はＳｉＧｅ層の成長温度のシーケンス例を示す図である。
【００５５】
図１５に示すシーケンスは、図１〜図６に示したｐＭＯＳＦＥＴ形成フローに適用される。このシーケンスでは、ＳｉＧｅ層の成長温度（ＣＶＤ時の基板温度）を変えて下層部７ａと上層部７ｂを成長させ、それにより合計厚さＹのＳｉＧｅ層を成長させる。厚さＸの下層部７ａは、成長温度ＴLで成長させ、厚さＹ−Ｘの上層部７ｂは、成長温度ＴHで成長させる。下層部７ａの成長温度ＴLは、例えば５５０℃〜６５０℃とすることができ、上層部７ｂの成長温度ＴHは、例えば４５０℃〜５５０℃とすることができる。
【００５６】
ＳｉＧｅ層を成長させる際、その成長温度が高い場合の方が低い場合に比べ、サイドウォール５等の絶縁層に対する成長選択性は低くなる。
したがって、この図１５に示したように、成長温度を高くし、成長選択性の低い条件で下層部７ａを成長させることにより、下層部７ａのモフォロジ劣化を抑えることができる。さらに、そのような下層部７ａ上に、今度は成長温度を低くし、成長選択性の高い条件で上層部７ｂを成長させることにより、モフォロジ劣化を抑えたＳｉＧｅ層を得ることが可能になると共に、サイドウォール５等へのＳｉＧｅ粒子の形成を抑えることが可能になる。
【００５７】
このようにＳｉＧｅ層の成長温度を、上層部７ｂに比べて下層部７ａの成長選択性が低くなるような条件に制御することにより、そのモフォロジ劣化の抑制と選択成長の両立を図ることが可能になる。
【００５８】
なお、以上の説明では、ＳｉＧｅ層を下層と上層の２層に分けて成長させる場合を例にして述べたが、３層以上に分けて成長させるようにしてもよい。その場合、ＳｉＧｅ層を構成する複数層内におけるいずれかの隣接２層、特に最下層とその上層の２層について、上記のような成長選択性制御を行えば、上記同様の効果を得ることが可能である。
【００５９】
また、以上の説明では、リセスド・ソース・ドレイン型のｐＭＯＳＦＥＴのＳｉＧｅ層の成長を例にして述べたが、その成長方法は、その他の半導体層を成長させる場合にも、同様に適用可能である。
【００６０】
例えば、リセスド・ソース・ドレイン型のｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）の場合、Ｓｉ基板に形成したリセスに、そのソース・ドレイン領域としてＳｉＣ層を成長させる。このＳｉＣ層成長時にも、上記ＳｉＧｅ層成長時と同様に、ＨＣｌガス添加量や成長温度を制御することにより、ＳｉＣ層の成長選択性を制御することが可能である。なお、ｎＭＯＳＦＥＴの場合には、成長させるＳｉＣ層に、例えばｉｎ−ｓｉｔｕドーピング法により、ｎ型不純物をドープするようにすればよい。
【００６１】
また、半導体層を成長させる下地の半導体層は、上記のようなＳｉ基板のほか、化合物半導体基板を含む種々の半導体基板や、ＳＯＩ（Silicon On Insulator）基板等の表層の半導体層であってもよい。
【００６２】
（付記１） 第１の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極側壁に絶縁層を形成する工程と、
前記絶縁層両側の前記第１の半導体層にリセスを形成する工程と、
前記リセス内に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６３】
（付記２） 前記第２の半導体層を形成する工程においては、
前記第２の半導体層の原料ガスにハロゲン系ガスを添加し、前記下層部成長時の前記ハロゲン系ガスの添加量が、前記上層部成長時の前記ハロゲン系ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記１記載の半導体装置の製造方法。
【００６４】
（付記３） 前記第２の半導体層の原料ガスに前記ハロゲン系ガスと共に導電型不純物の原料ガスを添加し、前記下層部成長時の前記導電型不純物の原料ガスの添加量が、前記上層部成長時の前記導電型不純物の原料ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記２記載の半導体装置の製造方法。
【００６５】
（付記４） 前記下層部成長時には、前記第２の半導体層の原料ガスに前記ハロゲン系ガスを添加し、前記上層部成長時には、前記第２の半導体層の原料ガスに前記ハロゲン系ガスと共に導電型不純物の原料ガスを添加することを特徴とする付記２記載の半導体装置の製造方法。
【００６６】
（付記５） 前記第１の半導体層はシリコンであり、前記第２の半導体層中の少なくとも前記上層部がシリコンゲルマニウムであり、かつ前記シリコンゲルマニウム層内にｐ型不純物が含まれることを特徴する付記１記載の半導体装置の製造方法。
【００６７】
（付記６） 前記ｐ型不純物がボロンであり、その濃度が１×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3であることを特徴とする付記５記載の半導体装置の製造方法。
【００６８】
（付記７） 前記ハロゲン系ガスはＨＣｌガスであることを特徴とする付記２記載の半導体装置の製造方法。
（付記８） 前記第２の半導体層を形成する工程においては、
前記上層部成長時の温度が、前記下層部成長時の温度よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記１記載の半導体装置の製造方法。
【００６９】
（付記９） 前記第２の半導体層は、前記第１の半導体層と異なる格子定数を有していることを特徴とする付記１記載の半導体装置の製造方法。
（付記１０） 前記第１の半導体層は、Ｓｉ層であり、前記第２の半導体層は、ＳｉＧｅ層またはＳｉＣ層であることを特徴とする付記１記載の半導体装置の製造方法。
【００７０】
（付記１１） 第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極側壁に形成された絶縁層と、
前記絶縁層両側に、前記ゲート電極下の前記第１の半導体層を挟むように形成され、下層部に含まれるハロゲン元素濃度が、上層部に含まれるハロゲン元素濃度よりも低い第２の半導体層と、
を有することを特徴とする半導体装置。
【００７１】
（付記１２） 前記第２の半導体層は、前記第１の半導体層と異なる格子定数を有していることを特徴とする付記１１記載の半導体装置。
（付記１３） 前記ハロゲン元素はＣｌであることを特徴とする付記１１記載の半導体装置。
【００７２】
（付記１４） 前記第１の半導体層は、Ｓｉ層であり、前記第２の半導体層は、ＳｉＧｅ層またはＳｉＣ層であることを特徴とする付記１１記載の半導体装置。
（付記１５） 絶縁層と共に露出する第１の半導体層上に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成することを特徴とする半導体層の形成方法。
【００７３】
（付記１６） 前記第２の半導体層を形成する際には、前記第２の半導体層の原料ガスにハロゲン系ガスを添加し、前記下層部成長時の前記ハロゲン系ガスの添加量が、前記上層部成長時の前記ハロゲン系ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記１５記載の半導体層の形成方法。
【００７４】
（付記１７） 前記第２の半導体層を形成する際には、前記上層部成長時の温度が、前記下層部成長時の温度よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする付記１５記載の半導体層の形成方法。
【００７５】
（付記１８） 前記第２の半導体層は、前記第１の半導体層と異なる格子定数を有していることを特徴とする付記１５記載の半導体層の形成方法。
【図面の簡単な説明】
【００７６】
【図１】ｐＭＯＳＦＥＴの形成フローの一例を示す図である。
【図２】ゲート電極形成工程の要部断面模式図である。
【図３】サイドウォール形成工程の要部断面模式図である。
【図４】リセス形成工程の要部断面模式図である。
【図５】ソース・ドレイン領域の第１形成工程の要部断面模式図である。
【図６】ソース・ドレイン領域の第２形成工程の要部断面模式図である。
【図７】ＳｉＧｅ層成長時のＨＣｌガス添加量のシーケンス例を示す図である。
【図８】ＳｉＧｅ層成長後のゲート電極近傍の表面像であって、（Ａ）はＳｉＧｅ層成長にシーケンスａを用いた場合、（Ｂ）はＳｉＧｅ層成長にシーケンスｂを用いた場合、（Ｃ）はＳｉＧｅ層成長にシーケンスｃを用いた場合、（Ｄ）はＳｉＧｅ層成長にシーケンスｄを用いた場合である。
【図９】ＳｉＧｅ層成長後のＳＴＩの表面像であって、（Ａ）はＳｉＧｅ層成長にシーケンスａを用いた場合、（Ｂ）はＳｉＧｅ層成長にシーケンスｂを用いた場合、（Ｃ）はＳｉＧｅ層成長にシーケンスｃを用いた場合、（Ｄ）はＳｉＧｅ層成長にシーケンスｄを用いた場合である。
【図１０】ＳｉＧｅ層成長時のＨＣｌガス添加量とＳｉＧｅ層の抵抗値との関係を示す図である。
【図１１】ＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンス例を示す図である。
【図１２】ＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンスの別の例を示す図（その１）である。
【図１３】ＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンスの別の例を示す図（その２）である。
【図１４】ＳｉＧｅ層成長時のＨＣｌガス添加量およびＢ2Ｈ6ガス添加量のシーケンスの別の例を示す図（その３）である。
【図１５】ＳｉＧｅ層の成長温度のシーケンス例を示す図である。
【符号の説明】
【００７７】
１ Ｓｉ基板
２ ＳＴＩ
３ ゲート絶縁膜
４ ゲート電極
５，５ａ，５ｂ サイドウォール
６ リセス
７ａ 下層部
７ｂ 上層部
１０ ＳｉＧｅ粒子
１１ モフォロジ劣化箇所
【特許請求の範囲】
【請求項１】
第１の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極側壁に絶縁層を形成する工程と、
前記絶縁層両側の前記第１の半導体層にリセスを形成する工程と、
前記リセス内に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の半導体層を形成する工程においては、
前記第２の半導体層の原料ガスにハロゲン系ガスを添加し、前記下層部成長時の前記ハロゲン系ガスの添加量が、前記上層部成長時の前記ハロゲン系ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の半導体層の原料ガスに前記ハロゲン系ガスと共に導電型不純物の原料ガスを添加し、前記下層部成長時の前記導電型不純物の原料ガスの添加量が、前記上層部成長時の前記導電型不純物の原料ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記下層部成長時には、前記第２の半導体層の原料ガスに前記ハロゲン系ガスを添加し、前記上層部成長時には、前記第２の半導体層の原料ガスに前記ハロゲン系ガスと共に導電型不純物の原料ガスを添加することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第１の半導体層はシリコンであり、前記第２の半導体層中の少なくとも前記上層部がシリコンゲルマニウムであり、かつ前記シリコンゲルマニウム層内にｐ型不純物が含まれることを特徴する請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２の半導体層を形成する工程においては、
前記上層部成長時の温度が、前記下層部成長時の温度よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極側壁に形成された絶縁層と、
前記絶縁層両側に、前記ゲート電極下の前記第１の半導体層を挟むように形成され、下層部に含まれるハロゲン元素濃度が上層部に含まれるハロゲン元素濃度よりも低い第２の半導体層と、
を有することを特徴とする半導体装置。
【請求項８】
絶縁層と共に露出する第１の半導体層上に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成することを特徴とする半導体層の形成方法。
【請求項９】
前記第２の半導体層を形成する際には、前記第２の半導体層の原料ガスにハロゲン系ガスを添加し、前記下層部成長時の前記ハロゲン系ガスの添加量が、前記上層部成長時の前記ハロゲン系ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項８記載の半導体層の形成方法。
【請求項１０】
前記第２の半導体層を形成する際には、前記上層部成長時の温度が、前記下層部成長時の温度よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項８記載の半導体層の形成方法。
【請求項１】
第１の半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極側壁に絶縁層を形成する工程と、
前記絶縁層両側の前記第１の半導体層にリセスを形成する工程と、
前記リセス内に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の半導体層を形成する工程においては、
前記第２の半導体層の原料ガスにハロゲン系ガスを添加し、前記下層部成長時の前記ハロゲン系ガスの添加量が、前記上層部成長時の前記ハロゲン系ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の半導体層の原料ガスに前記ハロゲン系ガスと共に導電型不純物の原料ガスを添加し、前記下層部成長時の前記導電型不純物の原料ガスの添加量が、前記上層部成長時の前記導電型不純物の原料ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記下層部成長時には、前記第２の半導体層の原料ガスに前記ハロゲン系ガスを添加し、前記上層部成長時には、前記第２の半導体層の原料ガスに前記ハロゲン系ガスと共に導電型不純物の原料ガスを添加することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第１の半導体層はシリコンであり、前記第２の半導体層中の少なくとも前記上層部がシリコンゲルマニウムであり、かつ前記シリコンゲルマニウム層内にｐ型不純物が含まれることを特徴する請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２の半導体層を形成する工程においては、
前記上層部成長時の温度が、前記下層部成長時の温度よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極側壁に形成された絶縁層と、
前記絶縁層両側に、前記ゲート電極下の前記第１の半導体層を挟むように形成され、下層部に含まれるハロゲン元素濃度が上層部に含まれるハロゲン元素濃度よりも低い第２の半導体層と、
を有することを特徴とする半導体装置。
【請求項８】
絶縁層と共に露出する第１の半導体層上に、下層部成長時の前記絶縁層に対する成長選択性が上層部成長時の前記絶縁層に対する成長選択性よりも低い条件で前記下層部および前記上層部を成長させて、前記下層部および前記上層部を有する第２の半導体層を形成することを特徴とする半導体層の形成方法。
【請求項９】
前記第２の半導体層を形成する際には、前記第２の半導体層の原料ガスにハロゲン系ガスを添加し、前記下層部成長時の前記ハロゲン系ガスの添加量が、前記上層部成長時の前記ハロゲン系ガスの添加量よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項８記載の半導体層の形成方法。
【請求項１０】
前記第２の半導体層を形成する際には、前記上層部成長時の温度が、前記下層部成長時の温度よりも低い条件で、前記下層部および前記上層部を成長させることを特徴とする請求項８記載の半導体層の形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−４６０４（Ｐ２００９−４６０４Ａ）
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００７−１６４７２７（Ｐ２００７−１６４７２７）
【出願日】平成１９年６月２２日（２００７．６．２２）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成１９年６月２２日（２００７．６．２２）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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