チャンネルに対して設計されたひずみを与えるストレッサー
【課題】チャネルに対して設計されたひずみを与えるストレッサー及びその形成方法を提供すること。
【解決手段】半導体基板が、異なる不純物濃度を有する異なる部分を有するヘテロエピタキシャル・シリコン含有物質で埋め込まれたリセスを備える。歪まされた膜が、リセスされたソース／ドレイン領域を、傾斜してボトム−アップで埋め込むことができる。膜は、所定の濃度のひずみを引き起こす不純物でリセス側壁をラインし、より低い濃度の不純物でリセスの残りの部分を埋め込む。後者の場合では、側壁ライナーは先細りになりえる。
【解決手段】半導体基板が、異なる不純物濃度を有する異なる部分を有するヘテロエピタキシャル・シリコン含有物質で埋め込まれたリセスを備える。歪まされた膜が、リセスされたソース／ドレイン領域を、傾斜してボトム−アップで埋め込むことができる。膜は、所定の濃度のひずみを引き起こす不純物でリセス側壁をラインし、より低い濃度の不純物でリセスの残りの部分を埋め込む。後者の場合では、側壁ライナーは先細りになりえる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基本的に半導体処理におけるシリコン含有物質の成膜に関し、より具体的には、半導体基板のリセスされたソース及びドレイン領域でのシリコン含有物質のエピタキシャル成膜に関する。
【背景技術】
【０００２】
集積回路を形成する際に、エピタキシャル層は、素子分離領域間の活性領域、あるいはより具体的には画定されたソース及びドレイン領域上のような選択された場所にしばしば望まれる。非晶質又は多結晶となり得る非エピタキシャル物質が、成膜後に素子分離領域上から選択的に除去され得るが、通常、化学気相成長（ＣＶＤ）及びエッチングのケミカルを同時に提供し、且つ、絶縁領域上のゼロ純成膜及び露出した半導体ウィンドウ上の正味のエピタキシャル成膜が生じるように条件を合わせることがより効率的であると考えられている。選択的なエピタキシャルＣＶＤとして知られているこのプロセスは、酸化シリコン又は窒化シリコンのような絶縁体上で典型的な半導体成膜プロセスの遅い核形成を利用する。そのような選択的なエピタキシャルＣＶＤは、さらに、エピタキシャル層の感受性と比較して、エッチャントに対する非晶質及び多結晶物質の当然より大きな感受性を利用する。
【０００３】
半導体層の選択的なエピタキシャル形成が望ましい多くの状況の実例は、ひずみを生成する幾つかのスキームを含む。シリコン、炭素不純物添加のシリコン、ゲルマニウム、及びシリコン・ゲルマニウム合金のような半導体物質の電気的性質は、物質のひずみ程度に影響される。例えば、半導体物質は、ＮＭＯＳデバイスにとっては特に望ましい引っ張りひずみの状況下では高められた電子移動度、また、ＰＭＯＳデバイスにとっては特に望ましい圧縮歪みの状況下では高められた正孔移動度を示す場合がある。半導体物質のパフォーマンスを高める方法は、様々な半導体プロセスアプリケーションにとって、相当興味深く、また、潜在的な応用を有する。半導体プロセシングは、特に厳格な品質要求を必然的に伴う集積回路の製造、及び、様々な他の分野の中で典型的に使用される。例えば、半導体プロセス技術は、様々のテクノロジーを使用するフラットパネルディスプレーの製造、及び、微小電気機械システム（ＭＥＭＳ）の製造の中でも使用される。
【０００４】
シリコン含有及びゲルマニウム含有物質中のひずみを引き起こす多くのアプローチが、様々な結晶物質間の格子定数の違いの活用に焦点を当てた。例えば、結晶ゲルマニウムの格子定数は５．６５Åであり、結晶シリコンの格子定数は５．４３１Åであり、また、ダイヤモンド炭素の格子定数は３．５６７Åである。ヘテロエピタキシは、形成した膜が下にある結晶物質の格子定数を取り入れるように、異なる結晶物質上に特定の結晶物質の薄層を堆積させることを含む。例えば、このアプローチを使用すると、ひずみシリコン・ゲルマニウム層を、単結晶シリコン基板上へのヘテロエピタキシャル成膜によって形成することができる。ゲルマニウム原子がシリコン原子よりわずかに大きく、且つ、堆積したヘテロエピタキシャル・シリコン・ゲルマニウムがその下のシリコンのより小さな格子定数に束縛されるので、シリコン・ゲルマニウムは、ある程度（ゲルマニウム含有量の関数として変わる）まで圧縮的にひずむ。典型的には、シリコン・ゲルマニウム層のバンドギャップは、シリコン・ゲルマニウム中のゲルマニウム含有量の増加につれて純粋なシリコンの場合の１．１２ｅＶから純粋なゲルマニウムの場合の０．６７ｅＶまで単調に減少する。別のアプローチでは、引っ張りひずみは、緩和シリコン・ゲルマニウム層上にシリコン層をヘテロエピタキシャル堆積させることによって単結晶シリコン薄膜に形成される。この例では、ヘテロエピタキシャル堆積したシリコンの格子定数が下の緩和シリコン・ゲルマニウムのより大きな格子定数に束縛されるので、堆積したシリコンはひずませられる。引っ張りひずみを持たされたチャネルは典型的には増加した電子移動度を示す。また、圧縮的にひずんだチャネルは増加した正孔移動度を示す。
【０００５】
これらの例において、ひずみは、格子構造において、シリコン原子を他の原子に取り替えることによって、単結晶シリコン含有物質の中に導入される。この技術は典型的に置換ドーピングと呼ばれる。例えば、ゲルマニウム原子が、そのゲルマニウム原子が置換するシリコン原子より大きいので、単結晶シリコンの格子構造中のシリコン原子のうちのいくつかに対するゲルマニウム原子の置換は、形成される置換的にドープされた単結晶シリコン物質中の圧縮ひずみを生成する。炭素原子が、その炭素原子が置換するシリコン原子より小さいので、炭素を用いた置換ドーピングによって単結晶シリコンに引っ張りひずみを導入することが可能である。さらなる詳細は、New York ２００２、Taylor and Francis,「シリコン・ゲルマニウム炭素合金」、頁５９〜８９、第３章のＪｕｌｙ Ｌ．Ｈｏｙｔによる「置換的な炭素の取り込み、及びＳｉ１−ｙＣｙ／Ｓｉ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ／Ｓｉヘテロ接合の電気特性」において提供されている。ここに、それを、「Ｈｏｙｔ論文」と呼ぶ。しかしながら、非置換的な不純物はひずみを引き起こさない。
【０００６】
同様に、電気的ドーパントも、電気的活性化のためにエピタキシャル層に置換的に取り入れられるべきである。ドーパントが堆積するように取り入れられるか、あるいは、基板が所望のレベルの置換及びドーパント活性化を達成するためにアニールされるべきかのいずれが必要である。格子構造にドーパントを取り入れる際、調整させる格子定数のための不純物あるいは電気的ドーパントのイン・サイチュ・ドーピングは、アニーリングが後続するエクス・サイチュ・ドーピングよりもしばしば好まれる。それは、アニーリングがサーマルバジェットを消費するためである。しかしながら、実際上、イン・サイチュの置換的なドーピングは、ドーパントが成膜中に非置換的に組み込まれる傾向によって複雑になる。例えば、ドーパントが、格子構造中のシリコン原子を置換することではなく、シリコン内のドメインかクラスター中の隙間に入って組み組まれる。非置換ドーピングは、例えば、シリコンの炭素ドーピング、シリコン・ゲルマニウムの炭素ドーピング、及び電気的活性ドーパントによる半導体のドーピングを複雑にする。Ｈｏｙｔ論文の第７３ページの図３．１０において示されたように、従来の堆積方法は、２．３原子％までのイン・サイチュ・ドープされた置換的な炭素含量を有する結晶シリコンを作るために使用された。この原子％は、５．４Å以上の格子間隔及び１．０ＧＰａ未満の引張応力に相当する。
【０００７】
ソース及びドレイン間のシリコン・チャネルに対して圧縮ひずみ、或いは引っ張りひずみを作用させるために、ソース及びドレインのリセスにシリコン含有合金を「ストレッサー」として埋め込むことができる。例えば、ソース及びドレインのリセスにおけるひずみエピタキシャル・シリコン・ゲルマニウム（ＳｉＧｅ）はシリコン・チャネルに圧縮ひずみを形成し、正孔移動度を高めることができる。同様に、ソース／ドレイン・リセスにおける引っ張りひずみを有する炭素不純物添加のシリコン（Ｓｉ：Ｃ）エピタキシャル合金は、チャネルに引っ張りひずみを導入し、電子移動度を向上させることができる。一般的に、チャネルに対するひずみは、ＣまたはＧｅのような不純物の濃度と関係がある。言いかえれば、Ｇｅ又はＣの含有量が高いほど、生成されたひずみが大きい。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明の一側面によれば、選択的に半導体物質を形成する方法が提供される。基板は化学気相成長チャンバ内に提供される。基板は絶縁表面と単結晶半導体表面を含んでいる。単結晶半導体表面はリセスを含んでいる。半導体ストレッサーは、リセスにおいて選択的に形成される。リセス内の半導体ストレッサーの上部が下部より大きいひずみを有し、且つ上部がリセスの側壁へ伸びるように、半導体ストレッサーは傾斜される。
【０００９】
本発明の別の一側面によれば、ヘテロエピタキシャル半導体物質を選択的に形成する方法が提供される。半導体物質は、基板のリセスされた単結晶半導体領域の底部及び側壁表面上に形成される。前記底面上の半導体物質のヘテロエピタキシャル膜を残しながら、前記リセスされた領域の側壁表面から半導体物質の一部を選択的に除去する。後に成膜された半導体物質のヘテロエピタキシャル膜が、先に成膜された半導体物質のヘテロエピタキシャル膜と比較して、異なる濃度の、ひずみを引き起こす不純物を含むように、成膜及び選択的除去は繰り返される。
【００１０】
本発明の別の一側面によれば、リセスに半導体物質を形成する方法が提供される。絶縁領域及びリセスが形成されている基板が提供される。リセスに、ヘテロエピタキシャル・シリコン含有物質のライナー層を形成する。ライナー層は、ひずみを引き起こす不純物を含み、リセスを部分的に埋め込む。そのリセスは、ライナー層上に形成されたフィラーによって埋め込まれる。該フィラーは、ライナー層より低い濃度の不純物を有するシリコン含有物質を含む。
【００１１】
本発明の別の一側面によれば、基板中のリセス、ヘテロエピタキシャル・ライナー、フィラー、及びリセスに隣接するトランジスタ・チャネルを有する半導体装置が提供される。ヘテロエピタキシャル・シリコン含有ライナーは、リセスの単結晶側壁表面のすべてを実質的に覆う。ライナーは、格子定数を変更させる不純物を含む。フィラーは、ライナー上に形成され、リセスを埋め込む。フィラーが、ライナーより低い濃度の不純物を有するシリコン含有物質を含む。
【００１２】
本発明の別の一側面によれば、リセス、及びリセスに隣接するトランジスタ・チャネルを有する半導体基板が提供される。そのリセスは、ヘテロエピタキシャル・ストレッサー物質により埋め込まれる。リセス内のストレッサー物質の上部は第１の不純物濃度を有する。また、リセス内のストレッサー物質の下部は第２の不純物濃度を有する。第１の不純物濃度は第２の不純物濃度より高い。また、上部は伸びて、リセスの側壁と接続する。
【００１３】
本明細書で開示された方法及びシステムの典型的な実施の形態は、説明の目的のためのものに過ぎない添付の図面においても示される。それらの図面では、同様の参照符号は同様の部分を示す。
【発明を実施するための最良の形態】
【００１４】
用語「不純物」は、ここでは、シリコンのみの場合の半導体格子定数を変更するゲルマニウムまたは炭素のような添加剤を呼ぶために使用される。生成された半導体化合物は、合金、あるいは単にヘテロエピタキシャル膜としてしばしば呼ばれる。「ドーパント」は、リン、ヒ素、ホウ素などのような不純物か電気的ドーパントのいずれかを指すことができる。用語「シリコン含有物質」及び類似の用語は、本明細書では、広範囲内の様々なシリコン含有物質を呼ぶために使用される。そのようなシリコン含有物質は、限定の意味ではないが、シリコン（結晶シリコンを含む）、炭素不純物添加のシリコン（Ｓｉ：Ｃ）、シリコン・ゲルマニウム（ＳｉＧｅ）、及び炭素不純物添加のシリコン・ゲルマニウム（ＳｉＧｅ：Ｃ）を含む。本明細書で使用されているように、「炭素不純物添加のシリコン」、「Ｓｉ：Ｃ」、「シリコン・ゲルマニウム」、「ＳｉＧｅ」、「炭素不純物添加のシリコン・ゲルマニウム」、「ＳｉＧｅ：Ｃ」、及び同様の用語は、示されている化学元素を様々な比率で、また、オプション的には微量の他の元素を含む物質を指す。例えば、「シリコン・ゲルマニウム」は、シリコン、ゲルマニウム、及びオプション的には他の元素、例えば、炭素のようなドーパント及び電気的活性ドーパントを含む物質である。「Ｓｉ：Ｃ」及び「ＳｉＧｅ：Ｃ」のような省略表現の用語は、それ自身が化学量論的な化学式ではなく、従って、示されている元素を特定の比率で含む物質に限定されない。更に、Ｓｉ：Ｃ及びＳｉＧｅ：Ｃのような用語は、リン及び炭素不純物添加のシリコン物質がそれぞれ用語Ｓｉ：Ｃ及び用語Ｓｉ：Ｃ：Ｐ内に含まれるように、他のドーパントの存在を除外することは意図していない。別に明記されない限り、本明細書では、シリコン含有膜の中で炭素またはゲルマニウムのようなドーパントの割合は、全体の膜又はサブ膜に対する原子百分率（原子％）で表現される。理解されるように、シリコン含有膜の中に、炭素またはゲルマニウムのような不純物ドーパント（電気的ドーパントのような元素を除く）の濃度は、ここに説明されているように、少なくとも約０．３原子％である。しかしながら、当業者は、電気的ドーパントが膜の中のひずみを引き起こし得、よって、そのような膜に含まれることができることを理解するであろう。
【００１５】
シリコン含有物質に置換的にドープされたゲルマニウムまたは炭素のような不純物の量は、例えば、Ｘ線回折によって不純物添加のシリコン含有物質の垂直の格子間隔を測定し、その後、ＳｉＧｅ合金の場合には単結晶シリコン及び単結晶ゲルマニウム間の直線補間を行うことによりＶｅｇａｒｄ則を適用し、あるいは、Ｓｉ：Ｃ合金内の炭素の場合にはＫｅｌｉｒｅｓ／Ｂｅｒｔｉ関係を適用することにより決定されることができる。この技術に関するさらなる詳細はＨｏｙｔ論文の中で提供されている。二次イオン質量分析（ＳＩＭＳ）は不純物添加のシリコン中の全不純物含量を決定するために使用されることができる。全不純物含量から置換型不純物含量を引くことにより、非置換的な又は格子間の不純物含量を決定することが可能である。別のシリコン含有物質の置換的にドープされた別の元素の量も、同様の方法で決定することができる。
【００１６】
「基板（Substrate）」は、この用語がここに使用されているように、その上に成膜されるワークピース、あるいは１つ以上の成膜ガスにさらされた表面の何れかを指す。例えば、一部の実施の形態では、基板は、単結晶シリコンウェーハ、絶縁体上の半導体（ＳＯＩ）基板、あるいはエピタキシャル・シリコン表面、シリコン・ゲルマニウム表面、又はウェーハ上に堆積したIII-Ｖ材料である。ワークピースはウェーハに限定されず、ガラス、プラスチック、あるいは半導体プロセスで使用される別の基板を含む。示している実施の形態では、基板はすでに、２つ以上の異なるタイプの表面を有するようにパターニングされている。一部の実施の形態では、隣接する誘電体あるいは絶縁体上の成膜を最小限にし、より好ましくは回避しながら、シリコン含有膜を、単結晶半導体物質上に選択的に形成する。別の実施の形態で、成膜は、隣接する絶縁体上には非晶質か多結晶物質を堆積するが、単結晶半導体表面上にはエピタキシ堆積が生じる。誘電体または絶縁体材料の実例は、炭素ドープ及びフッ素ドープしたシリコンの酸化物のような低誘電率のものを含む二酸化シリコン、窒化シリコン、金属酸化膜、及び金属ケイ酸塩を含む。
【００１７】
用語「エピタキシャル」、「エピタキシによって」、「ヘテロエピタキシャル」、「ヘテロエピタキシャルによって」、及び類似の用語は、ここでは、堆積した膜が下にある膜か基板の格子定数を取り入れる、又はそれに従うという方式で結晶基板上に結晶シリコン含有物質の成膜を指すために使用される。堆積した膜の組成が下にある膜か基板のそれとは異なる場合、エピタキシャル成膜はヘテロエピタキシャルである。堆積した膜の組成が下にある膜か基板のそれと同じである場合、エピタキシャル成膜はホモエピタキシャルである。
【００１８】
一部のアプリケーションでは、パターン化された基板は、第１の表面モフォロジを有する第１の表面、及び第２の表面モフォロジを有する第２の表面を有する。表面が同じ元素から作られても、表面のモフォロジ又は結晶化度が異なる場合、表面は異なると考えられる。非晶質及び結晶状態は異なるモフォロジの例である。多結晶のモフォロジは、整然とした結晶の乱雑な配列から成り、よって中程度の秩序を有する結晶構造である。多結晶体中の原子は個々の結晶内では秩序正しいが、結晶それ自体は互いに関して長距離の秩序を欠く。単結晶モフォロジは、高度の長距離秩序を有する結晶構造である。エピタキシャル膜は、面内結晶構造、及び該膜が成長する、典型的に単結晶の基板と同一の配向によって特徴づけられる。これらの物質中の原子は、原子スケールでの比較的長距離にわたって持続する格子状の構造に配列される。非晶質のモフォロジは、原子が一定の周期配列を欠くので、低い秩序の非晶質の構造となる。他のモフォロジは、非晶質及び結晶物質の微結晶及び混合を含む。従って、「非エピタキシャル」は、非晶質、多結晶、微結晶、及びそれらの混合を包含する。ここに使用されているように、「単結晶」あるいは「エピタキシャル」は、トランジスター製造に一般に使用されるように、許容できる数の欠陥を有する顕著に大きな結晶構造を記述するために使用される。膜の結晶化度は、通常非晶質から多結晶、単結晶まで連続的に下がる。低密度の欠陥にもかかわらず、結晶構造は、しばしば単結晶あるいはエピタキシャルであると考えられている。異なるモフォロジに起因しても、及び／又は異なる物質に起因しても２つ以上の異なるタイプの表面を有する混合基板の具体的な例は、限定を意味しないが、単結晶／多結晶、単結晶／非晶質、エピタキシャル／多結晶、エピタキシャル／非晶質、単結晶／誘電体、エピタキシャル／誘電体、導体／誘電体、及び半導体／誘電体を含む。ここに説明される、２つのタイプの表面を有する混合基板上にシリコン含有膜を堆積させる方法は、３つ以上の異なるタイプの表面を有する混合基板にも適用可能である。
【００１９】
リセスされたソース／ドレイン領域に臨界厚さ以下の厚さに成長する場合、引っ張りひずみをもつシリコン含有物質は、リセスされたソース／ドレイン領域に隣接するシリコン・チャネルに一軸性の引っ張りひずみを引き起こす。そのような引っ張りひずみ物質は、限定はしないが、炭素不純物添加のシリコン膜（Ｓｉ：Ｃ膜）、及び、炭素不純物添加のシリコン・ゲルマニウム膜（ＳｉＧｅ：Ｃ膜）を含む。このＳｉＧｅ：Ｃ膜は、そのゲルマニウム濃度が炭素濃度の約８〜１０倍以下であり、強化された電子移動度を引き起こし、それは、またＮＭＯＳデバイスにとって特に有益である。これは、ひずみシリコン層をサポートするために緩和シリコン・ゲルマニウムバッファ層を提供する必要をなくす。そのようなアプリケーションでは、電気的に活性のドーパントは、ドーパントソースまたはドーパント前駆体を使用して、イン・サイチュ・ドーピングによって取り入れられる。典型的なｎ型ドーパントソースは、ホスフィン及びアルシンのような、ヒ素蒸気及びドーパント、水素化物を含む。シリルホスフィン、例えば（Ｈ３Ｓｉ）３−ｘＰＲｘ、及びシリルアルシン、例えば（Ｈ３Ｓｉ）３−ｘＡｓＲｘは、リン及びヒ素ドーパントの代替前駆体である。ここでは、ｘは、０、１、又は２であり、Ｒｘは、Ｈ及び／又はジュウテリウム（Ｄ）である。リン及びヒ素は、ＮＭＯＳデバイスのソース及びドレイン領域をドープするのに特に有用である。ＳｂＨ３及びトリメチルインジウムはそれぞれアンチモンとインジウムの代替ソースである。そのようなドーパント前駆体は、下記に説明されるような膜、好ましくは、リン、アンチモン、インジウム、またヒ素不純物添加のシリコン、Ｓｉ：Ｃ、又はＳｉＧｅ：Ｃの膜及び合金の準備に有用である。
【００２０】
リセスされたソース／ドレイン領域に臨界厚さ以下の厚さに成長した場合、圧縮的にひずませられたシリコン含有物質は、リセスされたソース／ドレイン領域に隣接するシリコン・チャネルに一軸性の圧縮ひずみを引き起こし、ＰＭＯＳデバイスには特に有益な強化された正孔移動度をもたらす。そのような圧縮的にひずませられた物質は、限定をしないが、シリコン・ゲルマニウム膜（ＳｉＧｅ膜）、及び、ゲルマニウム濃度が炭素濃度の約８〜１０倍以上となる炭素不純物添加のシリコン・ゲルマニウム膜（ＳｉＧｅ：Ｃ膜）を含む。そのようなアプリケーションでは、電気的に活性のドーパントはドーパントソースまたはドーパント前駆体を使用して、イン・サイチュ・ドーピングによって取り入れられる。典型的なｐ型ドーパント前駆体は、ホウ素ドーピングのためのジボラン（Ｂ２Ｈ６）及び三塩化ホウ素（ＢＣｌ３）を含む。Ｓｉのための他のｐ型ドーパントはＡｌ、Ｇａ、Ｉｎ、及びメンデレーエフの元素表のＳｉの左側の任意の金属を含む。そのようなドーパント前駆体は、下記に説明されるような膜、好ましくは、ホウ素不純物添加のシリコン、ＳｉＧｅ、またＳｉＧｅ：Ｃの膜及び合金の準備に役立つ。
【００２１】
過度の転位を持たずに、リセスされたソース及びドレイン領域に成長できるＳｉＧｅまたはＳｉ：Ｃ膜の厚さには制限がある。成長できる膜の厚さは、不純物含量に通常反比例する。現在、一様な組成及び約１０〜５０ｎｍの範囲内の厚さのＳｉＧｅ合金は、約４０原子％未満のＧｅを有するＳｉＧｅ、及び、約３原子％未満のＣを有するＳｉ：Ｃにとって許容可能な転位量で形成されることができる。これらの範囲を越えると、処理温度が転位核形成を抑制するために下がるので、膜の許容できる厚さ及び成長率は劇的に減少する。例えば、典型的には、純粋なＧｅのほんの僅かな数の単分子層が転位のないままシリコン上で成長することができる。この臨界厚さを越えると、デバイスの性能に有害な、かなりの量の転位が、膜の中で生成される。全面的な高い不純物含量は転位をもたらす場合がある。ここに説明される好ましい実施の形態では、トランジスタ・チャネルに隣接するリセスの側壁にひずみを位置させることにより、ひずみの効果を最大限にしながら、ストレッサー中の全面的な不純物含量を減少させる。
【００２２】
露出した半導体のウィンドウに、Ｓｉ：Ｃ、ＳｉＧｅ、及びＳｉＧｅ：Ｃのようなシリコン含有物質を含むひずみ膜を形成する技術を開発した。図示した実施の形態では、隣接のチャンネル領域に対する応力を働かせるために、ひずみ膜はリセスされたソース／ドレイン領域に形成され、従って、「ストレッサー」とも呼ばれる。好ましい実施の形態によれば、基板に引き起こされた全面的なひずみに比べて、隣接のトランジスタ・チャネル領域上に引き起こされたひずみを増大させるために、ひずみヘテロエピタキシャル半導体物質は、リセスされたソース／ドレイン領域に堆積される。ストレッサーがリセス内の異なる領域で異なる組成を有するので、ストレッサーは傾斜する。しかし、この傾斜は２つ以上の離散的な膜において連続的、又は段階的でありえる。
【００２３】
リセス側壁へ伸びる表面に最大のひずみを有する傾斜ストレッサー
図１〜図５Ｄは１つの実施の形態を例示する。この実施の形態では、ヘテロエピタキシャル・ストレッサー物質の成膜はボトム−アップ方法で行われ、また、最大のひずみが上面にあって、リセスの側壁まで伸びるように傾斜されている。そのような成膜は、例えば、（ａ）ブランケット成長によってリセスの中にＳｉ：Ｃ膜を形成し、そして（ｂ）リセスの底部にヘテロエピタキシャル膜を残すようにリセスの側壁から半導体物質を選択的にエッチングすることによって達成することが可能である。ステップ（ｂ）は、絶縁体上の非エピタキシャル半導体物質を同時にエッチングすることができる。リセスされたソース／ドレイン領域上の目標エピタキシャル膜厚さが達成されるまで、ステップ（ａ）及び（ｂ）は異なる不純物レベルでオプション的には周期的に繰り返され、従って、異なるレベルのひずみが周期的に繰り返される。代替の実施の形態では、別の成膜技術は基板のリセスに垂直に傾斜するシリコン含有物質を形成するために使用されることができる。
【００２４】
後続のＨF洗浄を伴うドライエッチング及びイン・サイチュ・アニーリングによって、リセスされたソース／ドレイン領域を形成することが可能である。ドライエッチングが使用される実施の形態では、選択的に成膜した約１〜３ｎｍの薄いシリコン・シード膜は、エッチング損傷を減らすのを促進する。シード膜は、さらに先のドーパント注入工程によって引き起こされた損傷を償うのを促進する。一例の実施の形態では、そのようなシード膜は、約７００〜８００°Ｃの成膜温度でＨＣｌ及び二塩化シランの同時供給を使用して選択的に堆積されうる。
【００２５】
一部の実施の形態による周期的なブランケット成膜及びエッチング工程は、図１において提供されるフロー・チャートに示され、また、図２〜図５Ｄに示す部分的に形成された半導体構造の略図に示されている。以下では、特定の周期的なプロセスによる引っ張りひずみＳｉ：Ｃ成膜に関する実施の形態の文脈条件で議論するが、当然のことながら、ここに説明されるリセスのボトム−アップ、傾斜的な埋め込みは、別の技術によってボトム−アップ方法で形成される別のひずみ物質のエピタキシャル膜の形成に使用されることができる。Ｓｉ：Ｃの実施の形態は、好ましくは、約０．１〜４原子％、より好ましくは約１〜３原子％の範囲内の置換的な炭素を含み、基板表面の近くに最も高いひずみを有するように傾斜される。好ましい周期的なプロセスは、与えられた膜品質に関して、従来の選択的成膜のために同時のエッチャント及び前駆体を流す場合よりも、Ｓｉ：Ｃをより高い炭素濃度で選択的に形成することができ、且つ、ストレッサーの最も高いひずみの部分が、リセスの一番上に位置し、且つ、チャネルに隣接するリセス壁まで伸びることを可能にする。そのことは、当業者は十分に理解するであろう。当然のことながら、いくつかのインプリメンテーションでは、リセス壁は、リセスがエッチングされた後、リセスをライン（内側を覆うことを意味する）するために形成されるエピタキシャル層によって画定されることができる。ここに説明された技術は、リセスされたソース／ドレイン領域に、ＳｉＧｅ及びＳｉＧｅ：Ｃのような別のエピタキシャル膜の成膜に使用されることもできる。
【００２６】
特に、図１は、その操作ブロック１０において、ソース／ドレイン領域をリセスした基板が処理チャンバに配置されることを示している。操作ブロック２０に示すように、半導体合金層は、基板上にコンフォーマルに成膜される。１つの実施の形態では、このコンフォーマルな成膜は、基板のいかなる絶縁物領域上には非晶質か多結晶物質、また、ソース／ドレイン領域の底部及び側壁上にはエピタキシャル堆積を残すブランケット成膜である。コンフォーマルな成膜の後に、操作ブロック３０に示すように、非晶質か多結晶物質の領域及び側壁エピタキシャル物質はすべて、選択的にエッチングされる。選択的エッチングの後に、操作ブロック４０に示すように、リセスされたソース／ドレイン領域中のエピタキシャル膜の目標厚さが達成されているかどうかを決定する。目標厚さが達成されている場合、操作ブロック４５において示しているように、プロセスは終了する。目標厚さが達成されていない場合、操作ブロック５０に示しているように、プロセスは、炭素のような、ひずみを引き起こす不純物の濃度をインクリメントする又は増大させることにより周期的に継続される。この増大した濃度は、操作ブロック２０に示されている半導体合金層の次のコンフォーマルな成膜に使用される。増大した不純物濃度を用いた次のコンフォーマルな成膜の後は、操作ブロック３０に示すように、非晶質か多結晶及び側壁エピタキシャル物質の選択的エッチングが続く。この成膜及びエッチング工程の後に、リセスされたソース／ドレイン中のエピタキシャル膜の厚さは、操作ブロック４０において示すように、目標厚さが達成されたか否かを決定するために評価される。目標厚さが達成されるまで、この周期的なプロセスが繰り返される。傾斜したストレッサーを達成するために、操作ブロック２０〜５０は少なくとも２サイクル行われる。
【００２７】
図２は、シリコンウェーハのような半導体基板１００において形成されたパターニングされた絶縁体１１０を含む典型的な基板の略図を提供する。酸化物に埋め込まれたシャロウ・トレンチ・アイソレーション（ＳＴＩ）の形を有する図示の絶縁体１１０は、素子分離領域１１２を画定し、ゲート電極１１５構造の何れかの側に示された、リセスされたソース／ドレイン領域１１４に隣接する。ゲート電極１１５が基板のチャンネル領域１１７に重なることに留意する。チャネル１１７、ソース及びドレイン領域１１４はともに、トランジスターの活性領域を画定する。活性領域は、通常素子分離領域１１２に囲まれて、隣接装置とのクロストークを防止する。別の構成では、複合トランジスターが素子分離領域に囲まれることもできる。一例では、ゲート構造１１５の上面を誘電材料で覆うことができる。その後、この表面は、その上の成膜に関してフィールド領域１１０と同様に作用し、ゲートの上面上の成膜は、フィールド領域上の成膜と同様の結晶化度を有する。ゲート１１５が誘電材料で覆われていない場合においては、ゲートの表面上には多結晶物質が成長する。その後、多結晶物質は、多結晶物質のイン・サイチュ・エッチングによって除去することができる。しかし、領域１１０からの物質の除去を保証するために、圧力、ガスフローなどのような異なる条件セットを適用する場合がある。
【００２８】
以下では、ＮＭＯＳアプリケーション用の炭素不純物添加のシリコン（Ｓｉ：Ｃ）の具体的な例を伴う実施の形態を説明する。図３に概略的に示しているように、ブランケットＳｉ：Ｃ層１２０、１２５、１３０は、好ましくはシリコン前駆体としてトリシランを使用し、さらに炭素前駆体を流すことによって混合基板上に形成される。これは、素子分離領域１１２上のＳｉ：Ｃの主に非晶質か多結晶、或いは非エピタキシャル堆積１２０、リセスされたソース／ドレイン領域１１４をラインするＳｉ：Ｃの下部エピタキシャル堆積１２５、及び側壁エピタキシャル堆積１３０をもたらす。「ブランケット成膜」は成膜段階で非晶質絶縁体１１０及び単結晶ソース／ドレイン領域１１４の両方の上に正味の成膜がなされることを意味することに留意する。エッチャントまたはハロゲン化物が無いことがブランケット成膜プロセスで好まれているが、その場合、成膜は、「非選択的」と考えることもできるが、ある量のエッチャントは、様々な領域上の堆積の厚さの比を合わせるのに望ましい場合がある。そのような小量のエッチャントが望ましい場合の成膜工程は部分的に選択的でありながら、ブランケットであることが可能である。それは、各成膜段階が絶縁体１１０及び単結晶領域１１４の両方の上に最終的な成膜を有するためである。
【００２９】
一実施の形態によれば、その後、非晶質か多結晶の堆積１２０及び側壁エピタキシャル堆積１３０の領域は、選択的にエッチングされ、よって、図４において概略的に示される構造が形成される。別の実施の形態では、側壁領域上の堆積は多結晶又は非晶質の物質でありえる。エピタキシによって堆積された一部のＳｉ：Ｃが、選択的エッチング中に、リセスされたソース／ドレイン領域１１４中の下部エピタキシャル層１２５から除去されるが、少なくとも下部エピタキシャル層１２５のうちの一部は残る。２つの表面上での成長率の差異により、側壁エピタキシャル層１３０は異なる結晶面の上に成長し、そして、下部エピタキシャル層１２５よりもより欠陥になりがちである。当業者は次のことを十分に理解するであろう。即ち、垂直の側壁エピタキシャル層１３０中の格子間隔は、下部エピタキシャル層１２５中のそれより小さい。それは２つの表面での成長率の差異をもたらす。従って、側壁エピタキシャル層１３０は、非エピタキシャル物質１２０と共に、より容易に除去される。このため、プロセスの各サイクルは、リセス１１４における大きなボトム−アップ埋め込みを達成するように調整されることができる。図１の議論から十分に理解されるように、各サイクルは、ブランケット・コンフォーマルな成膜２０及びリセス側壁からの選択的エッチング３０を含む。
【００３０】
以下にてより詳細に議論されるように、典型的な実施の形態では、気相エッチング・ケミカルは、好ましくは、フッ素、臭素あるいは塩素含有の気相化合物のようなハロゲン化物、及び特にＨＣｌまたはＣｌ２のような塩素ソースを含む。いくつかの実施の形態では、エッチング・ケミカルはさらに、ゲルマニウム・ソース、例えば、モノゲルマン（ＧｅＨ４）、ＧｅＣｌ４、有機金属Ｇｅ前駆体あるいは固体ソースＧｅのようなゲルマンを含む。当業者は、同じエッチング・ケミカルがＳｉＧｅ及びＳｉＧｅ：Ｃ膜にも適していることを認識するであろう。
【００３１】
図４を参照して上記説明した選択的なエッチングプロセスの後に、第２のブランケットＳｉ：Ｃ層１２２、１３２、１３５は、図５Ａに示すように、混合基板上に堆積される。この第２のブランケットＳｉ：Ｃ層１２２、１３２、１３５は、図３に示した第１のブランケットＳｉ：Ｃ層１２０〜１３０より高い濃度で炭素を含んでいる。一実施の形態によれば、第１のブランケットＳｉ：Ｃ層１２０、１２５、１３０の炭素濃度は、約１〜１．５原子％間であり、第２のブランケットＳｉ：Ｃ層１２２、１３２、１３５の炭素濃度は、約１．５の原子％より大きく、好ましくは、約１．５〜４原子％の範囲にある。ＳｉＧｅ膜の成長のための別の実施例では、第１のブランケットＳｉＧｅ層１２０、１２５、１３０のゲルマニウム濃度は、１０〜２０原子％の範囲にあり、また好ましくは、約１５原子％である。第２のブランケットＳｉＧｅ層１２２、１３２、１３５のゲルマニウム濃度は、２０〜１００原子％の範囲にあり、また、好ましくは約３０〜６０原子％の範囲にある。図５Ａに示しているように、第２のブランケットＳｉ：Ｃ層１２２、１３２、１３５は、非晶質あるいは多結晶のシリコン部分１２２、側壁エピタキシャル部分１３２、及びリセス底部部分１３５を含んでいる。その後、図５Ｂに示すように、Ｓｉ：Ｃのこの第２の膜１２２、１３２及び１３５は、酸化物領域１１２の非晶質絶縁体１１０上のＳｉ：Ｃ非エピタキシャル部分、及び側壁エピタキシャル層１３２を除去するために選択的にエッチングされる。別の実施の形態では、側壁堆積は非晶質かあるいは多結晶である。どんな場合も、この実施の形態においては、側壁層は、底部エピタキシャル物質より容易に除去される。
【００３２】
図１の決定ブロック４０に示すように、エピタキシャルＳｉ：Ｃ膜の目標厚さがリセスされたソース／ドレイン領域１１４上に達するまで、逐次的により高い炭素濃度を有するＳｉ：Ｃ層のブランケット成膜、及びそれに続く選択的なエッチング処理を含む周期的なプロセスが繰り返される。この周期的なプロセスは、第２のサイクルのブランケットＳｉ：Ｃ膜１２２、１３２及び１３５の成膜を示す図５Ａに概略的に示され、また、第２のサイクルの非晶質か多結晶Ｓｉ：Ｃ層１２２及び側壁エピタキシャル層１３２をエッチングして、より増大した厚さを有する底部を覆うエピタキシャルＳｉ：Ｃを残す図５Ｂにも示されている。増大する厚さを有する底部を覆うエピタキシャルＳｉ：Ｃは、リセスされたソース／ドレイン領域１１４中の離散的な傾斜膜１２５及び１３５を含んでいる。図５Ｃは、エピタキシャル埋め込みされたソース／ドレイン領域１１４を残す更なるサイクルの結果を示す。図５Ｃには、離散的な選択的に傾斜されたエピタキシャル層の最上層１４５は、酸化物領域１１０とほぼ同一平面上である。１つの更なるサイクルとして示されたが、当業者は、リセスされたソース／ドレイン領域１１４を埋め込むために、追加のサイクルが行われ得ることを認識するであろう。
【００３３】
図５Ｃは３つの離散的な傾斜された膜を示しているが、当業者は、他の実施の形態の中で、酸化物領域とほぼ同一平面上の上面を有するエピタキシャル埋め込みされたソース／ドレイン領域を達成するために、より多い又はより少ない数の離散的な傾斜された膜が可能であることを十分に理解するであろう。当然のことながら、別の実施の形態では、離散的な傾斜されたエピタキシャル層１２５、１３５、１４５は、高いソース／ドレイン領域１１４として選択的に形成されることができる。図５Ｃに示すように、形成された各膜は、少なくともリセスされた領域１１４の側壁表面の一部を覆う。別の実施例によれば、膜１２５、１３５及び１４５などは、次第により高い炭素濃度を有する連続的に堆積された膜によって、連続的に傾斜された膜を形成することができる。例えば、各層は、堆積されるままに傾斜されることができ、及び／又は、後の熱処理は拡散によってこの傾斜を平らにすることができる。傾斜された膜が連続的か、それとも、段階的かに拘わらず、リセスされた領域１４内の最も高いひずみは、リセスの一番上にあり（ウェーハの表面とほぼ同一平面上）、また、傾斜されたエピタキシャル層１２５、１３５及び１４５などの各々は、チャネルに隣接するリセス側壁まで伸びる。従って、側壁でさえ、傾斜は、側壁から遠ざかって伸びてゆき、水平であるというよりむしろ主に垂直である。上で述べたように、いくつかの構成では、リセス側壁は、オプションのリセス洗浄あるいは熱的平滑化のステップを有するエッチング工程によって画定される。別の構成では、リセス側壁は、薄いエピタキシャル層のようなライニング層によって画定される。傾斜された構造の堆積された各膜は約１〜１００ｎｍの厚さを有する。別の実施の形態によれば、堆積された各膜の厚さは約３〜５０ｎｍである。また別の実施の形態によれば、堆積された膜それぞれの厚さは約３〜５ｎｍである。いくつかの実施の形態では傾斜されたエピタキシャル層の各々は同じ厚さを有する。別の実施の形態では、傾斜されたエピタキシャル層は異なる相対的な厚さを有する。
【００３４】
選択的形成工程は、図５Ｄに示すように、誘電性の領域から堆積した物質を除去し、オプションのキャッピング層１５０を形成するために、ブランケット成膜及び選択的エッチングの追加のサイクルをさらに含むことができる。キャッピング層１５０は、不純物または電気的ドーパントを有してもよく、有しなくてもよい。例えば、オリジナルの基板表面、及びソース／ドレイン領域１１４間のチャネル１１７上にある、高いソース／ドレイン領域１１４の部分は、この部分が、チャネル１１７のレベルの上にあって、チャネルに対するひずみに寄与しないため、炭素を含有しないことができる。従って、オプションのキャッピング層１５０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、あるいはＳｉ：Ｃから形成されることができ、また、コンタクト・ケイ素化のために割増のＳｉを供給する役目をすることができる。一実施の形態では、キャッピング層１５０はＳｉ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、あるいはＳｉ：Ｃにより形成されるが、膜１２５、１３５、１４５はＳｉ：Ｃにより形成されることができる。別の実施の形態では、キャッピング層１５０がＳｉ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、あるいはＳｉ：Ｃにより形成されるが、膜１２５、１３５、１４５はＳｉＧｅにより形成されることができる。典型的な実施の形態では、形成された傾斜したＳｉ：Ｃ層はオプション的には電気的活性ドーパント、特に、リンあるいはヒ素のようなＮＭＯＳデバイスに適するドーパントを含む。
【００３５】
一実施の形態では、温度ランプ／安定化時間を同時に最小限にしながら、高濃度の置換的炭素及び電気的活性ドーパントを維持することを促進するために、基板温度は、少なくとも図１のエッチング段階３０において、好ましくは、低く維持され、例えば、約３５０〜７００℃の範囲に維持される。低温をエッチングに使用することは、さらに、電気的活性ドーパント原子がエッチング中に非活性化される可能性を低減する。例えば、Ｃｌ２ガスを用いたエッチングは、エッチング温度を下げることを好都合に可能にし、それにより、置換的炭素及び電気的活性ドーパントを維持するのを促進する。エッチング段階での低温は、低温で達成される高いドーパントの取り込みをうまく利用しながら、成膜段階の温度と大よそ一致することを可能にする。エッチング速度は、エッチング段階で例えば、ＧｅＨ４、ＧｅＣｌ４、有機金属Ｇｅ前駆体、及び固体ソースＧｅのようなゲルマニウム・ソースを含めることにより、あるいは、エッチング段階で温度をフラッシュ・ランピング（Flash Ramping）してスループットを改善することにより、スループットを犠牲にせずに、これらの低温を可能にするように増大されることができる。セットポイント温度が複数のサイクルにわたって例えば±１０℃以内で比較的一定のままである等温処理は、スループットを改善し、温度のランピング及び安定化の時間を最小限にする。同様に、ブランケット成膜及びエッチング工程の両方とも好ましくは、互いの圧力セットポイントが±２０Ｔｏｒｒ以内で等圧である。等温及び／又は等圧の条件は、ランプ及び安定化の時間を回避してよりよいスループットを促進する。
【００３６】
図１に示すように、ブランケット成膜を行ってから選択的エッチングを行う２段階の工程は、ソース／ドレイン・リセスを埋め込むエピタキシャル膜の目標厚さが達成されるまで、オプション的には周期的に繰り返される。１サイクル及び安定化のための典型的なプロセス・パラメータは、下記のテーブルＡに要約されている。テーブルＡは、典型的な動作点、及び括弧の中の好ましい動作範囲の両方をリストしている。テーブルＡから明白なように、チャンバ温度、チャンバ圧力、及びキャリヤーガス流量のようなプロセス条件は、好ましくは、成膜及びエッチング段階において実質的に同様であり、それによって、スループットを上げることを可能にする。従って、下記の例は１サイクルの両段階に等温・等圧の条件を使用する。他のパラメーターは、異なる不純物濃度を有する、後続して堆積された膜に使用される。例えば、より高い不純物濃度を有する層を堆積するために、Ｓｉ及びＣ前駆体のフローは異なってもよく、あるいは、チャンバ温度は調節されてもよい。
【００３７】
【表１】
テーブルＡは、図１〜図５Ｄに関して上記議論されたように、リセスされたソース／ドレイン領域にエピタキシャルＳｉ：Ｃ膜を形成させるための典型的なプロセス・パラメータを提供している。テーブルＡの中で提供されているパラメーターを使用すれば、リセスされたソース／ドレイン領域において選択的に形成されたエピタキシャルＳｉ：Ｃ：Ｐ膜に関して、好ましくは約４〜１１ｎｍ／ｍｉｎの間にあり、より好ましくは、約８〜１１ｎｍ／ｍｉｎの間にある純成長率を達成することが可能である。さらに、Ｋｅｌｉｒｅｓ／Ｂｅｒｔｉ関係の適用によって決定されるような３．５％までの置換的炭素、及び約０．４〜２ｍΩ ｃｍの固有抵抗を有するＳｉ：Ｃ：Ｐ薄膜を達成することも可能である。成膜条件の操作によって、別の膜物性を得ることは可能である。当業者は、成膜条件が後続の成膜のために典型的に調節されることを理解するであろう。
【００３８】
ここに開示されているエッチング工程では、エピタキシャルＳｉ：Ｃは、各エッチング段階において約１０：１〜３０：１の範囲内のエッチング選択比で非晶質又は多結晶のＳｉ：Ｃより著しく遅くエッチングされる。側壁エピタキシャル物質も、エッチング段階において優先的に除去される。好ましい実施の形態では、周期的な成膜及びエッチング工程の条件は、リセスされたエピタキシャルソース／ドレイン領域１１４に、特にリセス１１４の底面上に、各サイクルにおいて純成長を達成する一方で、非晶質絶縁体１１０上の純成長を低減する、又は無くすように調整される。この周期的なプロセスは、成膜及びエッチング反応が同時に発生する従来の選択的成膜工程から区別可能である。
【００３９】
下記のテーブルＢ及びＣは、テーブルＡのレシピに類似するレシピを使用した場合の成膜、エッチングの持続時間、及び得られた膜の厚さの２つの例を挙げている。２つのレシピは、Ｓｉ３Ｈ８の分圧を増大させ、エッチャント分圧を最適化することにより、成膜及びエッチング速度の両方を調整するように違った風にチューニングされている。
【００４０】
【表２】
【００４１】
【表３】
前述したように、他の実施例では、上記説明された周期的なブランケット成膜／選択エッチング工程の代わりに、別の選択的成膜技術が、ボトム−アップ埋め込みの方法でリセスに傾斜されたストレッサーを形成するために使用されてもよい。
【００４２】
最大のひずみライニング・リセスを有する逆行ストレッサー
図６は、その操作ブロック３００において、リセスを有する基板が提供されることを示している。図６の操作ブロック３１０に示しているように、基板のリセスの単結晶表面はヘテロエピタキシャルひずみライナーによってラインされている。リセスをラインした後、ラインされたリセスは、操作ブロック３２０に示すように、ひずみライナーと比較して減少したひずみを有する物質によって埋め込まれる。
【００４３】
図７及び図８は、図６の方法の実施の形態を示している。図７は、シリコンウェーハのような半導体基板２００において形成されたパターニングされた絶縁体２１０を含む典型的な基板の略図を提供する。示している絶縁体２１０は、酸化物によって埋め込まれたＳＴＩの形で素子分離領域２１２を画定し、また、ゲート電極２１５構造のいずれか一側に示された、リセスされたソース／ドレイン領域２１４に隣接する。該ゲート電極２１５構造は基板２００のチャンネル領域２１７に重なる。例示する目的のために、絶縁体２１０は、全リセス表面が単結晶シリコンによって画定されるように、リセスされたソース／ドレイン領域２１４から分離されて示されている。しかしながら、理解されるように、別の構成では、いくつかのリセス表面は、図２に示したように絶縁体材料によって画定されることができる。ＳｉＧｅ、ＳｉＧｅ：Ｃ、及びＳｉ：Ｃのようなヘテロエピタキシャル・シリコン含有物質のライナー層２２５は、図７に示しているように、さらに絶縁物領域２１０をも有する基板２００のリセスされたソース／ドレイン領域２１４に形成される。ヘテロエピタキシャル・ライナー層２２５は、好ましくは、リセスされたソース／ドレイン領域２１４の単結晶表面上に選択的に、且つ、ヘテロエピタキシ的に形成される。
【００４４】
別の実施の形態によれば、ヘテロエピタキシャル・ライナー層２２５は、図１〜図５Ｄに関して上記説明されたように、絶縁物領域及びリセスされたソース／ドレイン領域を有する混合基板上に、ＳｉＧｅ、ＳｉＧｅ：Ｃ、又はＳｉ：Ｃのようなシリコン含有物質のブランケット膜を選択的に形成させ、そして、形成されたシリコン含有物質が、リセスされたソース／ドレイン領域においてのみ残るようにブランケット膜を選択的にエッチングすることにより形成されることができる。当業者は、このシリコン含有物質のブランケット膜が素子分離領域２１２上では実質的に非晶質か、多結晶又は非エピタキシャル物質であり、リセスされた領域２１４の底面上ではエピタキシャル物質であることを理解するであろう。図７に示しているように、リセスされた領域２１４の単結晶側壁も、シリコン含有物質のヘテロエピタキシャル・ライナー層２２５によって覆われている。リセスされた領域２１４の底面上のエピタキシャル物質及び側壁上のエピタキシャル物質は、ともにリセスされた領域２１４のヘテロエピタキシャル・ライナー層２２５を構成する。選択的エッチングの後、ヘテロエピタキシャル・ライナー層２２５だけがリセスされたソース／ドレイン領域２１４に残る。
【００４５】
図７に示しているように、ヘテロエピタキシャル・ライナー層２２５は、ヘテロエピタキシャル・ライナー層２２５がリセスされた領域２１４の側壁表面及び底面をすべて覆うように、リセスされた領域２１４をラインする。好ましくは、このヘテロエピタキシャル・ライナー層２２５は、リセスされた領域２１４の露出したシリコン上に実質的に一様に堆積される。ヘテロエピタキシャル・シリコン含有物質のヘテロエピタキシャル・ライナー層２２５は、約３５０〜１０００℃の範囲内の温度で、好ましくは約４００〜８００℃の範囲内の温度で形成されることができる。別の実施の形態では、エピタキシャル・シリコン含有物質は、約４００〜７５０℃の範囲内の温度で、好ましくは約４５０〜６５０℃の範囲内の温度で形成される。別の実施の形態によれば、ヘテロエピタキシャル・ライナー層２２５は、リセスされた領域２１４の底面及び側面から離れるにつれ減少するひずみを引き起こす不純物濃度を有する傾斜膜であり得る。傾斜は離散的あるいは連続的であり得る。
【００４６】
その後、図８に示すように、リセスされたソース／ドレイン領域２１４上の目標厚さが達成されるまで、リセスされた領域２１４の残存の部分は、フィラー２６０によって埋め込まれる。フィラー２６０は、より低い濃度のＧｅまたはＣのような不純物を有するエピタキシャル物質を含む。該不純物は、ヘテロエピタキシャル・ライナー層２２５にひずみを導入する。一実施の形態によれば、フィラー２６０はシリコンを含む。図８に示した実施の形態では、フィラー２６０は、フィラー２６０の上面が絶縁体２１０の上面と実質的に同一平面上にあるように、絶縁体２１０とチャンネル領域２１７との間のリセスを埋め込む。しかしながら、当業者は、この目標厚さが絶縁体２１０の上面より低く、又は高くあり得ることを容易に理解するであろう。当業者は、ヘテロエピタキシャル・ライナー２２５及び緩和されたひずみフィラー２６０によって形成されたストレッサーを用いて埋め込まれた、リセスされたソース／ドレイン領域２１４は、一様なシリコン合金を用いた従来のストレッサーより安定していることを十分に理解するであろう。それは、ストレッサーのＧｅまたはＣのようなひずみを引き起こす不純物が全体的に減少した濃度を有するためである。この構造は、相変わらず、チャネル２１７の端に望ましい高いレベルのひずみを提供する。例えば、ＳｉＧｅを含むヘテロエピタキシャル・ライナー層２２５に関して、Ｇｅ含有量は、典型的には２０〜５０原子％であり、また、フィラー２６０のＧｅ含有量は、好ましくは、約２０原子％以下である。Ｓｉ：ＣライナーのＣ含有量は、典型的には０．５〜４原子％であり、また、フィラー２６０のＣ含有量は、好ましくは、約１原子％未満であり、且つ、ライナー層２２５のＣ含量以下である。図８に示しているように、オプションのキャップ層２５０は、埋め込まれたソース／ドレイン領域２１４上に、好ましくは選択的な成膜技術によって形成されることができる。一実施の形態では、キャップ層２５０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、又はＳｉ：Ｃから形成される。キャップ層２５０は、好ましくは、エピタキシャル物質２２５のライナー層より低い不純物濃度を有する。
【００４７】
リセス側壁に最大ひずみを有する逆行ストレッサー
図９は、その操作ブロック４００において、リセスを有する基板が提供されることを示している。操作ブロック４１０に示しているように、基板のリセスの単結晶表面はヘテロエピタキシャルひずみライナーによってラインされる。リセスをラインした後、操作ブロック４２０に示すように、リディストリビューション・アニーリングはリセスの下部コーナーにファセットを形成するために行われる。その後、操作ブロック４３０に示すように、リセスは、ひずみライナーと比較して緩和されたひずみを有する物質により埋め込まれる。
【００４８】
ライナー層は、エピタキシャル・ライナー層物質のリディストリビューション、即ち、該物質がリセスの側壁のコーナーへ移動するためにアニーリングされることができる。典型的には、そのようなアニーリングは、ファセットの横断側面形状を有するように、エピタキシャル物質を先細りにする。アニーリングされたエピタキシャル物質は、トップよりもリセスの底部において概ねより広い。好ましくはリセスの側壁表面をすべて実質的に覆うアニーリングされたエピタキシャル物質は、隣接のトランジスタ・チャネルに横方向のひずみを作用する。
【００４９】
図１０及び図１１は、図９の方法を示す。選択的な成膜技術、あるいは周期的なブランケット成膜／選択的エッチング、又は非選択的成膜及びパターニングの何れによってでもよいが、ライナー層２２５が図７に示さす構造に堆積された後、基板２００は、約６００〜１１００℃に熱されることによりアニーリングされる。一実施の形態では、基板は、約６５０〜９００℃の温度でアニーリングされる。別の実施の形態では、アニーリング温度が、約７２５〜７７５℃の間にある。当業者は所望のリディストリビューションを達成するために選択された温度に応じて、適切なアニーリング時間を容易に決定することができる。くさび形のヘテロエピタキシャル物質２３０が環を形成するようにリセス２１４が半導体物質内に完全に画定されたものとして示されたが、当業者は、図２〜図５Ｄの実施の形態について示したように、素子分離物質によって１つ以上の側壁表面を画定することができることを認識するであろう。上記説明された実施の形態に関して留意されたように、リセスされた領域２１４の側壁は、側壁を形成するエッチングによって、後続の洗浄、又は丸み付けステップ、或いは、薄いエピタキシャル層のようなさらなるライニング膜（図示せず）によって、画定されることができる。
【００５０】
アニーリング処理の結果、図７に示したライナー層２２５中のシリコン及びドーパントの原子は移動し、この、物質のリディストリビューションは、アニーリングされたヘテロエピタキシャル物質２３０が図１０に示すようなファセット（facet）された横断側面形状を有することをもたらす。結晶学的な観点から、ファセット・ヘテロエピタキシャル物質２３０は、ゲート電極２１５の下にあるチャンネル領域２１７の両側上の結晶ファセットに相当する。図１０に示すように、ファセット・ヘテロエピタキシャル物質２３０は、リセスされた領域２１４の側壁に沿って実質的に先細りにされた膜である。
【００５１】
さらに、このファセット・エピタキシャル物質２３０は転位を持たずにひずみを有するが、アニーリング前の図７のエピタキシャル・ライナー２２５より高い合金含有量を有する。図示したように、ファセット・エピタキシャル物質２３０は、ゲート電極構造２１５の下のチャネル２１７に隣接して位置し、少なくともチャネルの隣のリセス２１４の側壁、好ましくは、リセスされた領域２１４の単結晶側壁表面をすべて実質的にラインし、又は覆う。従って、ひずみを有する、ファセット・ヘテロエピタキシャル物質２３０は、ゲート電極構造２１５の下にあるチャンネル領域２１７にひずみを生じさせる。
【００５２】
図示された実施の形態では、オリジナルのライナー２２５のエピタキシャル物質の一部は、アニーリングの後に、リセスされた領域２１４の底面に残る。図１０に示しているように、アニーリング後の底部ライナー２８０のエピタキシャル物質は薄くなり、また、凹凸の表面を有し、さらに、くさび形の側壁を覆うヘテロエピタキシャル物質２３０と不連続であることが可能である。底部カバレージの不連続は、チャネルの表面に隣接するリセスのトップに影響を及ぼすことなく、リセスの底部のひずみを低減することができる。図示された実施の形態ではアニーリング後の底部ライナー２８０のエピタキシャル物質がファセット・ヘテロエピタキシャル物質２３０から分離されているが、当然のことながら、他の実施の形態（図示せず）では、アニーリング後の底部ライナーのエピタキシャル物質は、側壁表面を覆うファセット・エピタキシャル物質から分離されないことも可能である。この分離の有り無しは、成膜時間の調節によって、あるいは、ポストエピタキシャル成膜ケミカル・エッチング・ステップ、例えば、イン・サイチュ・ポストエピタキシャル成膜ＨＣｌエッチングの追加によって達成されることができる。
【００５３】
その後、図１１に示すように、リセスされた領域２１４の残存の部分はフィラー２６０により埋め込まれる。フィラー２６０はファセット・ヘテロエピタキシャル物質２３０より低いひずみを引き起こす不純物濃度を有する。図１１に示しているように、このフィラー膜２６０は実質的に基板２００の上面と同一平面にあるように形成されることができる。また、別の実施の形態では、このフィラー膜２６０は、基板２００の上面より低い、又は高いことができる。シリコン＜１００＞基板の場合には、ファセット・ヘテロエピタキシャル物質２３０及びフィラー２６０間のインターフェースでのファセット角度は、リセスされた領域２１４の底部の水平平面［００１］に対して約２５〜５５度の範囲内にある。別の実施の形態によれば、ファセット角度は約１１〜７２度の範囲内にある。当然のことながら、ファセット・ヘテロエピタキシャル物質２３０及びフィラー２６０間の境界面は、少々湾曲を有しうる。また、リセスされた領域２１４内のストレッサー２３０及び２６０は、側壁ではより高いひずみ、即ちより高い不純物濃度を有し、リセスされた領域２１４の中心ではより低いひずみ、即ちより低い不純物濃度を有するという意味で、全般的に逆行にされている。実際には、フィラー２６０は、導電性のための電気的ドーパントだけを含み、ひずみを引き起こす不純物を含まないＳｉから形成されることができる。オプションのキャップ層（図示せず）はフィラー２６０上に形成されることができる。図１２は、図９に示した方法を使用して形成されたファセットＳｉＧｅライナー層を示す顕微鏡写真である。フィラー２６０（図１１）は、顕微鏡写真において「Ｓｉキャップ（Si Cap）」としてラベリングされ、また、ポリシリコン成長はゲート電極上に示されている。これは、この例では非選択的成膜を使用したことを示している。
【００５４】
非常にひずんだエピタキシャル・シリコン含有物質２８０及び２３０のボリュームが、非常にひずんだ物質でリセスを完全に埋め込むよりも、薄いライニング膜の使用によって劇的に減少するので、臨界厚さの制約は緩和され、また、ひずみ設計及びサーマルバジェットにおける実質的な利得が生じることが理解されるであろう。エピタキシャル・シリコン含有物質２８０及び２３０の不純物含有量は、異なる量のひずみを生成するように調節されることができる。処理温度は、成長率の著しい増大に結びつくように高くされることができる。
【００５５】
上記の詳述が本発明のいくつかの実施の形態を開示しているが、この開示は単に例示的であり、本発明を限定しないことが理解されるべきである。当然のことながら、特定のコンフィギュレーション及びオペレーションは、上記説明されたものと異なることができる。しかも、ここに説明された方法は、半導体装置の製造以外の状況においても使用されることができる。
【図面の簡単な説明】
【００５６】
【図１】基板のリセスされたソース／ドレイン領域にボトム−アップ方法でひずみ工ピタキシャル半導体膜を選択的に形成する方法を示すフロー・チャートである。
【図２】半導体基板に形成された、リセスされたソース／ドレイン領域を含む、部分的に形成された半導体構造の概略横断面図である。
【図３】リセスされたソース／ドレイン領域の底面上に、エピタキシャル成膜を含む炭素不純物添加のシリコン膜のブランケット成膜を行った後の、図２の部分的に形成された半導体構造の概略横断面図である。
【図４】絶縁体及びリセスされた側壁領域から炭素不純物添加のシリコンを除去するために選択的化学気相エッチング工程を行った後の、図３の部分的に形成された半導体構造の概略横断面図である。
【図５Ａ】ブランケット成膜及び選択的エッチングのさらなるサイクルを行い、増大するひずみの膜をボトム−アップ方法で形成した後の、図４の部分的に形成された半導体構造の概略横断面図である。
【図５Ｂ】ブランケット成膜及び選択的エッチングのさらなるサイクルを行い、増大するひずみの膜をボトム−アップ方法で形成した後の、図４の部分的に形成された半導体構造の概略横断面図である。
【図５Ｃ】ブランケット成膜及び選択的エッチングのさらなるサイクルを行い、増大するひずみの膜をボトム−アップ方法で形成した後の、図４の部分的に形成された半導体構造の概略横断面図である。
【図５Ｄ】ブランケット成膜及び選択的エッチングのさらなるサイクルを行い、増大するひずみの膜をボトム−アップ方法で形成した後の、図４の部分的に形成された半導体構造の概略横断面図である。
【図６】基板のリセスされたソース／ドレイン領域にひずみライナー膜を形成する方法を示すフロー・チャートである。
【図７】別の実施の形態による、混合基板表面のリセスされた領域にシリコン含有膜を含むライナー層を形成し、リセスされた領域をフィラーで埋め込んだ後の、図２の部分的に形成された半導体構造の概略横断面図である。
【図８】別の実施の形態による、混合基板表面のリセスされた領域にシリコン含有膜を含むライナー層を形成し、リセスされた領域をフィラーで埋め込んだ後の、図２の部分的に形成された半導体構造の概略横断面図である。
【図９】基板のリセスされたソース／ドレイン領域にファセットひずみライナー膜を形成する方法を示すフロー・チャートである。
【図１０】別の実施の形態による、ライナー層をアニーリングし、リセスされた領域をフィラーで埋め込んだ後の、図６の部分的に形成された半導体構造の概略横断面図である。
【図１１】別の実施の形態による、ライナー層をアニーリングし、リセスされた領域をフィラーで埋め込んだ後の、図６の部分的に形成された半導体構造の概略横断面図である。
【図１２】アニーリングされた後のＳｉＧｅライナー層を示す顕微鏡写真である。
【技術分野】
【０００１】
本発明は、基本的に半導体処理におけるシリコン含有物質の成膜に関し、より具体的には、半導体基板のリセスされたソース及びドレイン領域でのシリコン含有物質のエピタキシャル成膜に関する。
【背景技術】
【０００２】
集積回路を形成する際に、エピタキシャル層は、素子分離領域間の活性領域、あるいはより具体的には画定されたソース及びドレイン領域上のような選択された場所にしばしば望まれる。非晶質又は多結晶となり得る非エピタキシャル物質が、成膜後に素子分離領域上から選択的に除去され得るが、通常、化学気相成長（ＣＶＤ）及びエッチングのケミカルを同時に提供し、且つ、絶縁領域上のゼロ純成膜及び露出した半導体ウィンドウ上の正味のエピタキシャル成膜が生じるように条件を合わせることがより効率的であると考えられている。選択的なエピタキシャルＣＶＤとして知られているこのプロセスは、酸化シリコン又は窒化シリコンのような絶縁体上で典型的な半導体成膜プロセスの遅い核形成を利用する。そのような選択的なエピタキシャルＣＶＤは、さらに、エピタキシャル層の感受性と比較して、エッチャントに対する非晶質及び多結晶物質の当然より大きな感受性を利用する。
【０００３】
半導体層の選択的なエピタキシャル形成が望ましい多くの状況の実例は、ひずみを生成する幾つかのスキームを含む。シリコン、炭素不純物添加のシリコン、ゲルマニウム、及びシリコン・ゲルマニウム合金のような半導体物質の電気的性質は、物質のひずみ程度に影響される。例えば、半導体物質は、ＮＭＯＳデバイスにとっては特に望ましい引っ張りひずみの状況下では高められた電子移動度、また、ＰＭＯＳデバイスにとっては特に望ましい圧縮歪みの状況下では高められた正孔移動度を示す場合がある。半導体物質のパフォーマンスを高める方法は、様々な半導体プロセスアプリケーションにとって、相当興味深く、また、潜在的な応用を有する。半導体プロセシングは、特に厳格な品質要求を必然的に伴う集積回路の製造、及び、様々な他の分野の中で典型的に使用される。例えば、半導体プロセス技術は、様々のテクノロジーを使用するフラットパネルディスプレーの製造、及び、微小電気機械システム（ＭＥＭＳ）の製造の中でも使用される。
【０００４】
シリコン含有及びゲルマニウム含有物質中のひずみを引き起こす多くのアプローチが、様々な結晶物質間の格子定数の違いの活用に焦点を当てた。例えば、結晶ゲルマニウムの格子定数は５．６５Åであり、結晶シリコンの格子定数は５．４３１Åであり、また、ダイヤモンド炭素の格子定数は３．５６７Åである。ヘテロエピタキシは、形成した膜が下にある結晶物質の格子定数を取り入れるように、異なる結晶物質上に特定の結晶物質の薄層を堆積させることを含む。例えば、このアプローチを使用すると、ひずみシリコン・ゲルマニウム層を、単結晶シリコン基板上へのヘテロエピタキシャル成膜によって形成することができる。ゲルマニウム原子がシリコン原子よりわずかに大きく、且つ、堆積したヘテロエピタキシャル・シリコン・ゲルマニウムがその下のシリコンのより小さな格子定数に束縛されるので、シリコン・ゲルマニウムは、ある程度（ゲルマニウム含有量の関数として変わる）まで圧縮的にひずむ。典型的には、シリコン・ゲルマニウム層のバンドギャップは、シリコン・ゲルマニウム中のゲルマニウム含有量の増加につれて純粋なシリコンの場合の１．１２ｅＶから純粋なゲルマニウムの場合の０．６７ｅＶまで単調に減少する。別のアプローチでは、引っ張りひずみは、緩和シリコン・ゲルマニウム層上にシリコン層をヘテロエピタキシャル堆積させることによって単結晶シリコン薄膜に形成される。この例では、ヘテロエピタキシャル堆積したシリコンの格子定数が下の緩和シリコン・ゲルマニウムのより大きな格子定数に束縛されるので、堆積したシリコンはひずませられる。引っ張りひずみを持たされたチャネルは典型的には増加した電子移動度を示す。また、圧縮的にひずんだチャネルは増加した正孔移動度を示す。
【０００５】
これらの例において、ひずみは、格子構造において、シリコン原子を他の原子に取り替えることによって、単結晶シリコン含有物質の中に導入される。この技術は典型的に置換ドーピングと呼ばれる。例えば、ゲルマニウム原子が、そのゲルマニウム原子が置換するシリコン原子より大きいので、単結晶シリコンの格子構造中のシリコン原子のうちのいくつかに対するゲルマニウム原子の置換は、形成される置換的にドープされた単結晶シリコン物質中の圧縮ひずみを生成する。炭素原子が、その炭素原子が置換するシリコン原子より小さいので、炭素を用いた置換ドーピングによって単結晶シリコンに引っ張りひずみを導入することが可能である。さらなる詳細は、New York ２００２、Taylor and Francis,「シリコン・ゲルマニウム炭素合金」、頁５９〜８９、第３章のＪｕｌｙ Ｌ．Ｈｏｙｔによる「置換的な炭素の取り込み、及びＳｉ１−ｙＣｙ／Ｓｉ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ／Ｓｉヘテロ接合の電気特性」において提供されている。ここに、それを、「Ｈｏｙｔ論文」と呼ぶ。しかしながら、非置換的な不純物はひずみを引き起こさない。
【０００６】
同様に、電気的ドーパントも、電気的活性化のためにエピタキシャル層に置換的に取り入れられるべきである。ドーパントが堆積するように取り入れられるか、あるいは、基板が所望のレベルの置換及びドーパント活性化を達成するためにアニールされるべきかのいずれが必要である。格子構造にドーパントを取り入れる際、調整させる格子定数のための不純物あるいは電気的ドーパントのイン・サイチュ・ドーピングは、アニーリングが後続するエクス・サイチュ・ドーピングよりもしばしば好まれる。それは、アニーリングがサーマルバジェットを消費するためである。しかしながら、実際上、イン・サイチュの置換的なドーピングは、ドーパントが成膜中に非置換的に組み込まれる傾向によって複雑になる。例えば、ドーパントが、格子構造中のシリコン原子を置換することではなく、シリコン内のドメインかクラスター中の隙間に入って組み組まれる。非置換ドーピングは、例えば、シリコンの炭素ドーピング、シリコン・ゲルマニウムの炭素ドーピング、及び電気的活性ドーパントによる半導体のドーピングを複雑にする。Ｈｏｙｔ論文の第７３ページの図３．１０において示されたように、従来の堆積方法は、２．３原子％までのイン・サイチュ・ドープされた置換的な炭素含量を有する結晶シリコンを作るために使用された。この原子％は、５．４Å以上の格子間隔及び１．０ＧＰａ未満の引張応力に相当する。
【０００７】
ソース及びドレイン間のシリコン・チャネルに対して圧縮ひずみ、或いは引っ張りひずみを作用させるために、ソース及びドレインのリセスにシリコン含有合金を「ストレッサー」として埋め込むことができる。例えば、ソース及びドレインのリセスにおけるひずみエピタキシャル・シリコン・ゲルマニウム（ＳｉＧｅ）はシリコン・チャネルに圧縮ひずみを形成し、正孔移動度を高めることができる。同様に、ソース／ドレイン・リセスにおける引っ張りひずみを有する炭素不純物添加のシリコン（Ｓｉ：Ｃ）エピタキシャル合金は、チャネルに引っ張りひずみを導入し、電子移動度を向上させることができる。一般的に、チャネルに対するひずみは、ＣまたはＧｅのような不純物の濃度と関係がある。言いかえれば、Ｇｅ又はＣの含有量が高いほど、生成されたひずみが大きい。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明の一側面によれば、選択的に半導体物質を形成する方法が提供される。基板は化学気相成長チャンバ内に提供される。基板は絶縁表面と単結晶半導体表面を含んでいる。単結晶半導体表面はリセスを含んでいる。半導体ストレッサーは、リセスにおいて選択的に形成される。リセス内の半導体ストレッサーの上部が下部より大きいひずみを有し、且つ上部がリセスの側壁へ伸びるように、半導体ストレッサーは傾斜される。
【０００９】
本発明の別の一側面によれば、ヘテロエピタキシャル半導体物質を選択的に形成する方法が提供される。半導体物質は、基板のリセスされた単結晶半導体領域の底部及び側壁表面上に形成される。前記底面上の半導体物質のヘテロエピタキシャル膜を残しながら、前記リセスされた領域の側壁表面から半導体物質の一部を選択的に除去する。後に成膜された半導体物質のヘテロエピタキシャル膜が、先に成膜された半導体物質のヘテロエピタキシャル膜と比較して、異なる濃度の、ひずみを引き起こす不純物を含むように、成膜及び選択的除去は繰り返される。
【００１０】
本発明の別の一側面によれば、リセスに半導体物質を形成する方法が提供される。絶縁領域及びリセスが形成されている基板が提供される。リセスに、ヘテロエピタキシャル・シリコン含有物質のライナー層を形成する。ライナー層は、ひずみを引き起こす不純物を含み、リセスを部分的に埋め込む。そのリセスは、ライナー層上に形成されたフィラーによって埋め込まれる。該フィラーは、ライナー層より低い濃度の不純物を有するシリコン含有物質を含む。
【００１１】
本発明の別の一側面によれば、基板中のリセス、ヘテロエピタキシャル・ライナー、フィラー、及びリセスに隣接するトランジスタ・チャネルを有する半導体装置が提供される。ヘテロエピタキシャル・シリコン含有ライナーは、リセスの単結晶側壁表面のすべてを実質的に覆う。ライナーは、格子定数を変更させる不純物を含む。フィラーは、ライナー上に形成され、リセスを埋め込む。フィラーが、ライナーより低い濃度の不純物を有するシリコン含有物質を含む。
【００１２】
本発明の別の一側面によれば、リセス、及びリセスに隣接するトランジスタ・チャネルを有する半導体基板が提供される。そのリセスは、ヘテロエピタキシャル・ストレッサー物質により埋め込まれる。リセス内のストレッサー物質の上部は第１の不純物濃度を有する。また、リセス内のストレッサー物質の下部は第２の不純物濃度を有する。第１の不純物濃度は第２の不純物濃度より高い。また、上部は伸びて、リセスの側壁と接続する。
【００１３】
本明細書で開示された方法及びシステムの典型的な実施の形態は、説明の目的のためのものに過ぎない添付の図面においても示される。それらの図面では、同様の参照符号は同様の部分を示す。
【発明を実施するための最良の形態】
【００１４】
用語「不純物」は、ここでは、シリコンのみの場合の半導体格子定数を変更するゲルマニウムまたは炭素のような添加剤を呼ぶために使用される。生成された半導体化合物は、合金、あるいは単にヘテロエピタキシャル膜としてしばしば呼ばれる。「ドーパント」は、リン、ヒ素、ホウ素などのような不純物か電気的ドーパントのいずれかを指すことができる。用語「シリコン含有物質」及び類似の用語は、本明細書では、広範囲内の様々なシリコン含有物質を呼ぶために使用される。そのようなシリコン含有物質は、限定の意味ではないが、シリコン（結晶シリコンを含む）、炭素不純物添加のシリコン（Ｓｉ：Ｃ）、シリコン・ゲルマニウム（ＳｉＧｅ）、及び炭素不純物添加のシリコン・ゲルマニウム（ＳｉＧｅ：Ｃ）を含む。本明細書で使用されているように、「炭素不純物添加のシリコン」、「Ｓｉ：Ｃ」、「シリコン・ゲルマニウム」、「ＳｉＧｅ」、「炭素不純物添加のシリコン・ゲルマニウム」、「ＳｉＧｅ：Ｃ」、及び同様の用語は、示されている化学元素を様々な比率で、また、オプション的には微量の他の元素を含む物質を指す。例えば、「シリコン・ゲルマニウム」は、シリコン、ゲルマニウム、及びオプション的には他の元素、例えば、炭素のようなドーパント及び電気的活性ドーパントを含む物質である。「Ｓｉ：Ｃ」及び「ＳｉＧｅ：Ｃ」のような省略表現の用語は、それ自身が化学量論的な化学式ではなく、従って、示されている元素を特定の比率で含む物質に限定されない。更に、Ｓｉ：Ｃ及びＳｉＧｅ：Ｃのような用語は、リン及び炭素不純物添加のシリコン物質がそれぞれ用語Ｓｉ：Ｃ及び用語Ｓｉ：Ｃ：Ｐ内に含まれるように、他のドーパントの存在を除外することは意図していない。別に明記されない限り、本明細書では、シリコン含有膜の中で炭素またはゲルマニウムのようなドーパントの割合は、全体の膜又はサブ膜に対する原子百分率（原子％）で表現される。理解されるように、シリコン含有膜の中に、炭素またはゲルマニウムのような不純物ドーパント（電気的ドーパントのような元素を除く）の濃度は、ここに説明されているように、少なくとも約０．３原子％である。しかしながら、当業者は、電気的ドーパントが膜の中のひずみを引き起こし得、よって、そのような膜に含まれることができることを理解するであろう。
【００１５】
シリコン含有物質に置換的にドープされたゲルマニウムまたは炭素のような不純物の量は、例えば、Ｘ線回折によって不純物添加のシリコン含有物質の垂直の格子間隔を測定し、その後、ＳｉＧｅ合金の場合には単結晶シリコン及び単結晶ゲルマニウム間の直線補間を行うことによりＶｅｇａｒｄ則を適用し、あるいは、Ｓｉ：Ｃ合金内の炭素の場合にはＫｅｌｉｒｅｓ／Ｂｅｒｔｉ関係を適用することにより決定されることができる。この技術に関するさらなる詳細はＨｏｙｔ論文の中で提供されている。二次イオン質量分析（ＳＩＭＳ）は不純物添加のシリコン中の全不純物含量を決定するために使用されることができる。全不純物含量から置換型不純物含量を引くことにより、非置換的な又は格子間の不純物含量を決定することが可能である。別のシリコン含有物質の置換的にドープされた別の元素の量も、同様の方法で決定することができる。
【００１６】
「基板（Substrate）」は、この用語がここに使用されているように、その上に成膜されるワークピース、あるいは１つ以上の成膜ガスにさらされた表面の何れかを指す。例えば、一部の実施の形態では、基板は、単結晶シリコンウェーハ、絶縁体上の半導体（ＳＯＩ）基板、あるいはエピタキシャル・シリコン表面、シリコン・ゲルマニウム表面、又はウェーハ上に堆積したIII-Ｖ材料である。ワークピースはウェーハに限定されず、ガラス、プラスチック、あるいは半導体プロセスで使用される別の基板を含む。示している実施の形態では、基板はすでに、２つ以上の異なるタイプの表面を有するようにパターニングされている。一部の実施の形態では、隣接する誘電体あるいは絶縁体上の成膜を最小限にし、より好ましくは回避しながら、シリコン含有膜を、単結晶半導体物質上に選択的に形成する。別の実施の形態で、成膜は、隣接する絶縁体上には非晶質か多結晶物質を堆積するが、単結晶半導体表面上にはエピタキシ堆積が生じる。誘電体または絶縁体材料の実例は、炭素ドープ及びフッ素ドープしたシリコンの酸化物のような低誘電率のものを含む二酸化シリコン、窒化シリコン、金属酸化膜、及び金属ケイ酸塩を含む。
【００１７】
用語「エピタキシャル」、「エピタキシによって」、「ヘテロエピタキシャル」、「ヘテロエピタキシャルによって」、及び類似の用語は、ここでは、堆積した膜が下にある膜か基板の格子定数を取り入れる、又はそれに従うという方式で結晶基板上に結晶シリコン含有物質の成膜を指すために使用される。堆積した膜の組成が下にある膜か基板のそれとは異なる場合、エピタキシャル成膜はヘテロエピタキシャルである。堆積した膜の組成が下にある膜か基板のそれと同じである場合、エピタキシャル成膜はホモエピタキシャルである。
【００１８】
一部のアプリケーションでは、パターン化された基板は、第１の表面モフォロジを有する第１の表面、及び第２の表面モフォロジを有する第２の表面を有する。表面が同じ元素から作られても、表面のモフォロジ又は結晶化度が異なる場合、表面は異なると考えられる。非晶質及び結晶状態は異なるモフォロジの例である。多結晶のモフォロジは、整然とした結晶の乱雑な配列から成り、よって中程度の秩序を有する結晶構造である。多結晶体中の原子は個々の結晶内では秩序正しいが、結晶それ自体は互いに関して長距離の秩序を欠く。単結晶モフォロジは、高度の長距離秩序を有する結晶構造である。エピタキシャル膜は、面内結晶構造、及び該膜が成長する、典型的に単結晶の基板と同一の配向によって特徴づけられる。これらの物質中の原子は、原子スケールでの比較的長距離にわたって持続する格子状の構造に配列される。非晶質のモフォロジは、原子が一定の周期配列を欠くので、低い秩序の非晶質の構造となる。他のモフォロジは、非晶質及び結晶物質の微結晶及び混合を含む。従って、「非エピタキシャル」は、非晶質、多結晶、微結晶、及びそれらの混合を包含する。ここに使用されているように、「単結晶」あるいは「エピタキシャル」は、トランジスター製造に一般に使用されるように、許容できる数の欠陥を有する顕著に大きな結晶構造を記述するために使用される。膜の結晶化度は、通常非晶質から多結晶、単結晶まで連続的に下がる。低密度の欠陥にもかかわらず、結晶構造は、しばしば単結晶あるいはエピタキシャルであると考えられている。異なるモフォロジに起因しても、及び／又は異なる物質に起因しても２つ以上の異なるタイプの表面を有する混合基板の具体的な例は、限定を意味しないが、単結晶／多結晶、単結晶／非晶質、エピタキシャル／多結晶、エピタキシャル／非晶質、単結晶／誘電体、エピタキシャル／誘電体、導体／誘電体、及び半導体／誘電体を含む。ここに説明される、２つのタイプの表面を有する混合基板上にシリコン含有膜を堆積させる方法は、３つ以上の異なるタイプの表面を有する混合基板にも適用可能である。
【００１９】
リセスされたソース／ドレイン領域に臨界厚さ以下の厚さに成長する場合、引っ張りひずみをもつシリコン含有物質は、リセスされたソース／ドレイン領域に隣接するシリコン・チャネルに一軸性の引っ張りひずみを引き起こす。そのような引っ張りひずみ物質は、限定はしないが、炭素不純物添加のシリコン膜（Ｓｉ：Ｃ膜）、及び、炭素不純物添加のシリコン・ゲルマニウム膜（ＳｉＧｅ：Ｃ膜）を含む。このＳｉＧｅ：Ｃ膜は、そのゲルマニウム濃度が炭素濃度の約８〜１０倍以下であり、強化された電子移動度を引き起こし、それは、またＮＭＯＳデバイスにとって特に有益である。これは、ひずみシリコン層をサポートするために緩和シリコン・ゲルマニウムバッファ層を提供する必要をなくす。そのようなアプリケーションでは、電気的に活性のドーパントは、ドーパントソースまたはドーパント前駆体を使用して、イン・サイチュ・ドーピングによって取り入れられる。典型的なｎ型ドーパントソースは、ホスフィン及びアルシンのような、ヒ素蒸気及びドーパント、水素化物を含む。シリルホスフィン、例えば（Ｈ３Ｓｉ）３−ｘＰＲｘ、及びシリルアルシン、例えば（Ｈ３Ｓｉ）３−ｘＡｓＲｘは、リン及びヒ素ドーパントの代替前駆体である。ここでは、ｘは、０、１、又は２であり、Ｒｘは、Ｈ及び／又はジュウテリウム（Ｄ）である。リン及びヒ素は、ＮＭＯＳデバイスのソース及びドレイン領域をドープするのに特に有用である。ＳｂＨ３及びトリメチルインジウムはそれぞれアンチモンとインジウムの代替ソースである。そのようなドーパント前駆体は、下記に説明されるような膜、好ましくは、リン、アンチモン、インジウム、またヒ素不純物添加のシリコン、Ｓｉ：Ｃ、又はＳｉＧｅ：Ｃの膜及び合金の準備に有用である。
【００２０】
リセスされたソース／ドレイン領域に臨界厚さ以下の厚さに成長した場合、圧縮的にひずませられたシリコン含有物質は、リセスされたソース／ドレイン領域に隣接するシリコン・チャネルに一軸性の圧縮ひずみを引き起こし、ＰＭＯＳデバイスには特に有益な強化された正孔移動度をもたらす。そのような圧縮的にひずませられた物質は、限定をしないが、シリコン・ゲルマニウム膜（ＳｉＧｅ膜）、及び、ゲルマニウム濃度が炭素濃度の約８〜１０倍以上となる炭素不純物添加のシリコン・ゲルマニウム膜（ＳｉＧｅ：Ｃ膜）を含む。そのようなアプリケーションでは、電気的に活性のドーパントはドーパントソースまたはドーパント前駆体を使用して、イン・サイチュ・ドーピングによって取り入れられる。典型的なｐ型ドーパント前駆体は、ホウ素ドーピングのためのジボラン（Ｂ２Ｈ６）及び三塩化ホウ素（ＢＣｌ３）を含む。Ｓｉのための他のｐ型ドーパントはＡｌ、Ｇａ、Ｉｎ、及びメンデレーエフの元素表のＳｉの左側の任意の金属を含む。そのようなドーパント前駆体は、下記に説明されるような膜、好ましくは、ホウ素不純物添加のシリコン、ＳｉＧｅ、またＳｉＧｅ：Ｃの膜及び合金の準備に役立つ。
【００２１】
過度の転位を持たずに、リセスされたソース及びドレイン領域に成長できるＳｉＧｅまたはＳｉ：Ｃ膜の厚さには制限がある。成長できる膜の厚さは、不純物含量に通常反比例する。現在、一様な組成及び約１０〜５０ｎｍの範囲内の厚さのＳｉＧｅ合金は、約４０原子％未満のＧｅを有するＳｉＧｅ、及び、約３原子％未満のＣを有するＳｉ：Ｃにとって許容可能な転位量で形成されることができる。これらの範囲を越えると、処理温度が転位核形成を抑制するために下がるので、膜の許容できる厚さ及び成長率は劇的に減少する。例えば、典型的には、純粋なＧｅのほんの僅かな数の単分子層が転位のないままシリコン上で成長することができる。この臨界厚さを越えると、デバイスの性能に有害な、かなりの量の転位が、膜の中で生成される。全面的な高い不純物含量は転位をもたらす場合がある。ここに説明される好ましい実施の形態では、トランジスタ・チャネルに隣接するリセスの側壁にひずみを位置させることにより、ひずみの効果を最大限にしながら、ストレッサー中の全面的な不純物含量を減少させる。
【００２２】
露出した半導体のウィンドウに、Ｓｉ：Ｃ、ＳｉＧｅ、及びＳｉＧｅ：Ｃのようなシリコン含有物質を含むひずみ膜を形成する技術を開発した。図示した実施の形態では、隣接のチャンネル領域に対する応力を働かせるために、ひずみ膜はリセスされたソース／ドレイン領域に形成され、従って、「ストレッサー」とも呼ばれる。好ましい実施の形態によれば、基板に引き起こされた全面的なひずみに比べて、隣接のトランジスタ・チャネル領域上に引き起こされたひずみを増大させるために、ひずみヘテロエピタキシャル半導体物質は、リセスされたソース／ドレイン領域に堆積される。ストレッサーがリセス内の異なる領域で異なる組成を有するので、ストレッサーは傾斜する。しかし、この傾斜は２つ以上の離散的な膜において連続的、又は段階的でありえる。
【００２３】
リセス側壁へ伸びる表面に最大のひずみを有する傾斜ストレッサー
図１〜図５Ｄは１つの実施の形態を例示する。この実施の形態では、ヘテロエピタキシャル・ストレッサー物質の成膜はボトム−アップ方法で行われ、また、最大のひずみが上面にあって、リセスの側壁まで伸びるように傾斜されている。そのような成膜は、例えば、（ａ）ブランケット成長によってリセスの中にＳｉ：Ｃ膜を形成し、そして（ｂ）リセスの底部にヘテロエピタキシャル膜を残すようにリセスの側壁から半導体物質を選択的にエッチングすることによって達成することが可能である。ステップ（ｂ）は、絶縁体上の非エピタキシャル半導体物質を同時にエッチングすることができる。リセスされたソース／ドレイン領域上の目標エピタキシャル膜厚さが達成されるまで、ステップ（ａ）及び（ｂ）は異なる不純物レベルでオプション的には周期的に繰り返され、従って、異なるレベルのひずみが周期的に繰り返される。代替の実施の形態では、別の成膜技術は基板のリセスに垂直に傾斜するシリコン含有物質を形成するために使用されることができる。
【００２４】
後続のＨF洗浄を伴うドライエッチング及びイン・サイチュ・アニーリングによって、リセスされたソース／ドレイン領域を形成することが可能である。ドライエッチングが使用される実施の形態では、選択的に成膜した約１〜３ｎｍの薄いシリコン・シード膜は、エッチング損傷を減らすのを促進する。シード膜は、さらに先のドーパント注入工程によって引き起こされた損傷を償うのを促進する。一例の実施の形態では、そのようなシード膜は、約７００〜８００°Ｃの成膜温度でＨＣｌ及び二塩化シランの同時供給を使用して選択的に堆積されうる。
【００２５】
一部の実施の形態による周期的なブランケット成膜及びエッチング工程は、図１において提供されるフロー・チャートに示され、また、図２〜図５Ｄに示す部分的に形成された半導体構造の略図に示されている。以下では、特定の周期的なプロセスによる引っ張りひずみＳｉ：Ｃ成膜に関する実施の形態の文脈条件で議論するが、当然のことながら、ここに説明されるリセスのボトム−アップ、傾斜的な埋め込みは、別の技術によってボトム−アップ方法で形成される別のひずみ物質のエピタキシャル膜の形成に使用されることができる。Ｓｉ：Ｃの実施の形態は、好ましくは、約０．１〜４原子％、より好ましくは約１〜３原子％の範囲内の置換的な炭素を含み、基板表面の近くに最も高いひずみを有するように傾斜される。好ましい周期的なプロセスは、与えられた膜品質に関して、従来の選択的成膜のために同時のエッチャント及び前駆体を流す場合よりも、Ｓｉ：Ｃをより高い炭素濃度で選択的に形成することができ、且つ、ストレッサーの最も高いひずみの部分が、リセスの一番上に位置し、且つ、チャネルに隣接するリセス壁まで伸びることを可能にする。そのことは、当業者は十分に理解するであろう。当然のことながら、いくつかのインプリメンテーションでは、リセス壁は、リセスがエッチングされた後、リセスをライン（内側を覆うことを意味する）するために形成されるエピタキシャル層によって画定されることができる。ここに説明された技術は、リセスされたソース／ドレイン領域に、ＳｉＧｅ及びＳｉＧｅ：Ｃのような別のエピタキシャル膜の成膜に使用されることもできる。
【００２６】
特に、図１は、その操作ブロック１０において、ソース／ドレイン領域をリセスした基板が処理チャンバに配置されることを示している。操作ブロック２０に示すように、半導体合金層は、基板上にコンフォーマルに成膜される。１つの実施の形態では、このコンフォーマルな成膜は、基板のいかなる絶縁物領域上には非晶質か多結晶物質、また、ソース／ドレイン領域の底部及び側壁上にはエピタキシャル堆積を残すブランケット成膜である。コンフォーマルな成膜の後に、操作ブロック３０に示すように、非晶質か多結晶物質の領域及び側壁エピタキシャル物質はすべて、選択的にエッチングされる。選択的エッチングの後に、操作ブロック４０に示すように、リセスされたソース／ドレイン領域中のエピタキシャル膜の目標厚さが達成されているかどうかを決定する。目標厚さが達成されている場合、操作ブロック４５において示しているように、プロセスは終了する。目標厚さが達成されていない場合、操作ブロック５０に示しているように、プロセスは、炭素のような、ひずみを引き起こす不純物の濃度をインクリメントする又は増大させることにより周期的に継続される。この増大した濃度は、操作ブロック２０に示されている半導体合金層の次のコンフォーマルな成膜に使用される。増大した不純物濃度を用いた次のコンフォーマルな成膜の後は、操作ブロック３０に示すように、非晶質か多結晶及び側壁エピタキシャル物質の選択的エッチングが続く。この成膜及びエッチング工程の後に、リセスされたソース／ドレイン中のエピタキシャル膜の厚さは、操作ブロック４０において示すように、目標厚さが達成されたか否かを決定するために評価される。目標厚さが達成されるまで、この周期的なプロセスが繰り返される。傾斜したストレッサーを達成するために、操作ブロック２０〜５０は少なくとも２サイクル行われる。
【００２７】
図２は、シリコンウェーハのような半導体基板１００において形成されたパターニングされた絶縁体１１０を含む典型的な基板の略図を提供する。酸化物に埋め込まれたシャロウ・トレンチ・アイソレーション（ＳＴＩ）の形を有する図示の絶縁体１１０は、素子分離領域１１２を画定し、ゲート電極１１５構造の何れかの側に示された、リセスされたソース／ドレイン領域１１４に隣接する。ゲート電極１１５が基板のチャンネル領域１１７に重なることに留意する。チャネル１１７、ソース及びドレイン領域１１４はともに、トランジスターの活性領域を画定する。活性領域は、通常素子分離領域１１２に囲まれて、隣接装置とのクロストークを防止する。別の構成では、複合トランジスターが素子分離領域に囲まれることもできる。一例では、ゲート構造１１５の上面を誘電材料で覆うことができる。その後、この表面は、その上の成膜に関してフィールド領域１１０と同様に作用し、ゲートの上面上の成膜は、フィールド領域上の成膜と同様の結晶化度を有する。ゲート１１５が誘電材料で覆われていない場合においては、ゲートの表面上には多結晶物質が成長する。その後、多結晶物質は、多結晶物質のイン・サイチュ・エッチングによって除去することができる。しかし、領域１１０からの物質の除去を保証するために、圧力、ガスフローなどのような異なる条件セットを適用する場合がある。
【００２８】
以下では、ＮＭＯＳアプリケーション用の炭素不純物添加のシリコン（Ｓｉ：Ｃ）の具体的な例を伴う実施の形態を説明する。図３に概略的に示しているように、ブランケットＳｉ：Ｃ層１２０、１２５、１３０は、好ましくはシリコン前駆体としてトリシランを使用し、さらに炭素前駆体を流すことによって混合基板上に形成される。これは、素子分離領域１１２上のＳｉ：Ｃの主に非晶質か多結晶、或いは非エピタキシャル堆積１２０、リセスされたソース／ドレイン領域１１４をラインするＳｉ：Ｃの下部エピタキシャル堆積１２５、及び側壁エピタキシャル堆積１３０をもたらす。「ブランケット成膜」は成膜段階で非晶質絶縁体１１０及び単結晶ソース／ドレイン領域１１４の両方の上に正味の成膜がなされることを意味することに留意する。エッチャントまたはハロゲン化物が無いことがブランケット成膜プロセスで好まれているが、その場合、成膜は、「非選択的」と考えることもできるが、ある量のエッチャントは、様々な領域上の堆積の厚さの比を合わせるのに望ましい場合がある。そのような小量のエッチャントが望ましい場合の成膜工程は部分的に選択的でありながら、ブランケットであることが可能である。それは、各成膜段階が絶縁体１１０及び単結晶領域１１４の両方の上に最終的な成膜を有するためである。
【００２９】
一実施の形態によれば、その後、非晶質か多結晶の堆積１２０及び側壁エピタキシャル堆積１３０の領域は、選択的にエッチングされ、よって、図４において概略的に示される構造が形成される。別の実施の形態では、側壁領域上の堆積は多結晶又は非晶質の物質でありえる。エピタキシによって堆積された一部のＳｉ：Ｃが、選択的エッチング中に、リセスされたソース／ドレイン領域１１４中の下部エピタキシャル層１２５から除去されるが、少なくとも下部エピタキシャル層１２５のうちの一部は残る。２つの表面上での成長率の差異により、側壁エピタキシャル層１３０は異なる結晶面の上に成長し、そして、下部エピタキシャル層１２５よりもより欠陥になりがちである。当業者は次のことを十分に理解するであろう。即ち、垂直の側壁エピタキシャル層１３０中の格子間隔は、下部エピタキシャル層１２５中のそれより小さい。それは２つの表面での成長率の差異をもたらす。従って、側壁エピタキシャル層１３０は、非エピタキシャル物質１２０と共に、より容易に除去される。このため、プロセスの各サイクルは、リセス１１４における大きなボトム−アップ埋め込みを達成するように調整されることができる。図１の議論から十分に理解されるように、各サイクルは、ブランケット・コンフォーマルな成膜２０及びリセス側壁からの選択的エッチング３０を含む。
【００３０】
以下にてより詳細に議論されるように、典型的な実施の形態では、気相エッチング・ケミカルは、好ましくは、フッ素、臭素あるいは塩素含有の気相化合物のようなハロゲン化物、及び特にＨＣｌまたはＣｌ２のような塩素ソースを含む。いくつかの実施の形態では、エッチング・ケミカルはさらに、ゲルマニウム・ソース、例えば、モノゲルマン（ＧｅＨ４）、ＧｅＣｌ４、有機金属Ｇｅ前駆体あるいは固体ソースＧｅのようなゲルマンを含む。当業者は、同じエッチング・ケミカルがＳｉＧｅ及びＳｉＧｅ：Ｃ膜にも適していることを認識するであろう。
【００３１】
図４を参照して上記説明した選択的なエッチングプロセスの後に、第２のブランケットＳｉ：Ｃ層１２２、１３２、１３５は、図５Ａに示すように、混合基板上に堆積される。この第２のブランケットＳｉ：Ｃ層１２２、１３２、１３５は、図３に示した第１のブランケットＳｉ：Ｃ層１２０〜１３０より高い濃度で炭素を含んでいる。一実施の形態によれば、第１のブランケットＳｉ：Ｃ層１２０、１２５、１３０の炭素濃度は、約１〜１．５原子％間であり、第２のブランケットＳｉ：Ｃ層１２２、１３２、１３５の炭素濃度は、約１．５の原子％より大きく、好ましくは、約１．５〜４原子％の範囲にある。ＳｉＧｅ膜の成長のための別の実施例では、第１のブランケットＳｉＧｅ層１２０、１２５、１３０のゲルマニウム濃度は、１０〜２０原子％の範囲にあり、また好ましくは、約１５原子％である。第２のブランケットＳｉＧｅ層１２２、１３２、１３５のゲルマニウム濃度は、２０〜１００原子％の範囲にあり、また、好ましくは約３０〜６０原子％の範囲にある。図５Ａに示しているように、第２のブランケットＳｉ：Ｃ層１２２、１３２、１３５は、非晶質あるいは多結晶のシリコン部分１２２、側壁エピタキシャル部分１３２、及びリセス底部部分１３５を含んでいる。その後、図５Ｂに示すように、Ｓｉ：Ｃのこの第２の膜１２２、１３２及び１３５は、酸化物領域１１２の非晶質絶縁体１１０上のＳｉ：Ｃ非エピタキシャル部分、及び側壁エピタキシャル層１３２を除去するために選択的にエッチングされる。別の実施の形態では、側壁堆積は非晶質かあるいは多結晶である。どんな場合も、この実施の形態においては、側壁層は、底部エピタキシャル物質より容易に除去される。
【００３２】
図１の決定ブロック４０に示すように、エピタキシャルＳｉ：Ｃ膜の目標厚さがリセスされたソース／ドレイン領域１１４上に達するまで、逐次的により高い炭素濃度を有するＳｉ：Ｃ層のブランケット成膜、及びそれに続く選択的なエッチング処理を含む周期的なプロセスが繰り返される。この周期的なプロセスは、第２のサイクルのブランケットＳｉ：Ｃ膜１２２、１３２及び１３５の成膜を示す図５Ａに概略的に示され、また、第２のサイクルの非晶質か多結晶Ｓｉ：Ｃ層１２２及び側壁エピタキシャル層１３２をエッチングして、より増大した厚さを有する底部を覆うエピタキシャルＳｉ：Ｃを残す図５Ｂにも示されている。増大する厚さを有する底部を覆うエピタキシャルＳｉ：Ｃは、リセスされたソース／ドレイン領域１１４中の離散的な傾斜膜１２５及び１３５を含んでいる。図５Ｃは、エピタキシャル埋め込みされたソース／ドレイン領域１１４を残す更なるサイクルの結果を示す。図５Ｃには、離散的な選択的に傾斜されたエピタキシャル層の最上層１４５は、酸化物領域１１０とほぼ同一平面上である。１つの更なるサイクルとして示されたが、当業者は、リセスされたソース／ドレイン領域１１４を埋め込むために、追加のサイクルが行われ得ることを認識するであろう。
【００３３】
図５Ｃは３つの離散的な傾斜された膜を示しているが、当業者は、他の実施の形態の中で、酸化物領域とほぼ同一平面上の上面を有するエピタキシャル埋め込みされたソース／ドレイン領域を達成するために、より多い又はより少ない数の離散的な傾斜された膜が可能であることを十分に理解するであろう。当然のことながら、別の実施の形態では、離散的な傾斜されたエピタキシャル層１２５、１３５、１４５は、高いソース／ドレイン領域１１４として選択的に形成されることができる。図５Ｃに示すように、形成された各膜は、少なくともリセスされた領域１１４の側壁表面の一部を覆う。別の実施例によれば、膜１２５、１３５及び１４５などは、次第により高い炭素濃度を有する連続的に堆積された膜によって、連続的に傾斜された膜を形成することができる。例えば、各層は、堆積されるままに傾斜されることができ、及び／又は、後の熱処理は拡散によってこの傾斜を平らにすることができる。傾斜された膜が連続的か、それとも、段階的かに拘わらず、リセスされた領域１４内の最も高いひずみは、リセスの一番上にあり（ウェーハの表面とほぼ同一平面上）、また、傾斜されたエピタキシャル層１２５、１３５及び１４５などの各々は、チャネルに隣接するリセス側壁まで伸びる。従って、側壁でさえ、傾斜は、側壁から遠ざかって伸びてゆき、水平であるというよりむしろ主に垂直である。上で述べたように、いくつかの構成では、リセス側壁は、オプションのリセス洗浄あるいは熱的平滑化のステップを有するエッチング工程によって画定される。別の構成では、リセス側壁は、薄いエピタキシャル層のようなライニング層によって画定される。傾斜された構造の堆積された各膜は約１〜１００ｎｍの厚さを有する。別の実施の形態によれば、堆積された各膜の厚さは約３〜５０ｎｍである。また別の実施の形態によれば、堆積された膜それぞれの厚さは約３〜５ｎｍである。いくつかの実施の形態では傾斜されたエピタキシャル層の各々は同じ厚さを有する。別の実施の形態では、傾斜されたエピタキシャル層は異なる相対的な厚さを有する。
【００３４】
選択的形成工程は、図５Ｄに示すように、誘電性の領域から堆積した物質を除去し、オプションのキャッピング層１５０を形成するために、ブランケット成膜及び選択的エッチングの追加のサイクルをさらに含むことができる。キャッピング層１５０は、不純物または電気的ドーパントを有してもよく、有しなくてもよい。例えば、オリジナルの基板表面、及びソース／ドレイン領域１１４間のチャネル１１７上にある、高いソース／ドレイン領域１１４の部分は、この部分が、チャネル１１７のレベルの上にあって、チャネルに対するひずみに寄与しないため、炭素を含有しないことができる。従って、オプションのキャッピング層１５０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、あるいはＳｉ：Ｃから形成されることができ、また、コンタクト・ケイ素化のために割増のＳｉを供給する役目をすることができる。一実施の形態では、キャッピング層１５０はＳｉ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、あるいはＳｉ：Ｃにより形成されるが、膜１２５、１３５、１４５はＳｉ：Ｃにより形成されることができる。別の実施の形態では、キャッピング層１５０がＳｉ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、あるいはＳｉ：Ｃにより形成されるが、膜１２５、１３５、１４５はＳｉＧｅにより形成されることができる。典型的な実施の形態では、形成された傾斜したＳｉ：Ｃ層はオプション的には電気的活性ドーパント、特に、リンあるいはヒ素のようなＮＭＯＳデバイスに適するドーパントを含む。
【００３５】
一実施の形態では、温度ランプ／安定化時間を同時に最小限にしながら、高濃度の置換的炭素及び電気的活性ドーパントを維持することを促進するために、基板温度は、少なくとも図１のエッチング段階３０において、好ましくは、低く維持され、例えば、約３５０〜７００℃の範囲に維持される。低温をエッチングに使用することは、さらに、電気的活性ドーパント原子がエッチング中に非活性化される可能性を低減する。例えば、Ｃｌ２ガスを用いたエッチングは、エッチング温度を下げることを好都合に可能にし、それにより、置換的炭素及び電気的活性ドーパントを維持するのを促進する。エッチング段階での低温は、低温で達成される高いドーパントの取り込みをうまく利用しながら、成膜段階の温度と大よそ一致することを可能にする。エッチング速度は、エッチング段階で例えば、ＧｅＨ４、ＧｅＣｌ４、有機金属Ｇｅ前駆体、及び固体ソースＧｅのようなゲルマニウム・ソースを含めることにより、あるいは、エッチング段階で温度をフラッシュ・ランピング（Flash Ramping）してスループットを改善することにより、スループットを犠牲にせずに、これらの低温を可能にするように増大されることができる。セットポイント温度が複数のサイクルにわたって例えば±１０℃以内で比較的一定のままである等温処理は、スループットを改善し、温度のランピング及び安定化の時間を最小限にする。同様に、ブランケット成膜及びエッチング工程の両方とも好ましくは、互いの圧力セットポイントが±２０Ｔｏｒｒ以内で等圧である。等温及び／又は等圧の条件は、ランプ及び安定化の時間を回避してよりよいスループットを促進する。
【００３６】
図１に示すように、ブランケット成膜を行ってから選択的エッチングを行う２段階の工程は、ソース／ドレイン・リセスを埋め込むエピタキシャル膜の目標厚さが達成されるまで、オプション的には周期的に繰り返される。１サイクル及び安定化のための典型的なプロセス・パラメータは、下記のテーブルＡに要約されている。テーブルＡは、典型的な動作点、及び括弧の中の好ましい動作範囲の両方をリストしている。テーブルＡから明白なように、チャンバ温度、チャンバ圧力、及びキャリヤーガス流量のようなプロセス条件は、好ましくは、成膜及びエッチング段階において実質的に同様であり、それによって、スループットを上げることを可能にする。従って、下記の例は１サイクルの両段階に等温・等圧の条件を使用する。他のパラメーターは、異なる不純物濃度を有する、後続して堆積された膜に使用される。例えば、より高い不純物濃度を有する層を堆積するために、Ｓｉ及びＣ前駆体のフローは異なってもよく、あるいは、チャンバ温度は調節されてもよい。
【００３７】
【表１】
テーブルＡは、図１〜図５Ｄに関して上記議論されたように、リセスされたソース／ドレイン領域にエピタキシャルＳｉ：Ｃ膜を形成させるための典型的なプロセス・パラメータを提供している。テーブルＡの中で提供されているパラメーターを使用すれば、リセスされたソース／ドレイン領域において選択的に形成されたエピタキシャルＳｉ：Ｃ：Ｐ膜に関して、好ましくは約４〜１１ｎｍ／ｍｉｎの間にあり、より好ましくは、約８〜１１ｎｍ／ｍｉｎの間にある純成長率を達成することが可能である。さらに、Ｋｅｌｉｒｅｓ／Ｂｅｒｔｉ関係の適用によって決定されるような３．５％までの置換的炭素、及び約０．４〜２ｍΩ ｃｍの固有抵抗を有するＳｉ：Ｃ：Ｐ薄膜を達成することも可能である。成膜条件の操作によって、別の膜物性を得ることは可能である。当業者は、成膜条件が後続の成膜のために典型的に調節されることを理解するであろう。
【００３８】
ここに開示されているエッチング工程では、エピタキシャルＳｉ：Ｃは、各エッチング段階において約１０：１〜３０：１の範囲内のエッチング選択比で非晶質又は多結晶のＳｉ：Ｃより著しく遅くエッチングされる。側壁エピタキシャル物質も、エッチング段階において優先的に除去される。好ましい実施の形態では、周期的な成膜及びエッチング工程の条件は、リセスされたエピタキシャルソース／ドレイン領域１１４に、特にリセス１１４の底面上に、各サイクルにおいて純成長を達成する一方で、非晶質絶縁体１１０上の純成長を低減する、又は無くすように調整される。この周期的なプロセスは、成膜及びエッチング反応が同時に発生する従来の選択的成膜工程から区別可能である。
【００３９】
下記のテーブルＢ及びＣは、テーブルＡのレシピに類似するレシピを使用した場合の成膜、エッチングの持続時間、及び得られた膜の厚さの２つの例を挙げている。２つのレシピは、Ｓｉ３Ｈ８の分圧を増大させ、エッチャント分圧を最適化することにより、成膜及びエッチング速度の両方を調整するように違った風にチューニングされている。
【００４０】
【表２】
【００４１】
【表３】
前述したように、他の実施例では、上記説明された周期的なブランケット成膜／選択エッチング工程の代わりに、別の選択的成膜技術が、ボトム−アップ埋め込みの方法でリセスに傾斜されたストレッサーを形成するために使用されてもよい。
【００４２】
最大のひずみライニング・リセスを有する逆行ストレッサー
図６は、その操作ブロック３００において、リセスを有する基板が提供されることを示している。図６の操作ブロック３１０に示しているように、基板のリセスの単結晶表面はヘテロエピタキシャルひずみライナーによってラインされている。リセスをラインした後、ラインされたリセスは、操作ブロック３２０に示すように、ひずみライナーと比較して減少したひずみを有する物質によって埋め込まれる。
【００４３】
図７及び図８は、図６の方法の実施の形態を示している。図７は、シリコンウェーハのような半導体基板２００において形成されたパターニングされた絶縁体２１０を含む典型的な基板の略図を提供する。示している絶縁体２１０は、酸化物によって埋め込まれたＳＴＩの形で素子分離領域２１２を画定し、また、ゲート電極２１５構造のいずれか一側に示された、リセスされたソース／ドレイン領域２１４に隣接する。該ゲート電極２１５構造は基板２００のチャンネル領域２１７に重なる。例示する目的のために、絶縁体２１０は、全リセス表面が単結晶シリコンによって画定されるように、リセスされたソース／ドレイン領域２１４から分離されて示されている。しかしながら、理解されるように、別の構成では、いくつかのリセス表面は、図２に示したように絶縁体材料によって画定されることができる。ＳｉＧｅ、ＳｉＧｅ：Ｃ、及びＳｉ：Ｃのようなヘテロエピタキシャル・シリコン含有物質のライナー層２２５は、図７に示しているように、さらに絶縁物領域２１０をも有する基板２００のリセスされたソース／ドレイン領域２１４に形成される。ヘテロエピタキシャル・ライナー層２２５は、好ましくは、リセスされたソース／ドレイン領域２１４の単結晶表面上に選択的に、且つ、ヘテロエピタキシ的に形成される。
【００４４】
別の実施の形態によれば、ヘテロエピタキシャル・ライナー層２２５は、図１〜図５Ｄに関して上記説明されたように、絶縁物領域及びリセスされたソース／ドレイン領域を有する混合基板上に、ＳｉＧｅ、ＳｉＧｅ：Ｃ、又はＳｉ：Ｃのようなシリコン含有物質のブランケット膜を選択的に形成させ、そして、形成されたシリコン含有物質が、リセスされたソース／ドレイン領域においてのみ残るようにブランケット膜を選択的にエッチングすることにより形成されることができる。当業者は、このシリコン含有物質のブランケット膜が素子分離領域２１２上では実質的に非晶質か、多結晶又は非エピタキシャル物質であり、リセスされた領域２１４の底面上ではエピタキシャル物質であることを理解するであろう。図７に示しているように、リセスされた領域２１４の単結晶側壁も、シリコン含有物質のヘテロエピタキシャル・ライナー層２２５によって覆われている。リセスされた領域２１４の底面上のエピタキシャル物質及び側壁上のエピタキシャル物質は、ともにリセスされた領域２１４のヘテロエピタキシャル・ライナー層２２５を構成する。選択的エッチングの後、ヘテロエピタキシャル・ライナー層２２５だけがリセスされたソース／ドレイン領域２１４に残る。
【００４５】
図７に示しているように、ヘテロエピタキシャル・ライナー層２２５は、ヘテロエピタキシャル・ライナー層２２５がリセスされた領域２１４の側壁表面及び底面をすべて覆うように、リセスされた領域２１４をラインする。好ましくは、このヘテロエピタキシャル・ライナー層２２５は、リセスされた領域２１４の露出したシリコン上に実質的に一様に堆積される。ヘテロエピタキシャル・シリコン含有物質のヘテロエピタキシャル・ライナー層２２５は、約３５０〜１０００℃の範囲内の温度で、好ましくは約４００〜８００℃の範囲内の温度で形成されることができる。別の実施の形態では、エピタキシャル・シリコン含有物質は、約４００〜７５０℃の範囲内の温度で、好ましくは約４５０〜６５０℃の範囲内の温度で形成される。別の実施の形態によれば、ヘテロエピタキシャル・ライナー層２２５は、リセスされた領域２１４の底面及び側面から離れるにつれ減少するひずみを引き起こす不純物濃度を有する傾斜膜であり得る。傾斜は離散的あるいは連続的であり得る。
【００４６】
その後、図８に示すように、リセスされたソース／ドレイン領域２１４上の目標厚さが達成されるまで、リセスされた領域２１４の残存の部分は、フィラー２６０によって埋め込まれる。フィラー２６０は、より低い濃度のＧｅまたはＣのような不純物を有するエピタキシャル物質を含む。該不純物は、ヘテロエピタキシャル・ライナー層２２５にひずみを導入する。一実施の形態によれば、フィラー２６０はシリコンを含む。図８に示した実施の形態では、フィラー２６０は、フィラー２６０の上面が絶縁体２１０の上面と実質的に同一平面上にあるように、絶縁体２１０とチャンネル領域２１７との間のリセスを埋め込む。しかしながら、当業者は、この目標厚さが絶縁体２１０の上面より低く、又は高くあり得ることを容易に理解するであろう。当業者は、ヘテロエピタキシャル・ライナー２２５及び緩和されたひずみフィラー２６０によって形成されたストレッサーを用いて埋め込まれた、リセスされたソース／ドレイン領域２１４は、一様なシリコン合金を用いた従来のストレッサーより安定していることを十分に理解するであろう。それは、ストレッサーのＧｅまたはＣのようなひずみを引き起こす不純物が全体的に減少した濃度を有するためである。この構造は、相変わらず、チャネル２１７の端に望ましい高いレベルのひずみを提供する。例えば、ＳｉＧｅを含むヘテロエピタキシャル・ライナー層２２５に関して、Ｇｅ含有量は、典型的には２０〜５０原子％であり、また、フィラー２６０のＧｅ含有量は、好ましくは、約２０原子％以下である。Ｓｉ：ＣライナーのＣ含有量は、典型的には０．５〜４原子％であり、また、フィラー２６０のＣ含有量は、好ましくは、約１原子％未満であり、且つ、ライナー層２２５のＣ含量以下である。図８に示しているように、オプションのキャップ層２５０は、埋め込まれたソース／ドレイン領域２１４上に、好ましくは選択的な成膜技術によって形成されることができる。一実施の形態では、キャップ層２５０は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅ：Ｃ、又はＳｉ：Ｃから形成される。キャップ層２５０は、好ましくは、エピタキシャル物質２２５のライナー層より低い不純物濃度を有する。
【００４７】
リセス側壁に最大ひずみを有する逆行ストレッサー
図９は、その操作ブロック４００において、リセスを有する基板が提供されることを示している。操作ブロック４１０に示しているように、基板のリセスの単結晶表面はヘテロエピタキシャルひずみライナーによってラインされる。リセスをラインした後、操作ブロック４２０に示すように、リディストリビューション・アニーリングはリセスの下部コーナーにファセットを形成するために行われる。その後、操作ブロック４３０に示すように、リセスは、ひずみライナーと比較して緩和されたひずみを有する物質により埋め込まれる。
【００４８】
ライナー層は、エピタキシャル・ライナー層物質のリディストリビューション、即ち、該物質がリセスの側壁のコーナーへ移動するためにアニーリングされることができる。典型的には、そのようなアニーリングは、ファセットの横断側面形状を有するように、エピタキシャル物質を先細りにする。アニーリングされたエピタキシャル物質は、トップよりもリセスの底部において概ねより広い。好ましくはリセスの側壁表面をすべて実質的に覆うアニーリングされたエピタキシャル物質は、隣接のトランジスタ・チャネルに横方向のひずみを作用する。
【００４９】
図１０及び図１１は、図９の方法を示す。選択的な成膜技術、あるいは周期的なブランケット成膜／選択的エッチング、又は非選択的成膜及びパターニングの何れによってでもよいが、ライナー層２２５が図７に示さす構造に堆積された後、基板２００は、約６００〜１１００℃に熱されることによりアニーリングされる。一実施の形態では、基板は、約６５０〜９００℃の温度でアニーリングされる。別の実施の形態では、アニーリング温度が、約７２５〜７７５℃の間にある。当業者は所望のリディストリビューションを達成するために選択された温度に応じて、適切なアニーリング時間を容易に決定することができる。くさび形のヘテロエピタキシャル物質２３０が環を形成するようにリセス２１４が半導体物質内に完全に画定されたものとして示されたが、当業者は、図２〜図５Ｄの実施の形態について示したように、素子分離物質によって１つ以上の側壁表面を画定することができることを認識するであろう。上記説明された実施の形態に関して留意されたように、リセスされた領域２１４の側壁は、側壁を形成するエッチングによって、後続の洗浄、又は丸み付けステップ、或いは、薄いエピタキシャル層のようなさらなるライニング膜（図示せず）によって、画定されることができる。
【００５０】
アニーリング処理の結果、図７に示したライナー層２２５中のシリコン及びドーパントの原子は移動し、この、物質のリディストリビューションは、アニーリングされたヘテロエピタキシャル物質２３０が図１０に示すようなファセット（facet）された横断側面形状を有することをもたらす。結晶学的な観点から、ファセット・ヘテロエピタキシャル物質２３０は、ゲート電極２１５の下にあるチャンネル領域２１７の両側上の結晶ファセットに相当する。図１０に示すように、ファセット・ヘテロエピタキシャル物質２３０は、リセスされた領域２１４の側壁に沿って実質的に先細りにされた膜である。
【００５１】
さらに、このファセット・エピタキシャル物質２３０は転位を持たずにひずみを有するが、アニーリング前の図７のエピタキシャル・ライナー２２５より高い合金含有量を有する。図示したように、ファセット・エピタキシャル物質２３０は、ゲート電極構造２１５の下のチャネル２１７に隣接して位置し、少なくともチャネルの隣のリセス２１４の側壁、好ましくは、リセスされた領域２１４の単結晶側壁表面をすべて実質的にラインし、又は覆う。従って、ひずみを有する、ファセット・ヘテロエピタキシャル物質２３０は、ゲート電極構造２１５の下にあるチャンネル領域２１７にひずみを生じさせる。
【００５２】
図示された実施の形態では、オリジナルのライナー２２５のエピタキシャル物質の一部は、アニーリングの後に、リセスされた領域２１４の底面に残る。図１０に示しているように、アニーリング後の底部ライナー２８０のエピタキシャル物質は薄くなり、また、凹凸の表面を有し、さらに、くさび形の側壁を覆うヘテロエピタキシャル物質２３０と不連続であることが可能である。底部カバレージの不連続は、チャネルの表面に隣接するリセスのトップに影響を及ぼすことなく、リセスの底部のひずみを低減することができる。図示された実施の形態ではアニーリング後の底部ライナー２８０のエピタキシャル物質がファセット・ヘテロエピタキシャル物質２３０から分離されているが、当然のことながら、他の実施の形態（図示せず）では、アニーリング後の底部ライナーのエピタキシャル物質は、側壁表面を覆うファセット・エピタキシャル物質から分離されないことも可能である。この分離の有り無しは、成膜時間の調節によって、あるいは、ポストエピタキシャル成膜ケミカル・エッチング・ステップ、例えば、イン・サイチュ・ポストエピタキシャル成膜ＨＣｌエッチングの追加によって達成されることができる。
【００５３】
その後、図１１に示すように、リセスされた領域２１４の残存の部分はフィラー２６０により埋め込まれる。フィラー２６０はファセット・ヘテロエピタキシャル物質２３０より低いひずみを引き起こす不純物濃度を有する。図１１に示しているように、このフィラー膜２６０は実質的に基板２００の上面と同一平面にあるように形成されることができる。また、別の実施の形態では、このフィラー膜２６０は、基板２００の上面より低い、又は高いことができる。シリコン＜１００＞基板の場合には、ファセット・ヘテロエピタキシャル物質２３０及びフィラー２６０間のインターフェースでのファセット角度は、リセスされた領域２１４の底部の水平平面［００１］に対して約２５〜５５度の範囲内にある。別の実施の形態によれば、ファセット角度は約１１〜７２度の範囲内にある。当然のことながら、ファセット・ヘテロエピタキシャル物質２３０及びフィラー２６０間の境界面は、少々湾曲を有しうる。また、リセスされた領域２１４内のストレッサー２３０及び２６０は、側壁ではより高いひずみ、即ちより高い不純物濃度を有し、リセスされた領域２１４の中心ではより低いひずみ、即ちより低い不純物濃度を有するという意味で、全般的に逆行にされている。実際には、フィラー２６０は、導電性のための電気的ドーパントだけを含み、ひずみを引き起こす不純物を含まないＳｉから形成されることができる。オプションのキャップ層（図示せず）はフィラー２６０上に形成されることができる。図１２は、図９に示した方法を使用して形成されたファセットＳｉＧｅライナー層を示す顕微鏡写真である。フィラー２６０（図１１）は、顕微鏡写真において「Ｓｉキャップ（Si Cap）」としてラベリングされ、また、ポリシリコン成長はゲート電極上に示されている。これは、この例では非選択的成膜を使用したことを示している。
【００５４】
非常にひずんだエピタキシャル・シリコン含有物質２８０及び２３０のボリュームが、非常にひずんだ物質でリセスを完全に埋め込むよりも、薄いライニング膜の使用によって劇的に減少するので、臨界厚さの制約は緩和され、また、ひずみ設計及びサーマルバジェットにおける実質的な利得が生じることが理解されるであろう。エピタキシャル・シリコン含有物質２８０及び２３０の不純物含有量は、異なる量のひずみを生成するように調節されることができる。処理温度は、成長率の著しい増大に結びつくように高くされることができる。
【００５５】
上記の詳述が本発明のいくつかの実施の形態を開示しているが、この開示は単に例示的であり、本発明を限定しないことが理解されるべきである。当然のことながら、特定のコンフィギュレーション及びオペレーションは、上記説明されたものと異なることができる。しかも、ここに説明された方法は、半導体装置の製造以外の状況においても使用されることができる。
【図面の簡単な説明】
【００５６】
【図１】基板のリセスされたソース／ドレイン領域にボトム−アップ方法でひずみ工ピタキシャル半導体膜を選択的に形成する方法を示すフロー・チャートである。
【図２】半導体基板に形成された、リセスされたソース／ドレイン領域を含む、部分的に形成された半導体構造の概略横断面図である。
【図３】リセスされたソース／ドレイン領域の底面上に、エピタキシャル成膜を含む炭素不純物添加のシリコン膜のブランケット成膜を行った後の、図２の部分的に形成された半導体構造の概略横断面図である。
【図４】絶縁体及びリセスされた側壁領域から炭素不純物添加のシリコンを除去するために選択的化学気相エッチング工程を行った後の、図３の部分的に形成された半導体構造の概略横断面図である。
【図５Ａ】ブランケット成膜及び選択的エッチングのさらなるサイクルを行い、増大するひずみの膜をボトム−アップ方法で形成した後の、図４の部分的に形成された半導体構造の概略横断面図である。
【図５Ｂ】ブランケット成膜及び選択的エッチングのさらなるサイクルを行い、増大するひずみの膜をボトム−アップ方法で形成した後の、図４の部分的に形成された半導体構造の概略横断面図である。
【図５Ｃ】ブランケット成膜及び選択的エッチングのさらなるサイクルを行い、増大するひずみの膜をボトム−アップ方法で形成した後の、図４の部分的に形成された半導体構造の概略横断面図である。
【図５Ｄ】ブランケット成膜及び選択的エッチングのさらなるサイクルを行い、増大するひずみの膜をボトム−アップ方法で形成した後の、図４の部分的に形成された半導体構造の概略横断面図である。
【図６】基板のリセスされたソース／ドレイン領域にひずみライナー膜を形成する方法を示すフロー・チャートである。
【図７】別の実施の形態による、混合基板表面のリセスされた領域にシリコン含有膜を含むライナー層を形成し、リセスされた領域をフィラーで埋め込んだ後の、図２の部分的に形成された半導体構造の概略横断面図である。
【図８】別の実施の形態による、混合基板表面のリセスされた領域にシリコン含有膜を含むライナー層を形成し、リセスされた領域をフィラーで埋め込んだ後の、図２の部分的に形成された半導体構造の概略横断面図である。
【図９】基板のリセスされたソース／ドレイン領域にファセットひずみライナー膜を形成する方法を示すフロー・チャートである。
【図１０】別の実施の形態による、ライナー層をアニーリングし、リセスされた領域をフィラーで埋め込んだ後の、図６の部分的に形成された半導体構造の概略横断面図である。
【図１１】別の実施の形態による、ライナー層をアニーリングし、リセスされた領域をフィラーで埋め込んだ後の、図６の部分的に形成された半導体構造の概略横断面図である。
【図１２】アニーリングされた後のＳｉＧｅライナー層を示す顕微鏡写真である。
【特許請求の範囲】
【請求項１】
絶縁表面、及びリセスを有する単結晶半導体表面を含む基板を、化学気相成長チャンバ内に提供するステップと、
前記リセスに半導体ストレッサーを選択的に形成するステップと、を含み、
前記半導体ストレッサーが、
前記リセス内の前記半導体ストレッサーの上部部分が下部部分より高いひずみを有するように傾斜され、
前記上部部分が前記リセスの側壁へ伸びる
半導体物質を選択的に形成する方法。
【請求項２】
前記半導体ストレッサーが、離散的な膜を含む
請求項１に記載の方法。
【請求項３】
前記半導体ストレッサーを選択的に形成する前記ステップが、
前記基板の前記絶縁表面及び前記単結晶半導体表面上に半導体物質をブランケット成膜するステップと、
前記リセスの底部にエピタキシャル物質を残しながら、前記絶縁表面から非エピタキシャル半導体物質を選択的に除去し、且つ、前記リセスの前記側壁からエピタキシャル物質を選択的に除去するステップと、を含む
請求項１に記載の方法。
【請求項４】
前記ブランケット成膜するステップ及び前記選択的除去するステップを複数のサイクル繰り返すステップをさらに含み、
各前記サイクルが、前記リセスの底部でのエピタキシャル物質の厚さを増し、
前記リセス内において、ブランケット成膜された半導体物質の膜が、該膜の下にあるブランケット成膜された半導体物質の膜よりも高い濃度のドーパントを含有する
請求項３に記載の方法。
【請求項５】
前記ブランケット成膜するステップが、非選択的に成膜するステップを含む
請求項３に記載の方法。
【請求項６】
前記ブランケット成膜するステップが、前記絶縁表面上に主に非晶質の半導体物質を形成するステップを含む
請求項３に記載の方法。
【請求項７】
前記ブランケット成膜するステップが、トリシラン及び炭素の前駆体を前記化学気相成長チャンバに流すステップを含む
請求項３に記載の方法。
【請求項８】
前記半導体物質が、炭素不純物添加のシリコンを含む
請求項１に記載の方法。
【請求項９】
基板の、単結晶半導体のリセスされた領域の底部及び側壁表面上に半導体物質を堆積するステップと、
前記底面上に前記半導体物質のヘテロエピタキシャル膜を残しながら、前記リセスされた領域の側壁表面から前記半導体物質の部分を選択的に除去するステップと、
前記半導体物質を堆積する前記ステップ及び選択的に除去する前記ステップを繰り返すステップと、を含み、
後に堆積された前記半導体物質のヘテロエピタキシャル膜が、先に堆積された前記半導体物質のヘテロエピタキシャル膜と比較して、異なる濃度の、ひずみを引き起こす不純物を含む
ヘテロエピタキシャル半導体物質を選択的に形成する方法。
【請求項１０】
堆積された前記半導体物質の膜が、離散的に傾斜されている
請求項９に記載の方法。
【請求項１１】
前記半導体物質を堆積する前記ステップが、各サイクルにおいて１〜１００ｎｍの厚さに前記半導体物質の前記ヘテロエピタキシャル膜を形成する
請求項９に記載の方法。
【請求項１２】
前記リセスされた領域中の前記半導体物質の前記ヘテロエピタキシャル膜が、前記基板の隣接領域にひずみを生じさせる
請求項９に記載の方法。
【請求項１３】
前記ひずみが、前記リセスされた領域のトップ部分で最も大きい
請求項１２に記載の方法。
【請求項１４】
前記半導体物質が、炭素不純物添加のシリコンを含む
請求項９に記載の方法。
【請求項１５】
前記リセス内の前記半導体物質の最も大きいひずみが、前記リセスされた領域のトップ部分にある
請求項９に記載の方法。
【請求項１６】
前記半導体物質が、前記リセスされた領域を埋め込む
請求項９に記載の方法。
【請求項１７】
少なくとも最上層の前記半導体物質の前記ヘテロエピタキシャル膜が、引っ張りひずみを有する
請求項９に記載の方法。
【請求項１８】
絶縁領域及びリセスが形成されている基板を提供するステップと、
前記リセスを部分的に埋め込む、ひずみを引き起こす不純物を含むヘテロエピタキシャル・シリコン含有物質のライナー層を前記リセスに形成するステップと、
前記ライナー層より低い濃度の不純物を有するシリコン含有物質を含むフィラーを前記ライナー層上に形成することによって、前記ライナー層を覆うステップと、を含む
リセス内に半導体物質を形成する方法。
【請求項１９】
前記ライナー層を形成する前記ステップが、シリコン・ゲルマニウムで前記リセスをラインするステップを含む
請求項１８に記載の方法。
【請求項２０】
シリコン、シリコン・ゲルマニウム、炭素不純物添加のシリコン、及び炭素不純物添加のシリコン・ゲルマニウムからなるグループより選択された１つの物質から形成されたキャッピング層を、前記フィラー上に形成するステップをさらに含む
請求項１８に記載の方法。
【請求項２１】
前記ライナー層を形成する前記ステップが、傾斜されたシリコン・ゲルマニウム層を形成するステップを含み、
前記ライナー層を覆う前記ステップが、前記ライナー層を形成した後、シリコンで前記リセスを埋め込むステップを含み、
前記ゲルマニウムの濃度が前記リセスの底部及び側面から離れるにつれ減少する
請求項１８に記載の方法。
【請求項２２】
傾斜された前記シリコン・ゲルマニウム層が、離散的に傾斜された層を含む
請求項２１に記載の方法。
【請求項２３】
傾斜された前記シリコン・ゲルマニウム層が、連続的に傾斜された層である
請求項２１に記載の方法。
【請求項２４】
前記ライナー層を形成する前記ステップ及び前記ライナー層を覆う前記ステップが、
前記リセスが、傾斜されたシリコン・ゲルマニウム物質によって埋め込まれる結果をもたらし、
前記ゲルマニウムの濃度が前記リセスの底部及び側面から離れるにつれ減少する
請求項１９に記載の方法。
【請求項２５】
前記ライナー層を形成する前記ステップが、
炭素不純物添加のシリコンで前記リセスをラインするステップを含む
請求項１８に記載の方法。
【請求項２６】
シリコン、シリコン・ゲルマニウム、炭素不純物添加のシリコン、及び炭素不純物添加のシリコン・ゲルマニウムからなるグループから選択された１つの物質を含むキャッピング層を前記フィラー上に形成するステップをさらに含む
請求項２５に記載の方法。
【請求項２７】
前記リセス内のヘテロエピタキシャル・シリコン含有物質の前記ライナー層が、前記基板の隣接領域に対して横方向の引っ張りひずみを作用する
請求項１８に記載の方法。
【請求項２８】
前記隣接領域が、トランジスタ・チャネル領域である
請求項２７に記載の方法。
【請求項２９】
前記ライナー層を形成した後、且つ、低い濃度の不純物を有するシリコン含有物質を用いて前記ライナー層を覆う前に、前記基板をアニーリングするステップをさらに含む
請求項１８に記載の方法。
【請求項３０】
前記基板をアニーリングする前記ステップが、前記基板を６５０〜９００℃の温度に熱することを含む
請求項２９に記載の方法。
【請求項３１】
前記基板をアニーリングする前記ステップの後、ヘテロエピタキシャル・シリコン含有物質が、前記リセスの側壁表面の全体を実質的に覆う
請求項２９に記載の方法。
【請求項３２】
前記基板をアニーリングする前記ステップが、
前記ライナー層の前記ヘテロエピタキシャル・シリコン含有物質の一部が前記リセスのコ−ナーヘ移動することを引き起こす
請求項２９に記載の方法。
【請求項３３】
前記基板をアニーリングする前記ステップの後、前記ライナー層が、ファセットの横断側面形状を有する
請求項２９に記載の方法。
【請求項３４】
前記ライナー層及び前記フィラー間の境界面が、前記リセスの底面に対して２５〜５５度の範囲内にある
請求項３３に記載の方法。
【請求項３５】
前記基板をアニーリングする前記ステップの後、前記ライナー層が、リセスの側壁に沿って実質的に先細りにされている
請求項３３に記載の方法。
【請求項３６】
基板中のリセスと、
前記リセスの単結晶側壁表面のすべてを実質的に覆う、格子定数を変更させる不純物を含むヘテロエピタキシャル・シリコン含有ライナーと、
前記ライナー上に形成され、前記リセスを埋め込むフィラーと、
前記リセスに隣接するトランジスタ・チャネルと、を含み、
前記フィラーが、前記ライナーより低い濃度の前記不純物を有するシリコン含有物質を含む半導体装置。
【請求項３７】
前記ライナーが、シリコン・ゲルマニウムを含む
請求項３６に記載の半導体装置。
【請求項３８】
前記フィラー上に形成された、シリコン、シリコン・ゲルマニウム、炭素不純物添加のシリコン、及び炭素不純物添加のシリコン・ゲルマニウムから成るグループから選択された１つの物質を含むキャッピング層をさらに含む
請求項３７に記載の半導体装置。
【請求項３９】
前記ライナーが、炭素不純物添加のシリコンを含む
請求項３６に記載の半導体装置。
【請求項４０】
前記フィラー上に形成された、シリコン、シリコン・ゲルマニウム、炭素不純物添加のシリコン、及び炭素不純物添加のシリコン・ゲルマニウムから成るグループから選択された１つの物質を含むキャッピング層をさらに含む
請求項３９に記載の半導体装置。
【請求項４１】
前記フィラー上に形成された、前記リセスの側壁表面をすべて覆う前記ヘテロエピタキシャル・ライナーより低い濃度の前記不純物を含むキャッピング層をさらに含む
請求項３６に記載の半導体装置。
【請求項４２】
前記ライナー及び前記フィラー間の前記境界面が、先細りにされており、
前記ライナーが、前記リセスの底面上では不連続である
請求項３６に記載の半導体装置。
【請求項４３】
前記ライナーが、先細りにされており、且つ、
前記ライナーが、前記リセスの底面上に、前記リセスの側壁表面上の前記ライナーより薄い部分を含む
請求項３６に記載の半導体装置。
【請求項４４】
前記ライナーが、引っ張りひずみを有する
請求項３６に記載の半導体装置。
【請求項４５】
前記ライナーが、前記トランジスタ・チャネルに圧縮ひずみを生じさせる
請求項３６に記載の半導体装置。
【請求項４６】
前記ライナーが、シリコン・ゲルマニウムである
請求項４５に記載の半導体装置。
【請求項４７】
ヘテロエピタキシャル・ストレッサー物質で埋め込まれたリセスと、
前記リセスに隣接するトランジスタ・チャネルと、を含み、
前記リセス内の前記ストレッサー物質の上部が、第１の不純物濃度を有し、
前記リセス内の前記ストレッサー物質の下部が、第２の不純物濃度を有し、
前記第１の不純物濃度が、第２の不純物濃度より高く、
前記上部が、伸びて前記リセスの側壁と接続する半導体装置。
【請求項４８】
前記ストレッサー物質が、底面よりも上面のほうが高い不純物濃度を有する
請求項４７に記載の半導体装置。
【請求項４９】
前記ストレッサー物質が、シリコン・ゲルマニウムである
請求項４７に記載の半導体装置。
【請求項５０】
前記ストレッサー物質が、炭素不純物添加のシリコンである
請求項４７に記載の半導体装置。
【請求項５１】
前記ストレッサー物質が、離散的な膜を含み、
各前記膜が、自体の下の膜より高い不純物濃度を有する
請求項４７に記載の半導体装置。
【請求項５２】
前記ストレッサー物質が、引っ張りひずみを有する
請求項４７に記載の半導体装置。
【請求項１】
絶縁表面、及びリセスを有する単結晶半導体表面を含む基板を、化学気相成長チャンバ内に提供するステップと、
前記リセスに半導体ストレッサーを選択的に形成するステップと、を含み、
前記半導体ストレッサーが、
前記リセス内の前記半導体ストレッサーの上部部分が下部部分より高いひずみを有するように傾斜され、
前記上部部分が前記リセスの側壁へ伸びる
半導体物質を選択的に形成する方法。
【請求項２】
前記半導体ストレッサーが、離散的な膜を含む
請求項１に記載の方法。
【請求項３】
前記半導体ストレッサーを選択的に形成する前記ステップが、
前記基板の前記絶縁表面及び前記単結晶半導体表面上に半導体物質をブランケット成膜するステップと、
前記リセスの底部にエピタキシャル物質を残しながら、前記絶縁表面から非エピタキシャル半導体物質を選択的に除去し、且つ、前記リセスの前記側壁からエピタキシャル物質を選択的に除去するステップと、を含む
請求項１に記載の方法。
【請求項４】
前記ブランケット成膜するステップ及び前記選択的除去するステップを複数のサイクル繰り返すステップをさらに含み、
各前記サイクルが、前記リセスの底部でのエピタキシャル物質の厚さを増し、
前記リセス内において、ブランケット成膜された半導体物質の膜が、該膜の下にあるブランケット成膜された半導体物質の膜よりも高い濃度のドーパントを含有する
請求項３に記載の方法。
【請求項５】
前記ブランケット成膜するステップが、非選択的に成膜するステップを含む
請求項３に記載の方法。
【請求項６】
前記ブランケット成膜するステップが、前記絶縁表面上に主に非晶質の半導体物質を形成するステップを含む
請求項３に記載の方法。
【請求項７】
前記ブランケット成膜するステップが、トリシラン及び炭素の前駆体を前記化学気相成長チャンバに流すステップを含む
請求項３に記載の方法。
【請求項８】
前記半導体物質が、炭素不純物添加のシリコンを含む
請求項１に記載の方法。
【請求項９】
基板の、単結晶半導体のリセスされた領域の底部及び側壁表面上に半導体物質を堆積するステップと、
前記底面上に前記半導体物質のヘテロエピタキシャル膜を残しながら、前記リセスされた領域の側壁表面から前記半導体物質の部分を選択的に除去するステップと、
前記半導体物質を堆積する前記ステップ及び選択的に除去する前記ステップを繰り返すステップと、を含み、
後に堆積された前記半導体物質のヘテロエピタキシャル膜が、先に堆積された前記半導体物質のヘテロエピタキシャル膜と比較して、異なる濃度の、ひずみを引き起こす不純物を含む
ヘテロエピタキシャル半導体物質を選択的に形成する方法。
【請求項１０】
堆積された前記半導体物質の膜が、離散的に傾斜されている
請求項９に記載の方法。
【請求項１１】
前記半導体物質を堆積する前記ステップが、各サイクルにおいて１〜１００ｎｍの厚さに前記半導体物質の前記ヘテロエピタキシャル膜を形成する
請求項９に記載の方法。
【請求項１２】
前記リセスされた領域中の前記半導体物質の前記ヘテロエピタキシャル膜が、前記基板の隣接領域にひずみを生じさせる
請求項９に記載の方法。
【請求項１３】
前記ひずみが、前記リセスされた領域のトップ部分で最も大きい
請求項１２に記載の方法。
【請求項１４】
前記半導体物質が、炭素不純物添加のシリコンを含む
請求項９に記載の方法。
【請求項１５】
前記リセス内の前記半導体物質の最も大きいひずみが、前記リセスされた領域のトップ部分にある
請求項９に記載の方法。
【請求項１６】
前記半導体物質が、前記リセスされた領域を埋め込む
請求項９に記載の方法。
【請求項１７】
少なくとも最上層の前記半導体物質の前記ヘテロエピタキシャル膜が、引っ張りひずみを有する
請求項９に記載の方法。
【請求項１８】
絶縁領域及びリセスが形成されている基板を提供するステップと、
前記リセスを部分的に埋め込む、ひずみを引き起こす不純物を含むヘテロエピタキシャル・シリコン含有物質のライナー層を前記リセスに形成するステップと、
前記ライナー層より低い濃度の不純物を有するシリコン含有物質を含むフィラーを前記ライナー層上に形成することによって、前記ライナー層を覆うステップと、を含む
リセス内に半導体物質を形成する方法。
【請求項１９】
前記ライナー層を形成する前記ステップが、シリコン・ゲルマニウムで前記リセスをラインするステップを含む
請求項１８に記載の方法。
【請求項２０】
シリコン、シリコン・ゲルマニウム、炭素不純物添加のシリコン、及び炭素不純物添加のシリコン・ゲルマニウムからなるグループより選択された１つの物質から形成されたキャッピング層を、前記フィラー上に形成するステップをさらに含む
請求項１８に記載の方法。
【請求項２１】
前記ライナー層を形成する前記ステップが、傾斜されたシリコン・ゲルマニウム層を形成するステップを含み、
前記ライナー層を覆う前記ステップが、前記ライナー層を形成した後、シリコンで前記リセスを埋め込むステップを含み、
前記ゲルマニウムの濃度が前記リセスの底部及び側面から離れるにつれ減少する
請求項１８に記載の方法。
【請求項２２】
傾斜された前記シリコン・ゲルマニウム層が、離散的に傾斜された層を含む
請求項２１に記載の方法。
【請求項２３】
傾斜された前記シリコン・ゲルマニウム層が、連続的に傾斜された層である
請求項２１に記載の方法。
【請求項２４】
前記ライナー層を形成する前記ステップ及び前記ライナー層を覆う前記ステップが、
前記リセスが、傾斜されたシリコン・ゲルマニウム物質によって埋め込まれる結果をもたらし、
前記ゲルマニウムの濃度が前記リセスの底部及び側面から離れるにつれ減少する
請求項１９に記載の方法。
【請求項２５】
前記ライナー層を形成する前記ステップが、
炭素不純物添加のシリコンで前記リセスをラインするステップを含む
請求項１８に記載の方法。
【請求項２６】
シリコン、シリコン・ゲルマニウム、炭素不純物添加のシリコン、及び炭素不純物添加のシリコン・ゲルマニウムからなるグループから選択された１つの物質を含むキャッピング層を前記フィラー上に形成するステップをさらに含む
請求項２５に記載の方法。
【請求項２７】
前記リセス内のヘテロエピタキシャル・シリコン含有物質の前記ライナー層が、前記基板の隣接領域に対して横方向の引っ張りひずみを作用する
請求項１８に記載の方法。
【請求項２８】
前記隣接領域が、トランジスタ・チャネル領域である
請求項２７に記載の方法。
【請求項２９】
前記ライナー層を形成した後、且つ、低い濃度の不純物を有するシリコン含有物質を用いて前記ライナー層を覆う前に、前記基板をアニーリングするステップをさらに含む
請求項１８に記載の方法。
【請求項３０】
前記基板をアニーリングする前記ステップが、前記基板を６５０〜９００℃の温度に熱することを含む
請求項２９に記載の方法。
【請求項３１】
前記基板をアニーリングする前記ステップの後、ヘテロエピタキシャル・シリコン含有物質が、前記リセスの側壁表面の全体を実質的に覆う
請求項２９に記載の方法。
【請求項３２】
前記基板をアニーリングする前記ステップが、
前記ライナー層の前記ヘテロエピタキシャル・シリコン含有物質の一部が前記リセスのコ−ナーヘ移動することを引き起こす
請求項２９に記載の方法。
【請求項３３】
前記基板をアニーリングする前記ステップの後、前記ライナー層が、ファセットの横断側面形状を有する
請求項２９に記載の方法。
【請求項３４】
前記ライナー層及び前記フィラー間の境界面が、前記リセスの底面に対して２５〜５５度の範囲内にある
請求項３３に記載の方法。
【請求項３５】
前記基板をアニーリングする前記ステップの後、前記ライナー層が、リセスの側壁に沿って実質的に先細りにされている
請求項３３に記載の方法。
【請求項３６】
基板中のリセスと、
前記リセスの単結晶側壁表面のすべてを実質的に覆う、格子定数を変更させる不純物を含むヘテロエピタキシャル・シリコン含有ライナーと、
前記ライナー上に形成され、前記リセスを埋め込むフィラーと、
前記リセスに隣接するトランジスタ・チャネルと、を含み、
前記フィラーが、前記ライナーより低い濃度の前記不純物を有するシリコン含有物質を含む半導体装置。
【請求項３７】
前記ライナーが、シリコン・ゲルマニウムを含む
請求項３６に記載の半導体装置。
【請求項３８】
前記フィラー上に形成された、シリコン、シリコン・ゲルマニウム、炭素不純物添加のシリコン、及び炭素不純物添加のシリコン・ゲルマニウムから成るグループから選択された１つの物質を含むキャッピング層をさらに含む
請求項３７に記載の半導体装置。
【請求項３９】
前記ライナーが、炭素不純物添加のシリコンを含む
請求項３６に記載の半導体装置。
【請求項４０】
前記フィラー上に形成された、シリコン、シリコン・ゲルマニウム、炭素不純物添加のシリコン、及び炭素不純物添加のシリコン・ゲルマニウムから成るグループから選択された１つの物質を含むキャッピング層をさらに含む
請求項３９に記載の半導体装置。
【請求項４１】
前記フィラー上に形成された、前記リセスの側壁表面をすべて覆う前記ヘテロエピタキシャル・ライナーより低い濃度の前記不純物を含むキャッピング層をさらに含む
請求項３６に記載の半導体装置。
【請求項４２】
前記ライナー及び前記フィラー間の前記境界面が、先細りにされており、
前記ライナーが、前記リセスの底面上では不連続である
請求項３６に記載の半導体装置。
【請求項４３】
前記ライナーが、先細りにされており、且つ、
前記ライナーが、前記リセスの底面上に、前記リセスの側壁表面上の前記ライナーより薄い部分を含む
請求項３６に記載の半導体装置。
【請求項４４】
前記ライナーが、引っ張りひずみを有する
請求項３６に記載の半導体装置。
【請求項４５】
前記ライナーが、前記トランジスタ・チャネルに圧縮ひずみを生じさせる
請求項３６に記載の半導体装置。
【請求項４６】
前記ライナーが、シリコン・ゲルマニウムである
請求項４５に記載の半導体装置。
【請求項４７】
ヘテロエピタキシャル・ストレッサー物質で埋め込まれたリセスと、
前記リセスに隣接するトランジスタ・チャネルと、を含み、
前記リセス内の前記ストレッサー物質の上部が、第１の不純物濃度を有し、
前記リセス内の前記ストレッサー物質の下部が、第２の不純物濃度を有し、
前記第１の不純物濃度が、第２の不純物濃度より高く、
前記上部が、伸びて前記リセスの側壁と接続する半導体装置。
【請求項４８】
前記ストレッサー物質が、底面よりも上面のほうが高い不純物濃度を有する
請求項４７に記載の半導体装置。
【請求項４９】
前記ストレッサー物質が、シリコン・ゲルマニウムである
請求項４７に記載の半導体装置。
【請求項５０】
前記ストレッサー物質が、炭素不純物添加のシリコンである
請求項４７に記載の半導体装置。
【請求項５１】
前記ストレッサー物質が、離散的な膜を含み、
各前記膜が、自体の下の膜より高い不純物濃度を有する
請求項４７に記載の半導体装置。
【請求項５２】
前記ストレッサー物質が、引っ張りひずみを有する
請求項４７に記載の半導体装置。
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１】
【図１２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１】
【図１２】
【公開番号】特開２００９−７６９０７（Ｐ２００９−７６９０７Ａ）
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願番号】特願２００８−２３７８６５（Ｐ２００８−２３７８６５）
【出願日】平成２０年９月１７日（２００８．９．１７）
【出願人】（５０００１９８９０）エーエスエム アメリカ インコーポレイテッド (60)
【Ｆターム（参考）】
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願日】平成２０年９月１７日（２００８．９．１７）
【出願人】（５０００１９８９０）エーエスエム アメリカ インコーポレイテッド (60)
【Ｆターム（参考）】
[ Back to top ]