【課題】 光の照射をうけても、その特性が変動することのない半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０に設けられた絶縁ゲート電界効果型トランジスタ２０と、
前記絶縁ゲート電界効果型トランジスタ２０の上方に設けられたエッチングストッパ膜３２と、
前記エッチングストッパ膜３２の上方に設けられた層間絶縁層３４と、を含み、
前記絶縁ゲート電界効果型トランジスタ２０は、
前記半導体層１０の上方に設けられたゲート絶縁層２２と、
前記ゲート絶縁層２２の上方に設けられたゲート電極２４と、
前記半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２８と、を含み、
前記ゲート絶縁層２２の外側であって、該ゲート絶縁層２２と前記不純物領域２８とに挟まれた位置以外の領域の上方には前記エッチングストッパ膜３２が除去されてなる除去領域３４が設けられている。 （もっと読む）

【課題】 歪みＳＯＩ基板上に形成したｐチャネルＭＯＳトランジスタにおいて、チャネル領域に効率よく引張り応力を印加する。
【解決手段】 下層に無歪みＳｉＧｅ混晶層を有する歪みＳｉチャネル層上にｐチャネルＭＯＳトランジスタを形成する際に、チャネル領域の両側に、無歪みＳｉＧｅ混晶層からエピタキシャルにＳｉＧｅ混晶領域を成長させ、前記歪みＳｉチャネル層をかかるＳｉＧｅ混晶層領域に格子整合させることにより、歪みＳｉチャネル層中における応力緩和を阻止し、効率的な応力印加を実現する。 （もっと読む）

【課題】熱酸化膜と半導体基板の界面で生じる応力を抑制することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に溝１ａを形成する工程と、溝１ａの内面に位置する半導体基板１に、フッ素を導入してフッ素含有層１ｂを形成する工程と、溝１ａの側壁及び底面に、熱酸化膜２ａを形成する工程と、溝１ａに絶縁膜２を埋め込む工程とを具備する。熱酸化膜２ａは、フッ素を含んでいるため、イオン結合性が高くなり、従来と比べて柔軟性が増す。このため、熱酸化膜と半導体基板の界面において、応力の発生が抑制される。 （もっと読む）

【課題】ゲート長の短縮に対応して最適な接合深さのエクステンション部を形成できなくなってきている。
【解決手段】ゲートスタック７と側壁絶縁膜９からなる所定の幅のスペーサをマスクとする不純物のイオン注入と活性化アニールにより、２つのソース・ドレイン領域１０をＰウェル３に形成する。側壁絶縁膜９を除去し、これより薄い隔壁絶縁膜１１を形成することによって、このスペーサの幅方向両側を後退させる。これによりスペーサのエッジと２つのソース・ドレイン領域１０のエッジとを幅方向両側で離す。この状態で、後退したスペーサの幅方向両側に露出し２つのソース・ドレイン領域１０を含むウェル領域に選択的なエピタキシャル成長により半導体材料を成長させ、後退したスペーサにより分離する２つのエクステンション部１２を形成する。この製法においては、イオン注入の活性化アニールによりエクステンション部１２内の不純物がＰウェル３内に熱拡散しない。
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【課題】階段状ソース／ドレイン領域を有するトランジスタを提供する。
【解決手段】階段状領域を設けることによって、リーク電流を最小限に留めると同時にチャネル領域のひずみを大きくするとしてもよい。このような階段状領域の形成は、基板内に２種類のリセスを形成して階段状のリセスとし、このリセス内にソース／ドレイン領域を形成することによって実現するとしてもよい。 （もっと読む）

【課題】短チャネル効果によるリーク電流の低減に優れた半導体装置およびその製造方法を提供する。
【解決手段】単結晶半導体基板上に形成された電界効果トランジスタの作成過程において、エクステンション領域を形成するために不純物を導入するとともに、単結晶格子を崩してアモルファス化させる。または、不純物および原子量の大きい元素を導入することによって、単結晶格子を崩してアモルファス化させる。そして、パルス幅が１ｆｓ以上１０ｐｓ以下、かつ波長が３７０ｎｍ以上６４０ｎｍ以下のレーザビームを照射することにより、アモルファス化した部分のみを選択的に活性化させ、エクステンション領域を２０ｎｍ以下の厚さで形成する。 （もっと読む）

【課題】 エッジラフネスを解消してパターンを形成する。
【解決手段】 基板上に、被加工膜を形成形成し、第１マスクの材料膜である第１材料膜を形成する。そして、第１材料膜をエッチングして、第１マスクを形成する。更に、第１マスク表面を含む基板全面に、第２マスクの材料膜である第２材料膜を形成した後、第１マスクの側面に第２材料膜を残すようにして、第２材料膜をエッチングして、第２マスクを形成する。その後、第１マスク及び第２マスクをマスクとして、被加工膜をエッチングしてパターンを形成する。 （もっと読む）

【課題】本発明は、ＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方のオン電流を更に向上させて、かつ製造工程の効率が向上する製造方法を提供する。
【解決手段】ｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1の応力制御膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜およびゲート電極からなりゲート電極側壁絶縁膜を有していない第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２の応力制御膜とを備えていることを特徴とする半導体装置が提供される。 （もっと読む）

【課題】短チャネル化の限界に関する指針を明確とし、高いオン／オフ比と高速動作の両方を満たすことができる構成の電界効果トランジスタを提供することである。
【解決手段】電界効果トランジスタは、チャネル長を隔て活性層４に接して形成されたソース電極２とドレイン電極３、及びソース電極２とドレイン電極３の間に形成されたゲート電極１を有し、チャネル長がＬμｍで、かつ活性層４のうちでソース−ドレイン間の距離が最短となるように電流の流れる領域の厚さがｄnmである。所望のオン／オフ比をｘとするとき、Ｌとｄは下記の条件を満たす。
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【課題】接合漏洩電流とキャパシタンスを低減させ短チャンネル効果を改善して素子の特性を向上させる。
【解決手段】本発明に係る半導体素子及びその製造方法は、ソース／ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース／ドレーン領域のうち他の一つとチャンネル領域の残りは半導体基板の上部に形成されたＳｉエピタキシャル層の上部に備えられる。 （もっと読む）

本発明に係る複数の実施例は、炭素がドーピングされた領域、及び隆起したソース/ドレイン領域を有することで、nMOSトランジスタチャネル中に引っ張り応力を供する。

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ゲート電圧Ｖ_ＧＳの印加によって、強磁性ソースにおける金属的スピンバンドによるショットキー障壁幅が減少し、この金属的スピンバンドからのアップスピン電子がチャネル領域にトンネル注入される。このとき強磁性ソース３ａの半導体的スピンバンドによるエネルギー障壁により非磁性コンタクト３ｂからダウンスピン電子は注入されない。すなわち、強磁性ソース３ａからはチャネル層へアップスピン電子のみが注入される。強磁性ソース３ａと強磁性ドレイン５ａとが平行磁化の場合では、アップスピン電子は強磁性ドレインの金属的スピンバンドを伝導してドレイン電流となるが、反平行磁化を持つ場合では、アップスピン電子は強磁性ドレイン５ａにおける半導体的スピンバンドによる高さΔＥｃのエネルギー障壁よって強磁性ドレイン５ａを伝導することができない。 上記動作原理のＭＩＳＦＥＴに基づき、高性能・高集積密度の不揮発性メモリを構成することができる。
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【課題】 イオン化水素化ホウ素分子から形成されたイオンビームの注入によってＰ型ドーピングが達成される半導体製造法を提供する。
【解決手段】 イオン化された水素化ホウ素分子クラスターがＰ型トランジスタ構造を形成するために注入される、イオン注入装置及び半導体素子を製造する方法。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）素子の製造において、このクラスターは、ソース及びドレーン構造及びポリゲートに対してＰ型ドーピングを提供するために注入され、これらのドーピング段階は、ＰＭＯＳトランジスタの形成に極めて重要である。分子クラスターイオンは、化学形態Ｂ_nＨ_x⁺及びＢ_nＨ_x^-を有し、ここで、１０＜ｎ＜１００及び０≦ｘ≦ｎ＋４である。
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注入フリーエンハンスメントモード金属酸化膜半導体電界効果トランジスタ（ＥＭＯＳＦＥＴ）を提供する。ＥＭＯＳＦＥＴは、ＩＩＩ−Ｖ化合物半導体基板と、ＩＩＩ−Ｖ化合物半導体基板上のエピタキシャル層構造とを有する。エピタキシャル材料層は、チャネル層と、少なくとも１つのドープ層とを有する。ゲート酸化膜層は、エピタキシャル層構造の上にある。ＥＭＯＳＦＥＴは、更に、ゲート酸化膜層上の金属ゲート電極と、エピタキシャル層構造上のソース及びドレイン・オーミックコンタクトと、を含む。
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【課題】 Ｈｉｇｈ−ｋ膜を用いたＭＩＳＦＥＴの電子移動度および正孔移動度を共に増加させ高性能の相補型ＭＩＳＦＥＴを形成する。
【解決手段】 シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成され、素子分離領域４により区画されたｎチャネルＭＩＳＦＥＴには、窒素添加のないｎチャネル界面層５、窒素添加のないｎチャネル高誘電体ゲート絶縁膜６およびｎチャネルゲート電極７が形成されている。そして、ｎ型ソース・ドレイン拡散層８が設けられている。これに対して、ｐチャネルＭＩＳＦＥＴでは、窒素添加のｐチャネル界面層９、窒素添加のｐチャネル高誘電体ゲート絶縁膜１０およびｐチャネルゲート電極１１が形成されている。そして、ｐ型ソース・ドレイン拡散層１２が設けられている。 （もっと読む）

【課題】導通時における駆動力を向上させる。
【解決手段】所定の開口を有するマスク層を用いて、基板１とドレイン領域２からなる半導体基体の一主面側に所定の溝１５を形成する工程と、少なくとも溝１５の側壁に接して、該溝１５からはみ出すように埋め込み領域１１を形成する工程と、半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する工程とを含む。 （もっと読む）

【課題】高感度の検出を可能にするＥＦＴ式バイオセンサの提供。
【解決手段】本発明のバイオセンサは、半導体基板にソース領域、ドレイン領域およびゲート領域を備えるように構成された電界効果トランジスタ式センサであり、メソ細孔を有し且つ該メソ細孔の壁面に酸化スズの微結晶を含むように構成された多孔質体を該ゲート領域に備え、且つ、該多孔質体がＸ線回折分析において１ｎｍ以上の構造周期性に対応する角度領域に少なくとも一つの回折ピークを有する。 （もっと読む）

【課題】チャネルパンチスルーおよび短チャネル効果が低減された、高性能な短チャネル長のトランジスタ構造を提供すること。
【解決手段】本発明によるトランジスタ構造（１０）は、基板内に形成されたｐ型ウェル１２を備える。ゲート構造（１４）は、ソース領域（１８）とドレイン領域（２０）との間に挿入されたチャネル領域（１６）上に形成される。ゲート構造（１４）は、ゲート誘電体２４上にゲート電極（２２）と、ゲート（２２）の面に沿った側壁２６を有する。ソース領域（１８）は、ｎ型の低濃度ドープ領域（３２）と、ｎ^＋領域３４とを有するが、ソースｈａｌｏ領域は有しない。ドレイン領域（２０）は、ｎ型の低濃度ドープ領域４２と、ｎ^＋領域４４と、ｐ型ドレインｈａｌｏ領域（５０）とを有する。ドレインｈａｌｏ領域（５０）は、ドレイン領域にイオンを斜めに注入することにより形成された、ドープ領域である。 （もっと読む）

【課題】 超高集積を有して形成することができ、改善された構造の不純物領域を有する半導体装置のトランジスタ及びトランジスタを製造する方法が開示されている。
【解決手段】 超高集積を有して形成することができながら改善された構造の不純物領域を有する半導体装置のトランジスタにおいて、前記トランジスタは表面、表面より低い高さを有する｛１００｝面である底面、及び表面と底面とを連結する｛１１１｝面である側面を有する半導体基板を含む。ゲート構造物が表面上に形成される。エピタキシャル層が底面と側面上に形成される。不純物領域がゲート構造物の両側に形成される。急なＰＮ接合を形成することができるので、不純物領域の間で短チャンネル効果の発生を抑制することができる。 （もっと読む）

ゲルマニウム回路タイプの構造が促進される。一実施形態例では、多段階の成長およびアニール・プロセスを実施して、ヘテロエピタキシャルル・ゲルマニウムなどのゲルマニウム（Ｇｅ）含有材料を、シリコン（Ｓｉ）またはシリコン含有材料を含む基板上に成長させる。いくつかの応用例では、ゲルマニウム含有材料の上面に向かって貫通する欠陥が全体的に抑制されて、欠陥が全体的にシリコン／ゲルマニウム境界面付近に閉じ込められる。これらの手法は、ゲルマニウムＭＯＳコンデンサ、ｐＭＯＳＦＥＴ、およびオプトエレクトロニック・デバイスを含む、さまざまなデバイスに適用できる。
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