【課題】ダミーゲートを用いた半導体装置の製造方法において、ＲＰＴの短縮、ゲート寸法の加工精度の向上を図る半導体装置の製造方法を提供する。
【解決手段】半導体基板上にダミーゲートを形成する工程、前記ダミーゲートをマスクとして前記半導体基板に不純物を導入して、ソース・ドレイン拡散領域を形成する工程、前記ダミーゲートの周囲に絶縁膜を形成する工程、前記ダミーゲートを除去して開口部を形成する工程、及び前記開口部にゲート絶縁膜を介してゲート電極を形成する工程を具備する方法である。前記ダミーゲートは、前記半導体基板上に、炭素と水素との原子比（Ｃ／Ｈ）が１以上であり、かつ炭素の絶対量が５０％以上である炭素過剰の組成のポリマーを塗布してポリマー膜を形成する工程、前記ポリマー膜上にフォトレジストパターンを形成する工程、及び前記フォトレジストパターンを前記ポリマー膜に転写する工程により形成されることを特徴とする。 （もっと読む）

【課題】ＣＭＯＳトランジスタを備える半導体装置において、ゲート絶縁膜と接する部分が金属シリサイド膜からなるゲートの仕事関数のマッチングと、ゲート電極低抵抗化との両立を実現する。
【解決手段】半導体装置は、基板１００上にゲート絶縁膜１０２を介して形成されたゲート電極と、基板１００におけるゲート電極１２３の両側に形成されたソース領域及びドレイン領域１０６とをそれぞれ有する複数のＭＯＳトランジスタを備え、複数のＭＯＳトランジスタは、ゲート電極としてＰＭＯＳゲート電極１２３を有するＰＭＯＳトランジスタを含み、ＰＭＯＳゲート電極１２３は、ゲート絶縁膜１０２と接する第１の部分１２３ａと、第１の部分１２３ａの上に位置し且つ第１の部分１２３ａよりもゲート長方向の幅が大きい第２の部分１２３ｂとを有する。 （もっと読む）

【課題】バンドギャップを小さくすると共に電子散乱が抑制され、炭化珪素を用いたチャネル領域でのキャリア移動度を向上させた半導体素子、並びにレーザを発振する発光素子を提供する。
【解決手段】ＳｉＣ基板１１上に、ＡｌドープされたＳｉ_０．９Ｍ_０．１Ｃ混晶（Ｍは、Ｇｅ，Ｓｎ，Ｐｂの少なくとも一種）よりなる薄膜または細線のＡｌドープＳｉＭＣ層１４が設けられている。また、ＳｉＣ基板１１の内部に、ＡｌドープされたＳｉ_０．９Ｍ_０．１Ｃ混晶（Ｍは、Ｇｅ，Ｓｎ，Ｐｂの少なくとも一種）よりなる薄膜または細線のＡｌドープＳｉＭＣ層１４が設け発光させる。 （もっと読む）

【課題】シリコン系材料、例えばシリコン基板、多結晶シリコンパターン等をドライエッチングする際の前処理のエッチングに、フッ化水素とアンモニアとからなるエッチングガスを用いることで、自然酸化膜を選択的に除去することを可能とする。
【解決手段】酸化シリコン（素子分離領域１２、サイドウォール１８、１９等）と表面に自然酸化膜２１、２２が形成されたシリコン系材料（シリコン基板１１）とが露出された状態で自然酸化膜２１、２２を除去する工程と、自然酸化膜２１、２２が除去されたシリコン系材料（シリコン基板１１）をエッチング加工する工程とを備えた半導体装置の製造方法であって、自然酸化膜２１、２２を除去する工程は、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより行うことを特徴とする。 （もっと読む）

【課題】短チャネル効果を防止しつつチャネル長の短い微細な半導体装置を実現する。
【解決手段】チャネル形成領域１０３に対して人為的かつ局部的にドットパターン状の不純物領域１０４を形成する。この不純物領域１０４がドレイン側空乏層のチャネル形成領域１０３への広がりを抑え、短チャネル効果を防止する。また、不純物領域１０４によってチャネル幅Ｗを実質的に細分化し、それに伴って生じる狭チャネル効果によって短チャネル効果によるしきい値電圧の低下を緩和する。 （もっと読む）

【課題】素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供する。
【解決手段】本発明にかかる半導体装置は、（ａ）半導体層１０に第１の溝２１０からなる第１認識マークを形成する工程と、（ｂ）第１認識マーク２１０を用いて、半導体層にウェル２０を形成する工程と、（ｃ）半導体層の上に、少なくとも第１認識マークを含み、該第１認識マークの平面形状と比して大きい平面形状の第１の開口４２を有するマスク層Ｍ１を形成する工程と、（ｄ）マスク層Ｍ１を用いて、半導体層をエッチングすることにより第２の溝からなる第２認識マークと、を形成する工程と、（ｅ）半導体層に、素子分離絶縁層２２を形成する工程と、（ｆ）半導体層に、第２認識マークを用いてトランジスタ１００を形成する工程と、を含む。 （もっと読む）

【課題】 基板のフェルミ準位の影響を低減することができる半導体素子を提供する。
【解決手段】 半導体基板１の一方の面上に、この半導体基板１と同じ半導体材料を使用しドーパントの種類又は濃度を変えて緩衝層２を形成する。そして、緩衝層２上に夫々局所的に半導体層３ａ及び３ｂを形成し、この半導体層３ａ及び３ｂの対向する端部上及びこれらの間に、半導体基板１と同じ半導体材料を使用し、半導体層３ａ及び３ｂよりもドーパント濃度が低いチャネル層４を形成する。その際、緩衝層２の厚さＤ（ｎｍ）を、半導体基板１のフェルミ準位とチャネル層４のフェルミ準位との差Ｖ（ｅＶ）、半導体基板１の有効ドナーの濃度又は有効アクセプタの濃度Ｎ_Ｓ（ｍ^−３）、緩衝層２の有効ドナーの濃度又は有効アクセプタの濃度Ｎ_Ｂ（ｍ^−３）、チャネル長Ｌ（ｍ）、素電荷ｅ、緩衝層２の比誘電率ε_Ｂ、真空の誘電率をε_０から求められる下記数式の範囲内とする。
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【課題】応力を調整し、性能向上を図った半導体装置、およびその製造法を提供すること。
【解決手段】ゲート電極１０４は、半導体基板（バルクシリコン基板、ＳＯＩ層など）１０２から電気的に絶縁されている。第１側壁スペーサ１１０がゲート電極１０４の側壁に沿って形成される。上記犠牲側壁スペーサが第１側壁スペーサ１１０と隣接するように形成される。上記犠牲側壁スペーサおよび第１側壁スペーサ１１０は半導体基板１０２を覆っている。平坦化層は、該平坦化層の一部が上記犠牲側壁スペーサと隣接するように、半導体基板１０２を覆って形成されている。上記犠牲側壁スペーサが取り除かれ、エッチングによって半導体基板１０２内にくぼみが形成される。実質的に、上記くぼみは第１側壁スペーサ１１０と上記平坦化層の一部との間に配置されている。半導体材料（ＳｉＧｅ、ＳｉＣなど）１１６は上記くぼみに堆積される。 （もっと読む）

【課題】
接合リーク電流の発生が軽減されたエレベーテッド・ソース／ドレイン構造を有する半導体装置の製造方法を提供することができる。
【解決手段】
本発明に係る半導体装置の製造方法は、半導体基板１０２表面の所定の位置に溝部１０５を形成する工程と、溝部１０５を埋設するとともに、半導体基板１０２表面から突出した形状を有する素子分離膜１０６を形成する工程と、半導体基板１０２および素子分離膜１０６を覆うように膜１０８を形成する工程と、膜１０８を選択的に除去して、半導体基板１０２上に露出する素子分離膜１０６の側壁１０６ａに保護膜１１０を形成する工程と、半導体基板１０２上にゲート電極部１２３を作製する工程と、保護膜１１０とゲート電極部１２３との間の半導体基板１０２の表面にエピタキシャル層１２４を形成する工程と、エピタキシャル層１２４の少なくとも一部にシリサイド層１３０を形成する工程と、を含む。 （もっと読む）

【課題】 窒化物上へゲルマニウム・スペーサを選択的に堆積するための構造及び方法を提供すること。
【解決手段】 半導体製造プロセス中でゲルマニウム構造体を選択的に形成する方法は、化学的酸化物除去（ＣＯＲ）プロセスにおいて自然酸化物を除去し、次いで、加熱された窒化物及び酸化物表面を加熱されたゲルマニウム含有ガスに曝して、ゲルマニウムを選択的に窒化物表面上にだけ形成し、酸化物表面上には形成しない。 （もっと読む）

【課題】シリコン基板の表面から非常に浅い領域に高濃度の不純物を導入することができる半導体装置の製造方法を提供する。
【解決手段】ｐ型シリコン基板１上の所定の位置に形成された所定形状のゲート絶縁膜４とゲート電極５を含むゲート構造のゲート長方向両側に浅い接合のソース／ドレイン領域を形成する半導体装置の製造方法であって、ソース／ドレイン領域の形成領域を、所定の深さにエッチングするエッチング工程と、ｐ型シリコン基板１上に所定の組成の³⁰Ｓｉ層を堆積させ、ソース／ドレイン領域の形成領域に³⁰Ｓｉ層２１を選択エピタキシャル成長させる³⁰Ｓｉ層形成工程と、ｐ型シリコン基板１に中性子線５０を照射して、³⁰Ｓｉ層２１中に所定の濃度の³¹Ｐを形成する中性子線照射工程と、を含む。 （もっと読む）

【課題】 特性や信頼性に優れた半導体装置を作製することが可能な製造方法を提供する。
【解決手段】 Ｓｉ基板上のゲート形成予定領域にダミーゲートを形成する工程と、このダミーゲートの両側に対応する領域のＳｉ基板内に不純物を導入し熱処理によってこの不純物を活性化することによりソース・ドレイン領域２３、２５を形成する工程と、ダミーゲートの側壁を取り囲む絶縁膜２４、２６を形成する工程と、ダミーゲートを除去して開口部を２２ａ形成する工程と、この開口部が形成された領域又はその下部領域にＳｉＧｅ層２８を形成する工程と、開口部に露出しているＳｉＧｅ層上にゲート絶縁膜２９を介してゲート電極３０、３１を形成する工程とを有する。 （もっと読む）

【課題】 ゲート電極および不純物拡散層にシリサイド膜が形成された半導体装置において、不純物拡散層のシリサイド膜の異常成長や凝集を抑える。
【解決手段】 半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成され、ゲート電極１３２を含む半導体素子と、ゲート長方向の断面において、シリコン基板１０２の半導体素子が形成された領域の両側方に形成された不純物拡散層１２１（または１２２）と、不純物拡散層１２１（または１２２）表面に形成され、第１の金属のシリサイド化合物により構成された第１のシリサイド膜１３０と、ゲート電極１３２の少なくとも表面に形成され、第１の金属のシリサイド化合物よりシリサイド化の温度が低い第２の金属のシリサイド化合物により構成された第２のシリサイド膜１３１と、を含む。 （もっと読む）

【課題】コンタクト物質で低温熱工程によりエピタキシャルシリコンを形成しながらも、エピタキシャルシリコンの有する高い自らの比抵抗値によるコンタクト抵抗の増加を防止できるエピタキシャルシリコンをコンタクトとする半導体素子及びその製造方法を提供する。
【解決手段】固相エピタキシー工程を用いたエピタキシャル層と、前記エピタキシャル層上の第１金属層と、前記第１金属層上の窒化物系バリヤメタルと、前記バリヤメタル上の第２金属層と、前記エピタキシャル層と第１金属層との間に形成された金属シリサイドとを含む。 （もっと読む）

【課題】埋設されたＳｉＧｅ層を有し、そのＳｉＧｅ層の浅い部分がＰＦＥＴチャネルに近く、ＳｉＧｅ層の深い部分がＰＦＥＴチャネルからさらに離れているＰＦＥＴを含むデバイスと、その製造方法を提供する。
【解決手段】ＳｉＧｅ層はテーパーされているチャネル方向に面する側面に境界を有している。このような形状によって、ＰＦＥＴチャネルは実質的に拡張接合特性を劣化させる必要なく、大きい圧縮応力を受けることができる。テーパーされたＳｉＧｅ境界は複数のディスクリートなステップとして構成される。例えば２、３以上のディスクリートなステップが形成される。 （もっと読む）

ＮＭＯＳ電界効果トランジスタ1は、トランジスタ本体のエッジに沿ってソース30Aとドレイン30Bの間に延在し、また、フィールド絶縁体中におよびトランジスタの内部中に制限された長さだけ延在し、トランジスタ設計しきい値電圧を保持するイオン注入されない領域を本体の中央に残しており、制限された水平方向の長さの１対の保護帯域イオン注入115により放射線硬化を行われる。
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一態様では、シリコン層（112'）に第１の熱処理を施し、このシリコン層（112'）上に金属積層体（110'）を形成し、この金属積層体に第２の熱処理を施すことによって、トランジスタのゲートを形成する。第１の熱処理は、急速熱アニールステップを含み、第２の熱処理は、急速窒化ステップを含む。本発明により得られたるゲートは、シリコン層と金属積層体との間で比較的低い界面接触抵抗を示し、そのため、このゲートを高速デバイスで使用すると有利である。
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【課題】 ショットキー型電界効果トランジスターに於いて、殊にソース領域近傍のチャネル領域に対するゲート電極の制御性を高めて、素子の電流駆動能力の向上を図る。
【解決手段】 ゲート絶縁膜を異なる誘電率を持つ膜の積層とすることで、誘電率の高い材料のみで形成した場合と比べてゲート絶縁膜の幾何学的な意味の厚さを薄く形成することを可能とし、ゲート電極から出た電気力線のゲート絶縁膜の側面から外への漏れに起因する、殊にソース領域近傍のチャネル領域の電位に対するゲート電極の制御性の低下を抑制する事が可能となる。また、誘電率の高い材料よりなるゲート側壁絶縁膜１２を設ける事に依り、異なる誘電率を持つ物質の界面に於ける電気力線の屈折に依って、ゲート電極から出た電気力線をソース領域近傍のチャネル領域に集める事が可能となり、ソース領域とチャネル領域との間に形成されるショットキー障壁を薄くし、その抵抗を低減する。 （もっと読む）

【課題】所望の比誘電率を有し、機械的強度に優れる絶縁膜、この絶縁膜を容易に形成し得る絶縁膜の形成方法、この絶縁膜を備える半導体素子、電子デバイスおよび電子機器を提供すること。
【解決手段】本発明の絶縁膜は、導電体同士を絶縁するものであって、絶縁性基材４２中に、当該絶縁膜の膜強度を向上させる絶縁性粒子４１を含有してなるものである。この絶縁膜は、絶縁性粒子４１として、絶縁性基材４２の比誘電率と異なる比誘電率の粒子を用いることにより、その比誘電率を調整したものである。例えば、絶縁性粒子４１として、絶縁性基材４２の比誘電率より低い比誘電率の粒子を用いることにより、絶縁膜全体の比誘電率を調整（低下）することができ、かかる絶縁膜は、層間絶縁膜に好適に適用される。 （もっと読む）

【課題】所望の比誘電率を有し、機械的強度に優れる絶縁膜、この絶縁膜を容易に形成し得る絶縁膜の形成方法、この絶縁膜を備える半導体素子、電子デバイスおよび電子機器を提供すること。
【解決手段】本発明の絶縁膜は、導電体同士を絶縁するものであって、絶縁性粒子４１の集合体の間隙を、当該絶縁膜の膜強度を向上させる絶縁性の充填物４２で充填してなるものである。この絶縁膜は、充填物４２として、絶縁性粒子４１の比誘電率と異なる比誘電率の材料を用いることにより、その比誘電率を調整したものである。例えば、充填物４２として、絶縁性粒子４１の比誘電率より低い比誘電率の材料を用いることにより、絶縁膜全体の比誘電率を調整（低下）することができ、かかる絶縁膜は、層間絶縁膜に好適に適用される。 （もっと読む）