半導体デバイス
【課題】金属−絶縁物−半導体電界効果トランジスタの製造において、基板材料のバンドギャップの中間付近の仕事関数を有し、フッ素による問題を除去し、ボロンのしみ込みを防ぎ、また、複雑かつ余計な工程段階を使用することのない、ゲート電極を形成する。
【解決手段】金属半導体窒化ゲート電極（４０、７０）が、半導体デバイス（６０）において使用するために形成される。ゲート電極（４０、７０）は、スパッタデポジション、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）により形成できる。その材料は、シリコン含有化合物の類をエッチングし、従来のハロゲン基エッチング化学物質にエッチングされる。金属半導体窒化ゲート電極（４０、７０）は、比較的安定であり、従来のゲート電極よりも比較的薄く形成できる。また、基板（１２）の物質のバンドギャップの中間付近の仕事関数を有する。
【解決手段】金属半導体窒化ゲート電極（４０、７０）が、半導体デバイス（６０）において使用するために形成される。ゲート電極（４０、７０）は、スパッタデポジション、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）により形成できる。その材料は、シリコン含有化合物の類をエッチングし、従来のハロゲン基エッチング化学物質にエッチングされる。金属半導体窒化ゲート電極（４０、７０）は、比較的安定であり、従来のゲート電極よりも比較的薄く形成できる。また、基板（１２）の物質のバンドギャップの中間付近の仕事関数を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスの製造方法に関し、特に、金属半導体窒化物ゲート電極（me tal semiconductor nitride gate electrodes）を有する金属−絶縁物−半導体（metal-insulator-semiconductor）電界効果トランジスタに関する。
【背景技術】
【０００２】
多くの超大規模集積回路（VLSI）デバイスにおいて、典型的に、ゲート電極は、ドープされたシリコン膜および処理しにくい金属シリサイド膜（refractory metal silicide film）を含む。これらのデバイスのいくつかにおいて、その処理しにくい金属シリサイドは、タングステンシリサイドであり、代表的には、タングステンヘキサフロライド（WF6）にシラン（SiH4）を反応させることによって、形成される。タングステンヘキサフロライドの問題の１つは、フッ素がゲート誘電体を厚くしてしまうことである。そのように厚くなることは、ゲート誘電体の電気的特性を変化させてしまい、望ましくない。タングステンシリサイド膜の形成後、反射防止コーティング（anti-reflective coating(ARC)）が、タングステンシリサイド上に施される。代表的にこの膜は、シリコン窒化物などを含む、しかし、シリコン窒化物は、タングステンシリサイドに接着し難い。故に、薄いドーピングされていないアモルファスシリコン膜が、タングステンシリサイドとシリコン窒化物との間に使用され、接着が促進される。従来技術における他の問題は、典型的に、２つのドーピング段階が、ドーピング済みシリコン膜を形成するのに使用される。より詳細には、Ｎ＋にドーピング済みシリコンはｎ-チャネルトランジスタに使用され、Ｐ＋シリコンはｐ-チャネルトランジスタに使用される。さらに従来のゲート電極における問題は、ゲート電極からのホウ素が基板にしみ込み、ｐ-チャネルトランジスタのしきい値電圧を変化させ得る。この問題は、薄いゲート誘電体層において、より顕著である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
基板の材料のバンドギャップの中間付近の仕事関数を有し、フッ素が関連してゲートを厚くする問題を引き起こさず、ボロンのしみ込みに抵抗する、ゲート電極を形成する必要性が存在する。また、複雑な工程を使用することなく、または余計な工程段階を使用する必要なく、ゲート電極を形成する必要性も存在する。
【課題を解決するための手段】
【０００４】
上記の目的を達成するために、請求項１に記載の発明は、金属−絶縁物−半導体を有する半導体デバイスであって、基板と、該基板の付近にあるゲート誘電体層と、第１部分および第２部分を有する導電性部材であって、該第１部分はゲート誘電体層の付近に存在するゲート電極であり、該第２部分は前記基板内のドーピング済み領域に直接コンタクトし、前記導電性部材は少なくとも約２００オングストロームの厚さである第１の金属半導体窒化膜及び前記第１の金属半導体膜上に設けられる第２の金属半導体窒化膜を有し、前記第１部分は第１及び第２の金属半導体窒化膜からなる導電性部材と、前記ゲート電極および前記ゲート誘電体層の付近にある電流電極領域であって、前記金属−絶縁物−半導体トランジスタは、前記ゲート誘電体層、前記ゲート電極および前記電流電極領域を有する電流電極領域と、を備えることを要旨とする。
【０００５】
上記の目的を達成するために、請求項２に記載の発明は、金属−絶縁物−半導体を有する半導体デバイスであって、基板と、該基板の付近にあるゲート誘電体層と、ゲート電極部分、ローカル相互接続部分、およびコンタクト部分を有する導電性部材であって、該ゲート電極部分は、ゲート誘電体層の付近に存在するゲート電極からなり、該コンタクト部分は、前記基板内のドーピング済み領域に直接コンタクトし、前記ローカル相互接続部分は、該ゲート電極部分と該コンタクト部分との間に設けられ、前記導電性部材は、第１の金属半導体窒化膜及び前記第１の金属半導体膜上に設けられる第２の金属半導体窒化膜を有し、前記第１の金属半導体窒化膜は、該ゲート電極部分及び前記ローカル相互接続部分の少なくとも一部の下層に設けられている導電性部材と、前記ゲート電極および前記ゲート誘電体層の付近にある電流電極領域であって、前記金属−絶縁物−半導体トランジスタは、前記ゲート誘電体層、前記ゲート電極および前記電流電極領域を有する電流電極領域とを備えることを要旨とする。
【発明を実施するための最良の形態】
【０００６】
金属半導体窒化物ゲート電極が、半導体デバイスに使用されるために形成される。そのゲート電極は、スパッタ（suputter deposition）、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）によって形成される。それらの材料は、シリコン含有化合物（silicon-containing compounds）と同様にエッチングすると考えられ、従来のハロゲン基エッチング化学物質（halide-basedetching chemistries）中にてエッチングされる。金属半導体窒化物ゲート電極の利点の一つは、比較的安定しており、かつ従来のゲート電極よりも比較的薄く形成可能であり、基板の材料のバンドギャップの中間付近に仕事関数を有する、ことである。
【０００７】
図１は、金属半導体窒化物（MSN）ゲート電極を含む半導体デバイスを形成するための工程フロー図である。ゲート誘電体層が、ステップ１００にて、半導体デバイス上に亘って形成される。本詳細な説明において使用されるものとして、半導体デバイス基板は、単結晶半導体ウェハ、セミコンダクタオンインシュレータ（semiconductor-on-insulator）ウェハまたは半導体デバイスの形成に使用される任意の他の基板から構成される。
【０００８】
ゲート誘電体層膜を形成後、金属半導体窒化物、ドーピング済みアモルファスシリコンまたはドーピング済み多結晶シリコン（polysilicon）膜が、視覚的にゲート誘電体層上に亘って形成される。図１には、ステップ１１０、またはステップ１１２とステップ１１４との組合せ、若しくは、ステップ１１６とステップ１１８との組合せを図示している。ステップ１１０を参照すると、金属半導体窒化物の１つまたはそれ以上の膜が、ゲート誘電体層上にデポジションされる。ステップ１１２、１１４では、ドーピング済みポリシリコン膜が、最初、ゲート誘電体層上に亘ってデポジションされ、次に金属半導体窒化膜が、ドーピング済みポリシリコン層上に亘ってデポジションされる。ステップ１１６、１１８では、金属半導体窒化膜が、ゲート誘電体層じょうに亘ってデポジションされ、次に、ドーピング済みポリシリコン膜が、金属半導体窒化膜上に亘ってデポジションされる。前記適切な膜を形成した後、ステップ１２０にてゲート電極を形成するためにパターニングされる。
【０００９】
ゲート電極の形成に続いて、中間誘電体層（ILD）が、ステップ１３０にて形成される。コンタクトおよび相互接続が、ステップ１４０にて、半導体デバイスの適切な位置に形成される。パッシベーション層が、ステップ１５０にて、相互接続の最上部分（uppermost level）上に亘って形成される。
【００１０】
その工程フローは、図２〜５に図示されるとおり、デバイスの形成をより詳細に記述している。図２には、うすくｐ型にドーピング済みシリコンである半導体デバイス基板１２を示す。フィールド分離領域（field isolation region）１８（絶縁層を含む）が、選択酸化工程またはシャロウトレンチ分離工程（shallowtrench isolatin process）を使用して形成される。続いて、ゲート誘電体薄膜層（thin gate dielectric layer）２０が、基板上に亘って形成される。そのゲート誘電体層２０は、二酸化シリコン（silicon dioxide）、窒化酸化膜（nitride oxide）または窒化シリコンを含む。ゲート誘電体層２０は、代表的には、約15〜150オングストロームの範囲の厚さである。ゲート誘電体層２０は、熱酸化工程を使用し、デポジションまたは熱酸化と化学蒸着との組合せによって、形成される。
【００１１】
金属半導体窒化膜２６が、図３に示されるように、フィールド分離領域１８およびゲート誘電体層２０上に亘って位置付けられる。その金属半導体窒化膜２６は、約200〜1000オングストロームの範囲の厚さであり、より一般的には、400〜600オングストロームである。金属半導体窒化膜２６は、チタン、バナジウム、クロミウム、ジルコニウム、ハフニウム、ニオビウム、モリブデン、タンタル、タングステン、コバルト、プラチナ、ニッケル、イリジウム、オスミウムまたはレニウムなどから成り得る金属を有し得る。
【００１２】
その材料は、スパッタ（物理的蒸着デポジション）により、デポジションされ得る。一実施例としては、金属半導体窒化物を有する目標物が、準備され、アルゴンプラズマを使用してスパッタされる。他の実施例としては、反応性スパッタは、窒素およびアルゴンを含むプラズマを金属シリサイドを含むターゲットに向かって方向づけることによって使用される。その窒素は、金属シリサイドと反応して、金属半導体窒化膜を形成する。
【００１３】
さらに他の実施例としては、低圧化学蒸着（プラズマによる援助はない）が使用される。その金属源は、六フッ化タングステン（WF6）、四塩化チタン（TiCl4）、三塩化タンタル（TaCl3）などのようなハロゲン化金属を含み得る。さらに、メタルオーガニック化学蒸着（metal organic chemical vapor deposition）が、使用され得る。前躯金属（metal precuursor）は、その化合物が、所定のデポジションパラメータ（deposition parameter）において、気化させ得る限り、多くの異なる種類の一つであり得る。実施例として、窒化シリコンタンタル（tantalum silicon niteride）においては、その前駆金属は、エチルトリキス・ジエチルアミド・タンタル（ethylteikis diethlamido tantalum）、テルトブチリミド・トリスジメチルアミノ・タンタル（tertbutylimido trisdimethyamido tantalum）、ペンタジメチルアミド・タンタル（pentadimethylamido tantalum）などを含む。明らかに、これらは、単なる例示である。また、化学蒸着は、シラン（SiH4）、ジシラン（Si2H6）、ジクロロシラン（SiH2Cl2）、ゲルマン（GeH4）などを含む半導体ソースガス（semiconductor source gas）、並びに、アンモニア（NH3）、窒素分子（N2）、などを含む窒素ソースガス（nitrogen source gas）を有し得る。その膜もまた、プラズマエンハンスト化学蒸着（PECVD）を使用して、形成される。PECVDを使用することによって、金属半導体窒化膜の応力のより良い制御により、応力が問題になるかどうかを試す（exercised）ことができる。
【００１４】
次に、レジスト層（図示せず）が、金属半導体窒化膜２６上に亘って、添付され、パターニングされる。レジスト層をパターニングした後、金属半導体窒化膜２６はパターニングされ、それによって、図４に示されるように、ゲート電極４０を形成する。ゲート電極４０を形成する際、エッチング化学物質は、典型的には、ポリシリコンをエッチングするのに使用されるものと似ている。代表的には、ハロゲン基化合物が、膜２６をエッチングするのに使用される。そのハロゲン基化合物は、四フッ化炭素（CF4）、ヘキサフロロエタン(C2F6）、臭酸（HBr）、六フッ化硫黄（SF6）、塩酸（HCl）、塩素分子（Cl2）などを含み得る。
【００１５】
プラズマエッチング法、反応性イオンエッチング法、電子サイクロトロン共振法（electron cyclotron resonance）またはマイクロウェーブ法が、パターニングに使用され得る。ダウンストリームプラズマ法が、金属半導体窒化膜２６の下に存在するゲート誘電体層２０に対するダメージを軽減させるために使用され得る。典型的には、そのエッチングは、時間的オーバーエッチングに伴いフィールド分離領域１８またはゲート誘電体層２０に届く時に、エンドポイント検出を使用することによりなされる。ゲート電極４０が形成された後、そのレジスト層は、従来の方法により、除去される。
【００１６】
図５に示すように、金属−絶縁物−半導体トランジスタを含むじっしつてきに完成された半導体デバイス６０を形成するように、工程が続行される。ゲート電極４０を形成後、ドーピング済み領域４２が、ゲート電極４０に隣在する（adjacent to）基板１２内に、形成される。そのドーピング済み領域は、図示されたトランジスタのソース／ドレイン領域（電流電極）である。絶縁スぺーサ２９もまた、ゲート電極４０に隣在するように形成される。中間誘電体層（ILD）５２が、ドーピングされていない酸化膜３０およびドーピング済み酸化膜３２から成るように形成される。ドーピング済み酸化膜３４は、ボロフォスフォシリケイトグラス（borophosphosilicate glass(BPSG)）から成る。次に、そのILD層５２は、ドーピング済み領域４２に一またはそれ以上のコンタクト開口３４を形成するためにパターニングされる。
【００１７】
導電性プラグ３６が、コンタクト開口３４内に形成され、相互接続３８が、導電性プラグ３６上に亘り形成される。他の導電性プラグ、コンタクト開口および相互接続は、形成されてはいるが、図５には図示されていない。さらに、他の中間レベル誘電体層および相互接続レベル層が、ILD５２および相互接続３８上に亘って形成され得るが、図５に図示はされていない。最上層の相互接続レベル層上に亘って、パッシベーション層５０が形成され、ドーピング済み酸化膜４０２およびプラズマエンハンスト窒化膜４０４から成る。
【００１８】
ゲート電極４０は、ポリシリコン、処理しにくい金属シリサイド膜、アモルファスシリコン膜およびシリコン窒化膜から成る従来から使用されているゲートスタックよりも非常に薄い。それらの従来技術の構造において、そのゲートスタックは、多くの膜が使用されているので、高さにおいて0.5ミクロン高くなり得る。従来技術と違い、その金属半導体窒化膜は、個別（separate）反射防止コーティング（ARC）を必要としない。また、ゲート電極に三層またはそれ以上の個別の膜を形成する従来技術と比較して、本実施例においては、ゲート電極にたった一層の膜をデポジションするだけなので、困難性も少なく、工程もより短い。さらに、ゲート電極の抵抗値は、金属窒化物または金属シリサイドに対応する従来の抵抗値と比較して低い。この作用により、デバイスのスピードが速くなる。
【００１９】
従来技術に勝る本発明の他の利点は、そのゲート電極により、指数関数的にゲート電極の抵抗値を高くすることなくサイズを小さくできる（scale down）ことである。より詳細には、ゲートが0.25ミクロン以下にスケーリングされると。チタンシリサイド（TiSi2）が、集積し、若しくは高抵抗値による他の問題が起こり得る。サイズを小さくするにつれ、TiSiNの抵抗は、増加はするが、0.25ミクロン以下にスケーリングされた場合、Ti Si2ほど大きく増加はしない。故に、本発明の１つの利点は、従来技術よりも良く、技術的にスケーリングできることである。
【００２０】
また、本発明においては、金を含んでいるゲート電極が、電界効果トランジスタの慣例の工程の間における温度の安定性に伴う問題が予想されるという理由から、金を含んでいるゲート電極に勝る、という利点がある。金は、金属半導体窒化膜中に拡散され、金属半導体窒化膜と相互作用する。これらの温度サイクル（temperature cycle）が起こるのは、典型的に、少なくとも800℃の温度にて処理されるＮ＋ソース／ドレインアニール、1000〜1100℃の範囲の温度で処理されるドーピング済みポリシリコン側からのエミッタドライブ、500℃よりも高い他の熱的サイクル、の間である。さらに、金は、基板にしみ込み、好ましくない電気的ショートの原因になり得る。故に、金を含まない金属半導体窒化膜を形成することによって、温度の安定性および金の汚染に係る問題の多くが除かれる。
【００２１】
金属半導体窒化物ゲート電極は、他にも従来技術に勝る利点を有する。そのゲート電極は、基板１２の物質のバンドギャップの中間付近の仕事関数を有するように形成され得る。その基板１２がシリコンの場合、そのゲート電極の仕事関数は、シリコンのバンドギャップの中間から0.2eV内になりうる。金属半導体窒化膜が形成され、フッ素およびボロンの両方の効果的な障壁になり得るので、フッ素のしみ込みという従来の問題は、大いに削減される。さらに、シリコン窒化膜は、ARCに必要とされず、故に、従来見受けられた固着（adhension）の問題が除かれる。
【００２２】
図５に示したとおり、本発明において、その構造は、スタティックランダムアクセスメモリの一部分になり得る。この場合、相互接続３８は、ドーピング済み領域４２にコンタクトするビットラインである導電性プラグ３６を有するビットラインになり得る。ビットラインコンタクトに隣在するゲート電極４０は、スタティックランダムアクセスメモリ（SRAM）セルのためのアクセストランジスタになり、他のゲート電極２６はラッチトランジスタのゲート電極である。さらに他の実施例としては、ゲート電極は、ダイナミックランダムアクセスメモリに使用され得る。その構造は、ラッチトランジスタは全く無いが、ビットラインコンタクトを有するアクセストランジスタが残存すること以外は同様である。アクセストランジスタである場合、ゲート電極４０はメモリアレイにワードラインの一部分になり得る。
【００２３】
図６にて、代りの実施例としては、二層構造（bilayered）ゲート電極が形成される。金属半導体窒化膜６６は、フィールド絶縁領域１８およびゲート誘電体層２０上にデポジションされる。次に、ドーピング済みシリコン膜６８が、金属半導体窒化膜６６上に形成される。ドーピング済みシリコン膜６８は、デポジションされたアモルファスシリコンまたはポリシリコンから成り、個別のドーピング段階の間か、またはそれと同時に（insitu）、ドーピングされる。本実施例において、二層構造の厚さは、約1000〜2000オングストロームの範囲内にするのが好ましい。しかしながら、金属半導体窒化膜６６は、約200〜1000オングストロームの厚さを残留させるのが好ましい。ドーピング済みシリコン膜６８は、その積層（stack）の応力の大きさを軽減するのに役立つ。追加的に、ARCがポリシリコン膜上に形成され得るが、図６には示していない。
【００２４】
図７にて、レジスト層（図示せず）が、ドーピング済みシリコン膜６８上にコーティングされ、次に、その二層は、ゲート電極７０を形成するためにパターニングされる。次に、そのレジスト層は、従来の方法を用いて除去される。再び、同様のエッチング化学物質が使用され、金属半導体窒化膜６６およびドーピング済みシリコン膜６８をエッチングするために使用される。この方法の利点のうちの１つは、エンドポイント検出が、金属半導体窒化膜６６の金属に反応（turned）し得ることである。例えば、タングステンシリコン窒化膜がエッチングされる場合、そのプラズマエッチャは、廃ガス（effluent gas）におけるタングステンを監視するであろう。そのタングステンは、実質的に、ゼロになったかまたは、しきい値以下になったときに、エンドポイントに届いたことになる。
【００２５】
図８に示すように、工程は、金属−絶縁物−半導体の残りの部分の形成に続く。ドーピング済み領域４２が、ゲート電極７０に隣在し、かつ基板１２の主表面であるところの基板１２内に、形成される。ｎチャネルトランジスタかｐチャネルトランジスタのいずれかを形成すべきかに依って、これらのドーピング済み領域４２は、ｎ型またはｐ型になる。ドーピング済み領域４２は、トランジスタのソース／ドレイン領域（電流電極）になり得る。次に、サイドウォールスぺーサ２９が、ゲート電極７０に隣在するように形成される。ゲート電極７０またはサイドウォールスぺーサ２９によって覆われていないゲート誘電体層２０の一部分は、除去される。
【００２６】
次に、ドーピング済み領域４２およびシリコン膜６８の部分上にセルフアライン金属シリサイド領域８５を形成するために、シリサイド工程が施される。この実施例において、チタン層がデポジションされ、露出したシリコンと反応し、それによって、シリサイド領域８５を形成する。このシリサイドの形成の間に、シリコンフィルム６８のほとんどが、使われる。他の実施例においては、全シリコン膜６８またはそのほんの少しの部分が、シリサイドの反応の間に使われる。さらに他の実施例として、図６、７に示される膜を逆にし得る。この実施例では、ドーピング済みシリコン膜６８がフィールド絶縁領域１８およびゲート誘電体層２０上に形成され、金属半導体窒化膜６６はドーピング済みシリコン膜６８上にデポジションされる。この膜の厚さおよびエッチングは、前述の実施例と同じであることが好ましい。しかし、前述の実施例と異なり、シリコン膜６８のドーピングは、いずれの型のデバイスと形成するかに依る。より詳細には、そのゲート電極がｎチャネルトランジスタ用である場合、そのドーピング済みシリコンは、ｎ型にドーピングされ、ｐチャネルトランジスタ用である場合、そのドーピング済みシリコンは、ｐ型にドーピングされる。従来技術に勝るこの実施例の利点の１つは、ARCが必要ないことである。さらに、ゲート誘電体層２０に対するプラズマによるダメージのような類のものが、より少ない。二層構造の実施例においても、金属シリサイドまたは金属窒化物を使用する従来のゲート電極と比較し、低抵抗である。
【００２７】
図９〜１１は、ゲート電極および基板コンタクトを図示した本発明の他の実施例を示す。図９によると、第１金属半導体窒化膜８２が、フィールド絶縁領域１８およびゲート誘電体層２０上に形成される。その金属半導体窒化膜８２は、代表的には、約200〜500オングストロームの範囲内の厚さである。次に、レジストマスク８４が、金属半導体窒化膜８２の一部分上に形成される。金属半導体窒化膜８２が露出している領域においては、その下に存在する基板１２へのコンタクトが形成される。エッチング段階が施されることにより、マスク８４によって被覆されていない金属半導体窒化膜８２およびゲート誘電体層２０を除去する。図１０に示されるように、ドーピング工程が施されることにより、基板１２におけるドーピング済み領域９２を形成する。
【００２８】
従来技術においては、典型的に、ベリッドコンタクトが、シリコン基板にコンタクトするポリシリコン膜を使用することによって、形成される。シリコン基板にトレンチを形成せずに、ポリシリコンをエッチングする場合、困難である。金属半導体窒化膜８２をエッチングおよび廃流（effluent stream）内の金属含有比率の監視により、エンドポイントの制御は、ずっと厳密になり、基板１２に直接コンタクトするアモルファスシリコンまたはポリシリコンを使用するベリッドコンタクトに比較して、基板１２のトレンチのような類のものを、激減させることができる。
【００２９】
レジストマスク８４が除去された後、第２金属半導体窒化膜９４が形成され、代表的には、約500〜1000オングストロームの範囲内の厚さである。金属半導体窒化膜８２および金属半導体窒化膜９４は、同一または異なるデポジション技術によって形成され、また、それらの膜内には、同一金属または異なる金属が含まれ得る。金属半導体窒化膜９４は、金属半導体窒化膜８２および基板１２内に存在するドーピング済み領域９２上にデポジションされる。
【００３０】
次に、レジスト層（図示せず）が、基板上に形成され、パターニングされる。図１１に示すように、第１および第２金属半導体窒化膜８２および９４は、エッチングされ、導電性部材（conductive member）を形成する。金属半導体窒化膜９４は、ゲート電極部分９４１、ローカル相互接続部分９４３および基板コンタクト部分９４５から成る。本実施例においては、そのドーピング済み領域９２は、ある構成材の一部分であり、ゲート電極部分９４１を含むトランジスタは異なる構成要素の一部分である。このようにして、非常に大きさが小さく、導電性プラグ若しくはアルミニウムまたは銅の相互接続を必要とせずに、基板コンタクトと単純なローカル相互接続が形成される。
【００３１】
金属半導体窒化膜の多くの異なる金属が使用されるが、モリブデン、タンタル、タングステンおよびチタンは、他の金属よりも頻繁に使用され得ると考えられる。これらの金属のうち、その低抵抗率およびその結晶化の抵抗（resistance to crystallization）のため、タンタルが最も有望である。ゆえに、より薄いゲート電極が形成され、アモルファスをより適切に、残留させ、形成する。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施例に従った、半導体デバイスを形成するための工程フロー図。
【図２】フィールド分離領域およびゲート誘電体層を形成した後の半導体デバイス基板の一部分の断面図。
【図３】金属半導体窒化膜を形成した後の図２の基板の断面図。
【図４】本発明の一実施例に従った、ゲート電極を形成するために金属半導体窒化膜をパターニングした後の図３の基板の断面図。
【図５】実質的に、完成したデバイスを形成した後の図４の基板の断面図。
【図６】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図７】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図８】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図９】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図１０】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図１１】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【符号の説明】
【００３３】
１２…基板、１８…フィールド分離領域、２０…ゲート誘電体膜、２６…金属半導体窒化膜、２９…絶縁スぺーサ、３０、３２、３４…酸化膜、３６…導電性プラグ、３８…相互接続、４０、７０…ゲート電極、４２…電流電極領域、５０…パッシベーション層、５２…中間誘電体層（ILD）、６０…半導体デバイス、６６…金属半導体窒化膜、６８…半導体膜、７０…ゲート電極、８５…セルフアライン金属シリサイド領域、９２…ドーピング済み領域、４０２…酸化膜、４０４…プラズマエンハンスト窒化膜、９４１…第１部分、９４５…第２部分。
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスの製造方法に関し、特に、金属半導体窒化物ゲート電極（me tal semiconductor nitride gate electrodes）を有する金属−絶縁物−半導体（metal-insulator-semiconductor）電界効果トランジスタに関する。
【背景技術】
【０００２】
多くの超大規模集積回路（VLSI）デバイスにおいて、典型的に、ゲート電極は、ドープされたシリコン膜および処理しにくい金属シリサイド膜（refractory metal silicide film）を含む。これらのデバイスのいくつかにおいて、その処理しにくい金属シリサイドは、タングステンシリサイドであり、代表的には、タングステンヘキサフロライド（WF6）にシラン（SiH4）を反応させることによって、形成される。タングステンヘキサフロライドの問題の１つは、フッ素がゲート誘電体を厚くしてしまうことである。そのように厚くなることは、ゲート誘電体の電気的特性を変化させてしまい、望ましくない。タングステンシリサイド膜の形成後、反射防止コーティング（anti-reflective coating(ARC)）が、タングステンシリサイド上に施される。代表的にこの膜は、シリコン窒化物などを含む、しかし、シリコン窒化物は、タングステンシリサイドに接着し難い。故に、薄いドーピングされていないアモルファスシリコン膜が、タングステンシリサイドとシリコン窒化物との間に使用され、接着が促進される。従来技術における他の問題は、典型的に、２つのドーピング段階が、ドーピング済みシリコン膜を形成するのに使用される。より詳細には、Ｎ＋にドーピング済みシリコンはｎ-チャネルトランジスタに使用され、Ｐ＋シリコンはｐ-チャネルトランジスタに使用される。さらに従来のゲート電極における問題は、ゲート電極からのホウ素が基板にしみ込み、ｐ-チャネルトランジスタのしきい値電圧を変化させ得る。この問題は、薄いゲート誘電体層において、より顕著である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
基板の材料のバンドギャップの中間付近の仕事関数を有し、フッ素が関連してゲートを厚くする問題を引き起こさず、ボロンのしみ込みに抵抗する、ゲート電極を形成する必要性が存在する。また、複雑な工程を使用することなく、または余計な工程段階を使用する必要なく、ゲート電極を形成する必要性も存在する。
【課題を解決するための手段】
【０００４】
上記の目的を達成するために、請求項１に記載の発明は、金属−絶縁物−半導体を有する半導体デバイスであって、基板と、該基板の付近にあるゲート誘電体層と、第１部分および第２部分を有する導電性部材であって、該第１部分はゲート誘電体層の付近に存在するゲート電極であり、該第２部分は前記基板内のドーピング済み領域に直接コンタクトし、前記導電性部材は少なくとも約２００オングストロームの厚さである第１の金属半導体窒化膜及び前記第１の金属半導体膜上に設けられる第２の金属半導体窒化膜を有し、前記第１部分は第１及び第２の金属半導体窒化膜からなる導電性部材と、前記ゲート電極および前記ゲート誘電体層の付近にある電流電極領域であって、前記金属−絶縁物−半導体トランジスタは、前記ゲート誘電体層、前記ゲート電極および前記電流電極領域を有する電流電極領域と、を備えることを要旨とする。
【０００５】
上記の目的を達成するために、請求項２に記載の発明は、金属−絶縁物−半導体を有する半導体デバイスであって、基板と、該基板の付近にあるゲート誘電体層と、ゲート電極部分、ローカル相互接続部分、およびコンタクト部分を有する導電性部材であって、該ゲート電極部分は、ゲート誘電体層の付近に存在するゲート電極からなり、該コンタクト部分は、前記基板内のドーピング済み領域に直接コンタクトし、前記ローカル相互接続部分は、該ゲート電極部分と該コンタクト部分との間に設けられ、前記導電性部材は、第１の金属半導体窒化膜及び前記第１の金属半導体膜上に設けられる第２の金属半導体窒化膜を有し、前記第１の金属半導体窒化膜は、該ゲート電極部分及び前記ローカル相互接続部分の少なくとも一部の下層に設けられている導電性部材と、前記ゲート電極および前記ゲート誘電体層の付近にある電流電極領域であって、前記金属−絶縁物−半導体トランジスタは、前記ゲート誘電体層、前記ゲート電極および前記電流電極領域を有する電流電極領域とを備えることを要旨とする。
【発明を実施するための最良の形態】
【０００６】
金属半導体窒化物ゲート電極が、半導体デバイスに使用されるために形成される。そのゲート電極は、スパッタ（suputter deposition）、低圧化学蒸着（LPCVD）またはプラズマエンハンスト化学蒸着（PECVD）によって形成される。それらの材料は、シリコン含有化合物（silicon-containing compounds）と同様にエッチングすると考えられ、従来のハロゲン基エッチング化学物質（halide-basedetching chemistries）中にてエッチングされる。金属半導体窒化物ゲート電極の利点の一つは、比較的安定しており、かつ従来のゲート電極よりも比較的薄く形成可能であり、基板の材料のバンドギャップの中間付近に仕事関数を有する、ことである。
【０００７】
図１は、金属半導体窒化物（MSN）ゲート電極を含む半導体デバイスを形成するための工程フロー図である。ゲート誘電体層が、ステップ１００にて、半導体デバイス上に亘って形成される。本詳細な説明において使用されるものとして、半導体デバイス基板は、単結晶半導体ウェハ、セミコンダクタオンインシュレータ（semiconductor-on-insulator）ウェハまたは半導体デバイスの形成に使用される任意の他の基板から構成される。
【０００８】
ゲート誘電体層膜を形成後、金属半導体窒化物、ドーピング済みアモルファスシリコンまたはドーピング済み多結晶シリコン（polysilicon）膜が、視覚的にゲート誘電体層上に亘って形成される。図１には、ステップ１１０、またはステップ１１２とステップ１１４との組合せ、若しくは、ステップ１１６とステップ１１８との組合せを図示している。ステップ１１０を参照すると、金属半導体窒化物の１つまたはそれ以上の膜が、ゲート誘電体層上にデポジションされる。ステップ１１２、１１４では、ドーピング済みポリシリコン膜が、最初、ゲート誘電体層上に亘ってデポジションされ、次に金属半導体窒化膜が、ドーピング済みポリシリコン層上に亘ってデポジションされる。ステップ１１６、１１８では、金属半導体窒化膜が、ゲート誘電体層じょうに亘ってデポジションされ、次に、ドーピング済みポリシリコン膜が、金属半導体窒化膜上に亘ってデポジションされる。前記適切な膜を形成した後、ステップ１２０にてゲート電極を形成するためにパターニングされる。
【０００９】
ゲート電極の形成に続いて、中間誘電体層（ILD）が、ステップ１３０にて形成される。コンタクトおよび相互接続が、ステップ１４０にて、半導体デバイスの適切な位置に形成される。パッシベーション層が、ステップ１５０にて、相互接続の最上部分（uppermost level）上に亘って形成される。
【００１０】
その工程フローは、図２〜５に図示されるとおり、デバイスの形成をより詳細に記述している。図２には、うすくｐ型にドーピング済みシリコンである半導体デバイス基板１２を示す。フィールド分離領域（field isolation region）１８（絶縁層を含む）が、選択酸化工程またはシャロウトレンチ分離工程（shallowtrench isolatin process）を使用して形成される。続いて、ゲート誘電体薄膜層（thin gate dielectric layer）２０が、基板上に亘って形成される。そのゲート誘電体層２０は、二酸化シリコン（silicon dioxide）、窒化酸化膜（nitride oxide）または窒化シリコンを含む。ゲート誘電体層２０は、代表的には、約15〜150オングストロームの範囲の厚さである。ゲート誘電体層２０は、熱酸化工程を使用し、デポジションまたは熱酸化と化学蒸着との組合せによって、形成される。
【００１１】
金属半導体窒化膜２６が、図３に示されるように、フィールド分離領域１８およびゲート誘電体層２０上に亘って位置付けられる。その金属半導体窒化膜２６は、約200〜1000オングストロームの範囲の厚さであり、より一般的には、400〜600オングストロームである。金属半導体窒化膜２６は、チタン、バナジウム、クロミウム、ジルコニウム、ハフニウム、ニオビウム、モリブデン、タンタル、タングステン、コバルト、プラチナ、ニッケル、イリジウム、オスミウムまたはレニウムなどから成り得る金属を有し得る。
【００１２】
その材料は、スパッタ（物理的蒸着デポジション）により、デポジションされ得る。一実施例としては、金属半導体窒化物を有する目標物が、準備され、アルゴンプラズマを使用してスパッタされる。他の実施例としては、反応性スパッタは、窒素およびアルゴンを含むプラズマを金属シリサイドを含むターゲットに向かって方向づけることによって使用される。その窒素は、金属シリサイドと反応して、金属半導体窒化膜を形成する。
【００１３】
さらに他の実施例としては、低圧化学蒸着（プラズマによる援助はない）が使用される。その金属源は、六フッ化タングステン（WF6）、四塩化チタン（TiCl4）、三塩化タンタル（TaCl3）などのようなハロゲン化金属を含み得る。さらに、メタルオーガニック化学蒸着（metal organic chemical vapor deposition）が、使用され得る。前躯金属（metal precuursor）は、その化合物が、所定のデポジションパラメータ（deposition parameter）において、気化させ得る限り、多くの異なる種類の一つであり得る。実施例として、窒化シリコンタンタル（tantalum silicon niteride）においては、その前駆金属は、エチルトリキス・ジエチルアミド・タンタル（ethylteikis diethlamido tantalum）、テルトブチリミド・トリスジメチルアミノ・タンタル（tertbutylimido trisdimethyamido tantalum）、ペンタジメチルアミド・タンタル（pentadimethylamido tantalum）などを含む。明らかに、これらは、単なる例示である。また、化学蒸着は、シラン（SiH4）、ジシラン（Si2H6）、ジクロロシラン（SiH2Cl2）、ゲルマン（GeH4）などを含む半導体ソースガス（semiconductor source gas）、並びに、アンモニア（NH3）、窒素分子（N2）、などを含む窒素ソースガス（nitrogen source gas）を有し得る。その膜もまた、プラズマエンハンスト化学蒸着（PECVD）を使用して、形成される。PECVDを使用することによって、金属半導体窒化膜の応力のより良い制御により、応力が問題になるかどうかを試す（exercised）ことができる。
【００１４】
次に、レジスト層（図示せず）が、金属半導体窒化膜２６上に亘って、添付され、パターニングされる。レジスト層をパターニングした後、金属半導体窒化膜２６はパターニングされ、それによって、図４に示されるように、ゲート電極４０を形成する。ゲート電極４０を形成する際、エッチング化学物質は、典型的には、ポリシリコンをエッチングするのに使用されるものと似ている。代表的には、ハロゲン基化合物が、膜２６をエッチングするのに使用される。そのハロゲン基化合物は、四フッ化炭素（CF4）、ヘキサフロロエタン(C2F6）、臭酸（HBr）、六フッ化硫黄（SF6）、塩酸（HCl）、塩素分子（Cl2）などを含み得る。
【００１５】
プラズマエッチング法、反応性イオンエッチング法、電子サイクロトロン共振法（electron cyclotron resonance）またはマイクロウェーブ法が、パターニングに使用され得る。ダウンストリームプラズマ法が、金属半導体窒化膜２６の下に存在するゲート誘電体層２０に対するダメージを軽減させるために使用され得る。典型的には、そのエッチングは、時間的オーバーエッチングに伴いフィールド分離領域１８またはゲート誘電体層２０に届く時に、エンドポイント検出を使用することによりなされる。ゲート電極４０が形成された後、そのレジスト層は、従来の方法により、除去される。
【００１６】
図５に示すように、金属−絶縁物−半導体トランジスタを含むじっしつてきに完成された半導体デバイス６０を形成するように、工程が続行される。ゲート電極４０を形成後、ドーピング済み領域４２が、ゲート電極４０に隣在する（adjacent to）基板１２内に、形成される。そのドーピング済み領域は、図示されたトランジスタのソース／ドレイン領域（電流電極）である。絶縁スぺーサ２９もまた、ゲート電極４０に隣在するように形成される。中間誘電体層（ILD）５２が、ドーピングされていない酸化膜３０およびドーピング済み酸化膜３２から成るように形成される。ドーピング済み酸化膜３４は、ボロフォスフォシリケイトグラス（borophosphosilicate glass(BPSG)）から成る。次に、そのILD層５２は、ドーピング済み領域４２に一またはそれ以上のコンタクト開口３４を形成するためにパターニングされる。
【００１７】
導電性プラグ３６が、コンタクト開口３４内に形成され、相互接続３８が、導電性プラグ３６上に亘り形成される。他の導電性プラグ、コンタクト開口および相互接続は、形成されてはいるが、図５には図示されていない。さらに、他の中間レベル誘電体層および相互接続レベル層が、ILD５２および相互接続３８上に亘って形成され得るが、図５に図示はされていない。最上層の相互接続レベル層上に亘って、パッシベーション層５０が形成され、ドーピング済み酸化膜４０２およびプラズマエンハンスト窒化膜４０４から成る。
【００１８】
ゲート電極４０は、ポリシリコン、処理しにくい金属シリサイド膜、アモルファスシリコン膜およびシリコン窒化膜から成る従来から使用されているゲートスタックよりも非常に薄い。それらの従来技術の構造において、そのゲートスタックは、多くの膜が使用されているので、高さにおいて0.5ミクロン高くなり得る。従来技術と違い、その金属半導体窒化膜は、個別（separate）反射防止コーティング（ARC）を必要としない。また、ゲート電極に三層またはそれ以上の個別の膜を形成する従来技術と比較して、本実施例においては、ゲート電極にたった一層の膜をデポジションするだけなので、困難性も少なく、工程もより短い。さらに、ゲート電極の抵抗値は、金属窒化物または金属シリサイドに対応する従来の抵抗値と比較して低い。この作用により、デバイスのスピードが速くなる。
【００１９】
従来技術に勝る本発明の他の利点は、そのゲート電極により、指数関数的にゲート電極の抵抗値を高くすることなくサイズを小さくできる（scale down）ことである。より詳細には、ゲートが0.25ミクロン以下にスケーリングされると。チタンシリサイド（TiSi2）が、集積し、若しくは高抵抗値による他の問題が起こり得る。サイズを小さくするにつれ、TiSiNの抵抗は、増加はするが、0.25ミクロン以下にスケーリングされた場合、Ti Si2ほど大きく増加はしない。故に、本発明の１つの利点は、従来技術よりも良く、技術的にスケーリングできることである。
【００２０】
また、本発明においては、金を含んでいるゲート電極が、電界効果トランジスタの慣例の工程の間における温度の安定性に伴う問題が予想されるという理由から、金を含んでいるゲート電極に勝る、という利点がある。金は、金属半導体窒化膜中に拡散され、金属半導体窒化膜と相互作用する。これらの温度サイクル（temperature cycle）が起こるのは、典型的に、少なくとも800℃の温度にて処理されるＮ＋ソース／ドレインアニール、1000〜1100℃の範囲の温度で処理されるドーピング済みポリシリコン側からのエミッタドライブ、500℃よりも高い他の熱的サイクル、の間である。さらに、金は、基板にしみ込み、好ましくない電気的ショートの原因になり得る。故に、金を含まない金属半導体窒化膜を形成することによって、温度の安定性および金の汚染に係る問題の多くが除かれる。
【００２１】
金属半導体窒化物ゲート電極は、他にも従来技術に勝る利点を有する。そのゲート電極は、基板１２の物質のバンドギャップの中間付近の仕事関数を有するように形成され得る。その基板１２がシリコンの場合、そのゲート電極の仕事関数は、シリコンのバンドギャップの中間から0.2eV内になりうる。金属半導体窒化膜が形成され、フッ素およびボロンの両方の効果的な障壁になり得るので、フッ素のしみ込みという従来の問題は、大いに削減される。さらに、シリコン窒化膜は、ARCに必要とされず、故に、従来見受けられた固着（adhension）の問題が除かれる。
【００２２】
図５に示したとおり、本発明において、その構造は、スタティックランダムアクセスメモリの一部分になり得る。この場合、相互接続３８は、ドーピング済み領域４２にコンタクトするビットラインである導電性プラグ３６を有するビットラインになり得る。ビットラインコンタクトに隣在するゲート電極４０は、スタティックランダムアクセスメモリ（SRAM）セルのためのアクセストランジスタになり、他のゲート電極２６はラッチトランジスタのゲート電極である。さらに他の実施例としては、ゲート電極は、ダイナミックランダムアクセスメモリに使用され得る。その構造は、ラッチトランジスタは全く無いが、ビットラインコンタクトを有するアクセストランジスタが残存すること以外は同様である。アクセストランジスタである場合、ゲート電極４０はメモリアレイにワードラインの一部分になり得る。
【００２３】
図６にて、代りの実施例としては、二層構造（bilayered）ゲート電極が形成される。金属半導体窒化膜６６は、フィールド絶縁領域１８およびゲート誘電体層２０上にデポジションされる。次に、ドーピング済みシリコン膜６８が、金属半導体窒化膜６６上に形成される。ドーピング済みシリコン膜６８は、デポジションされたアモルファスシリコンまたはポリシリコンから成り、個別のドーピング段階の間か、またはそれと同時に（insitu）、ドーピングされる。本実施例において、二層構造の厚さは、約1000〜2000オングストロームの範囲内にするのが好ましい。しかしながら、金属半導体窒化膜６６は、約200〜1000オングストロームの厚さを残留させるのが好ましい。ドーピング済みシリコン膜６８は、その積層（stack）の応力の大きさを軽減するのに役立つ。追加的に、ARCがポリシリコン膜上に形成され得るが、図６には示していない。
【００２４】
図７にて、レジスト層（図示せず）が、ドーピング済みシリコン膜６８上にコーティングされ、次に、その二層は、ゲート電極７０を形成するためにパターニングされる。次に、そのレジスト層は、従来の方法を用いて除去される。再び、同様のエッチング化学物質が使用され、金属半導体窒化膜６６およびドーピング済みシリコン膜６８をエッチングするために使用される。この方法の利点のうちの１つは、エンドポイント検出が、金属半導体窒化膜６６の金属に反応（turned）し得ることである。例えば、タングステンシリコン窒化膜がエッチングされる場合、そのプラズマエッチャは、廃ガス（effluent gas）におけるタングステンを監視するであろう。そのタングステンは、実質的に、ゼロになったかまたは、しきい値以下になったときに、エンドポイントに届いたことになる。
【００２５】
図８に示すように、工程は、金属−絶縁物−半導体の残りの部分の形成に続く。ドーピング済み領域４２が、ゲート電極７０に隣在し、かつ基板１２の主表面であるところの基板１２内に、形成される。ｎチャネルトランジスタかｐチャネルトランジスタのいずれかを形成すべきかに依って、これらのドーピング済み領域４２は、ｎ型またはｐ型になる。ドーピング済み領域４２は、トランジスタのソース／ドレイン領域（電流電極）になり得る。次に、サイドウォールスぺーサ２９が、ゲート電極７０に隣在するように形成される。ゲート電極７０またはサイドウォールスぺーサ２９によって覆われていないゲート誘電体層２０の一部分は、除去される。
【００２６】
次に、ドーピング済み領域４２およびシリコン膜６８の部分上にセルフアライン金属シリサイド領域８５を形成するために、シリサイド工程が施される。この実施例において、チタン層がデポジションされ、露出したシリコンと反応し、それによって、シリサイド領域８５を形成する。このシリサイドの形成の間に、シリコンフィルム６８のほとんどが、使われる。他の実施例においては、全シリコン膜６８またはそのほんの少しの部分が、シリサイドの反応の間に使われる。さらに他の実施例として、図６、７に示される膜を逆にし得る。この実施例では、ドーピング済みシリコン膜６８がフィールド絶縁領域１８およびゲート誘電体層２０上に形成され、金属半導体窒化膜６６はドーピング済みシリコン膜６８上にデポジションされる。この膜の厚さおよびエッチングは、前述の実施例と同じであることが好ましい。しかし、前述の実施例と異なり、シリコン膜６８のドーピングは、いずれの型のデバイスと形成するかに依る。より詳細には、そのゲート電極がｎチャネルトランジスタ用である場合、そのドーピング済みシリコンは、ｎ型にドーピングされ、ｐチャネルトランジスタ用である場合、そのドーピング済みシリコンは、ｐ型にドーピングされる。従来技術に勝るこの実施例の利点の１つは、ARCが必要ないことである。さらに、ゲート誘電体層２０に対するプラズマによるダメージのような類のものが、より少ない。二層構造の実施例においても、金属シリサイドまたは金属窒化物を使用する従来のゲート電極と比較し、低抵抗である。
【００２７】
図９〜１１は、ゲート電極および基板コンタクトを図示した本発明の他の実施例を示す。図９によると、第１金属半導体窒化膜８２が、フィールド絶縁領域１８およびゲート誘電体層２０上に形成される。その金属半導体窒化膜８２は、代表的には、約200〜500オングストロームの範囲内の厚さである。次に、レジストマスク８４が、金属半導体窒化膜８２の一部分上に形成される。金属半導体窒化膜８２が露出している領域においては、その下に存在する基板１２へのコンタクトが形成される。エッチング段階が施されることにより、マスク８４によって被覆されていない金属半導体窒化膜８２およびゲート誘電体層２０を除去する。図１０に示されるように、ドーピング工程が施されることにより、基板１２におけるドーピング済み領域９２を形成する。
【００２８】
従来技術においては、典型的に、ベリッドコンタクトが、シリコン基板にコンタクトするポリシリコン膜を使用することによって、形成される。シリコン基板にトレンチを形成せずに、ポリシリコンをエッチングする場合、困難である。金属半導体窒化膜８２をエッチングおよび廃流（effluent stream）内の金属含有比率の監視により、エンドポイントの制御は、ずっと厳密になり、基板１２に直接コンタクトするアモルファスシリコンまたはポリシリコンを使用するベリッドコンタクトに比較して、基板１２のトレンチのような類のものを、激減させることができる。
【００２９】
レジストマスク８４が除去された後、第２金属半導体窒化膜９４が形成され、代表的には、約500〜1000オングストロームの範囲内の厚さである。金属半導体窒化膜８２および金属半導体窒化膜９４は、同一または異なるデポジション技術によって形成され、また、それらの膜内には、同一金属または異なる金属が含まれ得る。金属半導体窒化膜９４は、金属半導体窒化膜８２および基板１２内に存在するドーピング済み領域９２上にデポジションされる。
【００３０】
次に、レジスト層（図示せず）が、基板上に形成され、パターニングされる。図１１に示すように、第１および第２金属半導体窒化膜８２および９４は、エッチングされ、導電性部材（conductive member）を形成する。金属半導体窒化膜９４は、ゲート電極部分９４１、ローカル相互接続部分９４３および基板コンタクト部分９４５から成る。本実施例においては、そのドーピング済み領域９２は、ある構成材の一部分であり、ゲート電極部分９４１を含むトランジスタは異なる構成要素の一部分である。このようにして、非常に大きさが小さく、導電性プラグ若しくはアルミニウムまたは銅の相互接続を必要とせずに、基板コンタクトと単純なローカル相互接続が形成される。
【００３１】
金属半導体窒化膜の多くの異なる金属が使用されるが、モリブデン、タンタル、タングステンおよびチタンは、他の金属よりも頻繁に使用され得ると考えられる。これらの金属のうち、その低抵抗率およびその結晶化の抵抗（resistance to crystallization）のため、タンタルが最も有望である。ゆえに、より薄いゲート電極が形成され、アモルファスをより適切に、残留させ、形成する。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施例に従った、半導体デバイスを形成するための工程フロー図。
【図２】フィールド分離領域およびゲート誘電体層を形成した後の半導体デバイス基板の一部分の断面図。
【図３】金属半導体窒化膜を形成した後の図２の基板の断面図。
【図４】本発明の一実施例に従った、ゲート電極を形成するために金属半導体窒化膜をパターニングした後の図３の基板の断面図。
【図５】実質的に、完成したデバイスを形成した後の図４の基板の断面図。
【図６】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図７】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図８】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図９】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図１０】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【図１１】本発明に従った、ゲート電極を形成するための他の実施例の断面図。
【符号の説明】
【００３３】
１２…基板、１８…フィールド分離領域、２０…ゲート誘電体膜、２６…金属半導体窒化膜、２９…絶縁スぺーサ、３０、３２、３４…酸化膜、３６…導電性プラグ、３８…相互接続、４０、７０…ゲート電極、４２…電流電極領域、５０…パッシベーション層、５２…中間誘電体層（ILD）、６０…半導体デバイス、６６…金属半導体窒化膜、６８…半導体膜、７０…ゲート電極、８５…セルフアライン金属シリサイド領域、９２…ドーピング済み領域、４０２…酸化膜、４０４…プラズマエンハンスト窒化膜、９４１…第１部分、９４５…第２部分。
【特許請求の範囲】
【請求項１】
金属−絶縁物−半導体を有する半導体デバイスであって、
基板（１２）と、
該基板（１２）の付近にあるゲート誘電体層（２０）と、
第１部分（９４１）および第２部分（９４５）を有する導電性部材であって、該第１部分（９４１）はゲート誘電体層（２０）の付近に存在するゲート電極であり、該第２部分（９４５）は前記基板（１２）内のドーピング済み領域（９２）に直接コンタクトし、前記導電性部材は少なくとも約２００オングストロームの厚さである第１の金属半導体窒化膜（８２）及び前記第１の金属半導体膜（８２）上に設けられる第２の金属半導体窒化膜（９４）を有し、前記第１部分（９４１）は第１及び第２の金属半導体窒化膜（８２，９４）からなる導電性部材と、
前記ゲート電極および前記ゲート誘電体層（２０）の付近にある電流電極領域（４２）であって、前記金属−絶縁物−半導体トランジスタは、前記ゲート誘電体層（２０）、前記ゲート電極および前記電流電極領域（４２）を有する電流電極領域（４２）と、
を備えることを特徴とする半導体デバイス。
【請求項２】
金属−絶縁物−半導体を有する半導体デバイスであって、
基板（１２）と、
該基板（１２）の付近にあるゲート誘電体層（２０）と、
ゲート電極部分（９４１）、ローカル相互接続部分（９４３）、およびコンタクト部分（９４５）を有する導電性部材であって、該ゲート電極部分（９４１）は、ゲート誘電体層（２０）の付近に存在するゲート電極からなり、該コンタクト部分（９４５）は、前記基板（１２）内のドーピング済み領域（９２）に直接コンタクトし、前記ローカル相互接続部分（９４３）は、該ゲート電極部分（９４１）と該コンタクト部分（９４５）との間に設けられ、前記導電性部材は、第１の金属半導体窒化膜（８２）及び前記第１の金属半導体膜（８２）上に設けられる第２の金属半導体窒化膜（９４）を有し、前記第１の金属半導体窒化膜（８２）は、該ゲート電極部分（９４１）及び前記ローカル相互接続部分（９４３）の少なくとも一部の下層に設けられている導電性部材と、
前記ゲート電極および前記ゲート誘電体層（２０）の付近にある電流電極領域（４２）であって、前記金属−絶縁物−半導体トランジスタは、前記ゲート誘電体層（２０）、前記ゲート電極および前記電流電極領域（４２）を有する電流電極領域（４２）と
を備えることを特徴とする半導体デバイス。
【請求項１】
金属−絶縁物−半導体を有する半導体デバイスであって、
基板（１２）と、
該基板（１２）の付近にあるゲート誘電体層（２０）と、
第１部分（９４１）および第２部分（９４５）を有する導電性部材であって、該第１部分（９４１）はゲート誘電体層（２０）の付近に存在するゲート電極であり、該第２部分（９４５）は前記基板（１２）内のドーピング済み領域（９２）に直接コンタクトし、前記導電性部材は少なくとも約２００オングストロームの厚さである第１の金属半導体窒化膜（８２）及び前記第１の金属半導体膜（８２）上に設けられる第２の金属半導体窒化膜（９４）を有し、前記第１部分（９４１）は第１及び第２の金属半導体窒化膜（８２，９４）からなる導電性部材と、
前記ゲート電極および前記ゲート誘電体層（２０）の付近にある電流電極領域（４２）であって、前記金属−絶縁物−半導体トランジスタは、前記ゲート誘電体層（２０）、前記ゲート電極および前記電流電極領域（４２）を有する電流電極領域（４２）と、
を備えることを特徴とする半導体デバイス。
【請求項２】
金属−絶縁物−半導体を有する半導体デバイスであって、
基板（１２）と、
該基板（１２）の付近にあるゲート誘電体層（２０）と、
ゲート電極部分（９４１）、ローカル相互接続部分（９４３）、およびコンタクト部分（９４５）を有する導電性部材であって、該ゲート電極部分（９４１）は、ゲート誘電体層（２０）の付近に存在するゲート電極からなり、該コンタクト部分（９４５）は、前記基板（１２）内のドーピング済み領域（９２）に直接コンタクトし、前記ローカル相互接続部分（９４３）は、該ゲート電極部分（９４１）と該コンタクト部分（９４５）との間に設けられ、前記導電性部材は、第１の金属半導体窒化膜（８２）及び前記第１の金属半導体膜（８２）上に設けられる第２の金属半導体窒化膜（９４）を有し、前記第１の金属半導体窒化膜（８２）は、該ゲート電極部分（９４１）及び前記ローカル相互接続部分（９４３）の少なくとも一部の下層に設けられている導電性部材と、
前記ゲート電極および前記ゲート誘電体層（２０）の付近にある電流電極領域（４２）であって、前記金属−絶縁物−半導体トランジスタは、前記ゲート誘電体層（２０）、前記ゲート電極および前記電流電極領域（４２）を有する電流電極領域（４２）と
を備えることを特徴とする半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−３３５８９１（Ｐ２００７−３３５８９１Ａ）
【公開日】平成１９年１２月２７日（２００７．１２．２７）
【国際特許分類】
【出願番号】特願２００７−２０９７４５（Ｐ２００７−２０９７４５）
【出願日】平成１９年８月１０日（２００７．８．１０）
【分割の表示】特願平１０−１０５６８４の分割
【原出願日】平成１０年３月３１日（１９９８．３．３１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公開日】平成１９年１２月２７日（２００７．１２．２７）
【国際特許分類】
【出願日】平成１９年８月１０日（２００７．８．１０）
【分割の表示】特願平１０−１０５６８４の分割
【原出願日】平成１０年３月３１日（１９９８．３．３１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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