半導体装置の製造方法及び半導体装置
【課題】電流のリークが生じることを抑制した半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上に、開口パターンを有するストッパー膜２０を形成し、半導体基板１に溝を形成する工程と、ストッパー膜２０上及び前記溝内に絶縁膜２２を形成する工程と、ストッパー膜２０上に位置する絶縁膜２２をＣＭＰ又はエッチバックにより除去することにより、前記溝内に絶縁膜２２からなる素子分離膜２を形成する工程と、ストッパー膜２０をマスクとして半導体基板１を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する半導体基板１を熱酸化させ、素子分離膜２の表面を上方に突出させる工程とを具備する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上に、開口パターンを有するストッパー膜２０を形成し、半導体基板１に溝を形成する工程と、ストッパー膜２０上及び前記溝内に絶縁膜２２を形成する工程と、ストッパー膜２０上に位置する絶縁膜２２をＣＭＰ又はエッチバックにより除去することにより、前記溝内に絶縁膜２２からなる素子分離膜２を形成する工程と、ストッパー膜２０をマスクとして半導体基板１を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する半導体基板１を熱酸化させ、素子分離膜２の表面を上方に突出させる工程とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、電流のリークが生じることを抑制した半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図５の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず図５（Ａ）に示すようにシリコン基板１００に、酸化シリコンからなる素子分離膜１０２を埋め込み、素子分離膜１０２の相互間に位置するシリコン基板１００に、ゲート絶縁膜１０３及びゲート電極１０４を形成する。次いで、シリコン基板１００に低濃度不純物領域１０６を形成する。次いで、ゲート電極１０４の側壁を覆うサイドウォール１０５、並びにソース又はドレインとなる不純物領域１０７を形成する。このようにしてシリコン基板１００にはトランジスタが形成される。
【０００３】
次いで図５（Ｂ）に示すように、素子分離膜１０２上及びトランジスタ上に、窒化シリコンからなるエッチングストッパー膜１０８ａ、及び酸化シリコンからなる層間絶縁膜１０８をこの順に積層する。次いで層間絶縁膜１０８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜１０８及びエッチングストッパー膜１０８ａをこの順にエッチングする。これにより、層間絶縁膜１０８及びエッチングストッパー膜１０８ａには、トランジスタ上（例えば不純物領域１０７上）に位置する接続孔が形成される。次いで、接続孔にタングステンプラグ１０９を埋め込み、さらに層間絶縁膜１０８上に、タングステンプラグ１０９に接続するＡｌ合金配線１１０を形成する（例えば特許文献１参照）。
【０００４】
【特許文献１】特開平１１−３３０３８１号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した半導体装置の製造方法において、層間絶縁膜に接続孔を形成するときのレジストパターンに位置ずれが生じ、接続孔が部分的に素子分離膜の端部上に位置することがある。この場合、素子分離膜の端部がエッチングされて隙間が形成され（例えば図５（Ｂ）の符号１０２ａで示す部分）、この隙間に導電プラグが埋め込まれることにより、導電プラグと基板の間で電流のリークが生じることがある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、電流のリークが生じることを抑制した半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に、開口パターンを有するストッパー膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記ストッパー膜上及び前記溝内に絶縁膜を形成する工程と、
前記ストッパー膜上に位置する前記絶縁膜をＣＭＰ又はエッチバックにより除去することにより、前記溝内に前記絶縁膜からなる素子分離膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する前記半導体基板を熱酸化させ、前記素子分離膜の表面を上方に突出させる工程と、
前記ストッパー膜を除去する工程と、
前記素子分離膜の相互間に位置する前記半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記素子分離膜上及び前記トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート又はドレイン上に位置する接続孔を形成する工程と、
前記接続孔に導電プラグを埋め込む工程とを具備する。
【０００７】
本発明に係る他の半導体装置の製造方法は、半導体基板上に、開口パターンを有するストッパー膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記ストッパー膜上及び前記溝内に絶縁膜を形成する工程と、
前記ストッパー膜上に位置する前記絶縁膜をＣＭＰ又はエッチバックにより除去することにより、前記溝内に前記絶縁膜からなる素子分離膜を形成し、第１トランジスタが形成される第１素子領域と、前記第１トランジスタより駆動電圧が低い第２トランジスタが形成される第２素子領域を相互に分離する工程と、
前記ストッパー膜をマスクとして前記半導体基板を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する前記半導体基板を熱酸化させ、前記素子分離膜の表面を上方に突出させる工程と、
前記ストッパー膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に前記第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成し、かつ前記第２素子領域に位置する前記半導体基板に熱酸化膜を形成する工程と、
前記第１ゲート絶縁膜上及びその周囲に位置する前記素子分離膜をマスク膜で覆い、該マスク膜をマスクとしたエッチングを行うことにより、前記熱酸化膜を除去する工程と、
前記マスク膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に前記第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成し、かつ前記第１ゲート絶縁膜を厚くする工程と、
前記第１ゲート絶縁膜上に前記第１トランジスタのゲート電極を形成し、かつ前記第２ゲート絶縁膜上に前記第２トランジスタのゲート電極を形成する工程と、
前記第１トランジスタのソース及びドレイン、及び前記第２トランジスタのソース及びドレインを形成する工程と、
前記素子分離膜上、前記第１トランジスタ上、及び前記第２トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第２トランジスタのゲート又はドレイン上に位置する接続孔を形成する工程と、
前記接続孔に導電プラグを埋め込む工程とを具備する。
【０００８】
これらの半導体装置の製造方法によれば、前記素子分離膜が埋め込まれている前記溝の底部及び側壁に位置する前期半導体基盤を熱参加することにより、前記素子分離膜の表面を上方に突出させている。このため、前記層間絶縁膜に前記接続孔を形成する工程において、前記接続孔が部分的に前記素子分離膜の端部上に位置しても、前記素子分離膜の端部が、前記半導体基板の表面より下方までエッチングされることを抑制できる。このため、前記導電プラグが前記半導体基板の表面より下方まで入り込んで電気的に接続することを抑制でき、その結果、前記導電プラグと前記半導体基板の間でリーク電流が流れることを抑制できる。
【０００９】
前記素子分離膜の表面を上方に突出させる工程の後に、前記半導体基板を不活性雰囲気下でアニールする工程をさらに具備してもよい。前記絶縁膜は、エッチングストッパー膜となる第１の絶縁膜と、前記第１の絶縁膜上に位置している第２の絶縁膜を有していてもよい。この場合、前記絶縁膜を形成する工程は、前記第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記第２の絶縁膜を形成する工程とを具備する。
【００１０】
本発明に係る半導体装置は、半導体からなる基板と、
前記半導体基板に埋め込まれ、前記半導体の酸化物からなる素子分離膜と、
前記素子分離膜の相互間に位置する前記半導体基板に形成され、ソース及びドレインを有するトランジスタと、
前記素子分離膜上及び前記トランジスタ上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記ソース又はドレイン上に位置する接続孔と、
前記接続孔に埋め込まれた導電プラグと、
を具備し、前記素子分離膜は、上部が前記半導体基板の表面より凸になっており、かつ上面の端部が、内側に行くにつれて高くなる。
【００１１】
この半導体装置によれば、前記素子分離膜の端部に位置する前記エッチングストッパー膜は、前記ソース又はドレイン上に位置する前記エッチングストッパー膜より、前記半導体基板に対して垂直な方向の厚さ、すなわち前記接続孔を形成するときのエッチング方向の厚さが厚くなる。このため、前記接続孔に位置ズレが生じて前記接続孔が部分的に前記素子分離膜の端部上に位置しても、この端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。その結果、前記導電プラグと前記半導体基板の間でリーク電流が流れることを抑制できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、素子分離膜により他の領域から分離された第１素子領域１ａにトランジスタを有する。
【００１３】
まず図１（Ａ）に示すように、シリコン基板１上に窒化シリコン膜２０をＣＶＤ法により形成する。次いで窒化シリコン膜２０を選択的に除去し、窒化シリコン膜２０に開口パターンを形成する。次いで、窒化シリコン膜２０をマスクとしてシリコン基板１をエッチングする。これにより、シリコン基板１には、溝が形成される。次いで、この溝内及び窒化シリコン膜２０上に、酸化シリコン膜２２をＣＶＤ法により形成する。
【００１４】
次いで図１（Ｂ）に示すように、窒化シリコン膜２０上に位置する酸化シリコン膜２２を、ＣＭＰ法又はエッチバックにより除去する。これにより溝内には、素子分離膜２が埋め込まれる。素子分離膜２は、第１素子領域１ａを他の領域から分離する。なお本工程において素子分離膜２の上面２ａは、窒化シリコン膜２０の表面より低くなり、場合によってはシリコン基板１の表面より低くなる。
【００１５】
次いで図１（Ｃ）に示すように、シリコン基板１を酸化雰囲気中で熱処理する。このときの熱処理温度は、例えば７００℃〜８００℃である。これにより、溝の周囲に位置するシリコン基板１は熱酸化される。この結果、素子分離膜２が底上げされ、素子分離膜２の上面２ａは上方に移動し、シリコン基板１の表面より高くなる。この状態において素子分離膜２の上面２ａの端部は、内側に行くにつれて高くなる。また、素子分離膜２が埋め込まれている溝の上端部の形状がなだらかになり、この上端部にクラックが発生することを抑制できる。
【００１６】
なお、本処理において、溝の周囲に位置するシリコン基板１には、熱酸化された部分と熱酸化されていない部分との熱膨張係数の差に起因した応力が加わり、欠陥が入ることがある。
【００１７】
（赤字部分の温度範囲が妥当か否か、ご確認をお願いいたします）
次いで、シリコン基板１を不活性雰囲気下で熱処理する。このときの熱処理温度は、例えば１０００℃以上１１００℃以下である。これにより、溝の周囲に位置するシリコン基板１に生じた欠陥が回復する。
【００１８】
その後図２（Ａ）に示すように、窒化シリコン膜２０を除去する。次いで、シリコン基板１を熱酸化して犠牲酸化膜（図示せず）を形成し、この犠牲酸化膜をエッチングにより除去する。このエッチング工程において素子分離膜２の表面もエッチングされるが、素子分離膜２は底上げされている為、素子分離膜２の表面がシリコン基板１の表面より下方に位置することが抑制される。
【００１９】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１にはゲート絶縁膜３が形成される。次いでゲート絶縁膜３上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３上にはゲート電極４が形成される。次いでゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより、第１素子領域１ａに位置するシリコン基板１には低濃度不純物領域６が形成される。
【００２０】
次いで、ゲート電極４上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４、及びサイドウォール５をマスクとして、シリコン基板１に不純物を導入する。これにより、第１素子領域１ａに位置するシリコン基板１には、トランジスタのソース及びドレインとなる不純物領域７が形成される。このようにして第１素子領域１ａに位置するシリコン基板１には、トランジスタが形成される。
【００２１】
次いで図２（Ｂ）に示すように、素子分離膜２上及びトランジスタ上に、エッチングストッパーとなる窒化シリコン膜８ａをＣＶＤ法により形成し、次いで窒化シリコン膜８ａ上に、酸化シリコン膜である層間絶縁膜８を形成する。次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングし、さらに窒化シリコン膜８ａをエッチングする。これにより層間絶縁膜８及び窒化シリコン膜８ａには、トランジスタの不純物領域７上に位置する接続孔８ｃが形成される。
【００２２】
上記したように素子分離膜２の上面２ａは、シリコン基板１の表面より高くなっている。このため、レジストパターンを形成する工程においてレジストパターンに位置ずれが生じ、接続孔８ｃが部分的に素子分離膜２の端部上に位置しても、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。特に本実施形態では、素子分離膜２の上面２ａの端部は、内側に行くにつれて高くなっており、この端部に位置する窒化シリコン膜８ａは、不純物領域７上に位置する窒化シリコン膜８ａより、シリコン基板１に対して垂直な方向の厚さ（すなわちエッチングされる方向の厚さ）が厚くなる。このため、さらに素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。
その後、レジストパターンを除去する。
【００２３】
次いで、接続孔８ｃ内及び層間絶縁膜８上にタングステン膜を形成し、層間絶縁膜８上に位置しているタングステン膜をＣＭＰ又はエッチバックにより除去する。これにより、接続孔８ｃ内にはタングステンプラグ９が埋め込まれる。上記したように、接続孔８ｃを形成する工程において、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。このため、タングステンプラグ９がシリコン基板１の表面より下方まで入り込んで電気的に接続することを抑制でき、その結果、シリコン基板１の間でリーク電流が流れることを抑制できる。
【００２４】
次いで、層間絶縁膜８上及びタングステンプラグ９上に、Ａｌ合金膜を形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜８上にはＡｌ合金配線１０が形成される。Ａｌ合金配線１０は、タングステンプラグ９に電気的に接続している。
【００２５】
以上、本発明の第１の実施形態によれば、素子分離膜２の上面２ａは、追加の熱酸化処理工程によって、シリコン基板１の表面より高くなっている。このため、接続孔８ｃを形成するためのレジストパターンを形成する工程において、レジストパターンに位置ずれが生じ、接続孔８ｃが部分的に素子分離膜２の端部上に位置しても、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。このため、タングステンプラグ９がシリコン基板１の表面より下方まで入り込んで電気的に接続することを抑制でき、その結果、タングステンプラグ９とシリコン基板１の間でリーク電流が流れることを抑制できる。
【００２６】
図３及び図４は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第１素子領域１ａに形成される第１トランジスタと、第２素子領域１ｂに形成されていて第１トランジスタより動作電圧が高い第２トランジスタを有している。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００２７】
まず図３（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込み、第１素子領域１ａに位置するシリコン基板１と、第２素子領域１ｂに位置するシリコン基板１を、互いに分離する。素子分離膜２の埋め込み方法は、第１の実施形態と同様である。次いで窒化シリコン膜２０をマスクとしてシリコン基板１を熱酸化する。このときの熱酸化条件は第１の実施形態と同様である。これにより、素子分離膜２は、第１の実施形態と同様の作用により底上げされ、上面２ａが上方に移動してシリコン基板１の表面より高くなる。また、素子分離膜２が埋め込まれている溝の上端部の形状がなだらかになり、この上端部にクラックが発生することを抑制できる。その後、第１の実施形態と同様の手法により、シリコン基板１を不活性雰囲気下で熱処理する。これにより、溝の周囲に位置するシリコン基板１に生じた欠陥が回復する。
【００２８】
次いで図３（Ｂ）に示すように、窒化シリコン膜２０を除去する。次いで犠牲酸化膜の形成及び除去を行う。この工程は第１の実施形態と同様である。この工程において、素子分離膜２の表面もエッチングされるが、第１の実施形態と同様の作用により、素子分離膜２の表面がシリコン基板１の表面より下方に位置することが抑制される。
【００２９】
次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１ｂに位置するシリコン基板１には第２トランジスタのゲート絶縁膜３ｂが形成される。本工程で形成されるゲート絶縁膜３ｂは、必要な厚さを有していない。また本工程において、第１素子領域１ａに位置するシリコン基板１にも熱酸化膜３ｃが形成される。
【００３０】
次いで図３（Ｃ）に示すように、ゲート絶縁膜３ｂ上及びその周囲に位置する素子分離膜２を、フォトレジスト膜５０で覆う。次いでフォトレジスト膜５０をマスクとしたエッチングを行うことにより、熱酸化膜３ｃを除去する。本工程において、第１素子領域１ａに位置する素子分離膜２の表面も除去されるが、上記したように、本工程の前における素子分離膜２の上面２ａはシリコン基板１の表面より高くなっているため、本工程の後において素子分離膜２がシリコン基板１の表面より低くなることが抑制される。
【００３１】
その後図４（Ａ）に示すように、フォトレジスト膜５０を除去する。次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には第１トランジスタのゲート絶縁膜３ａが形成され、かつ第２トランジスタのゲート絶縁膜３ｂも厚くなって必要な厚さになる。
【００３２】
次いで、図４（Ｂ）に示すように、第１トランジスタのゲート電極４ａ、第２トランジスタのゲート電極４ｂ、第１トランジスタの低濃度不純物領域６ａ、第２トランジスタの低濃度不純物領域６ｂ、ゲート電極４ａ，４ｂの側壁を覆うサイドウォール５ａ，５ｂ、第１トランジスタのソース及びドレインとなる不純物領域７ａ、及び第２トランジスタのソース及びドレインとなる不純物領域７ｂを形成する。このようにして第１トランジスタ及び第２トランジスタが形成される。なお、これらの形成方法は、第１の実施形態においてゲート電極４、低濃度不純物領域６、サイドウォール５、及び不純物領域７を形成する工程と同様である。
【００３３】
次いで、図４（Ｃ）に示すように、第１トランジスタ上、第２トランジスタ上、及び素子分離膜２上に、窒化シリコン膜８ａ及び層間絶縁膜８を形成し、さらに層間絶縁膜８に、第１トランジスタの不純物領域７ａ上に位置する接続孔８ｄ、及び第２トランジスタの不純物領域７ｂ上に位置する接続孔８ｂを形成する。接続孔８ｂ，８ｄの形成方法は、第１の実施形態において層間絶縁膜８に接続孔８ｃを形成する方法と同様である。
【００３４】
本実施形態において、接続孔８ｂ，８ｄを形成するためのレジストパターンに位置ずれが生じ、接続孔８ｂ，８ｄが部分的に素子分離膜２の端部上に位置しても、第1の実施形態と同様の作用により、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。
【００３５】
次いで、接続孔８ｂ，８ｄ内にタングステンプラグ９ｂ，９ａを埋め込み、さらに層間絶縁膜８上に、タングステンプラグ９ａに電気的に接続するＡｌ合金配線１０ａ、及びタングステンプラグ９ｂに電気的に接続するＡｌ合金配線１０ｂを形成する。タングステンプラグ９ｂ，９ａの埋め込み方法は第１の実施形態におけるタングステンプラグ９の埋め込み方法と同様であり、Ａｌ合金配線１０ａ，１０ｂの形成方法は、第１の実施形態におけるＡｌ合金配線１０ａの形成方法と同様である。
【００３６】
本実施形態においても、接続孔８ｂ，８ｄを形成するためのレジストパターンに位置ずれが生じ、接続孔８ｂ，８ｄが部分的に素子分離膜２の端部上に位置しても、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。従って、タングステンプラグ９ａ，９ｂがシリコン基板１の表面より下方まで入り込んでシリコン基板１と電気的に接続することを抑制でき、その結果、タングステンプラグ９ａ，９ｂとシリコン基板１の間でリーク電流が流れることを抑制できる。
【００３７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３８】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は図１の次の工程を説明するための断面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】各図は図３の次の工程を説明するための断面図。
【図５】各図は従来の半導体装置の製造方法を説明するための断面図。
【符号の説明】
【００３９】
１，１００…シリコン基板、２，１０２…素子分離膜、３，３ａ，３ｂ，１０３…ゲート絶縁膜、４，４ａ，４ｂ，１０４…ゲート電極、５，５ａ，５ｂ，１０５…サイドウォール、６，６ａ，６ｂ，１０６…低濃度不純物領域、７，７ａ，７ｂ，１０７…不純物領域、８，１０８…層間絶縁膜、８ａ，２０，１０８ａ…窒化シリコン膜、８ｂ〜８ｄ…接続孔、９，９ａ，９ｂ，１０９…タングステンプラグ、１０，１０ａ，１０ｂ，１１０…Ａｌ合金配線、２２…酸化シリコン膜、５０…フォトレジスト膜、１０２ａ…隙間
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、電流のリークが生じることを抑制した半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図５の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず図５（Ａ）に示すようにシリコン基板１００に、酸化シリコンからなる素子分離膜１０２を埋め込み、素子分離膜１０２の相互間に位置するシリコン基板１００に、ゲート絶縁膜１０３及びゲート電極１０４を形成する。次いで、シリコン基板１００に低濃度不純物領域１０６を形成する。次いで、ゲート電極１０４の側壁を覆うサイドウォール１０５、並びにソース又はドレインとなる不純物領域１０７を形成する。このようにしてシリコン基板１００にはトランジスタが形成される。
【０００３】
次いで図５（Ｂ）に示すように、素子分離膜１０２上及びトランジスタ上に、窒化シリコンからなるエッチングストッパー膜１０８ａ、及び酸化シリコンからなる層間絶縁膜１０８をこの順に積層する。次いで層間絶縁膜１０８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜１０８及びエッチングストッパー膜１０８ａをこの順にエッチングする。これにより、層間絶縁膜１０８及びエッチングストッパー膜１０８ａには、トランジスタ上（例えば不純物領域１０７上）に位置する接続孔が形成される。次いで、接続孔にタングステンプラグ１０９を埋め込み、さらに層間絶縁膜１０８上に、タングステンプラグ１０９に接続するＡｌ合金配線１１０を形成する（例えば特許文献１参照）。
【０００４】
【特許文献１】特開平１１−３３０３８１号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した半導体装置の製造方法において、層間絶縁膜に接続孔を形成するときのレジストパターンに位置ずれが生じ、接続孔が部分的に素子分離膜の端部上に位置することがある。この場合、素子分離膜の端部がエッチングされて隙間が形成され（例えば図５（Ｂ）の符号１０２ａで示す部分）、この隙間に導電プラグが埋め込まれることにより、導電プラグと基板の間で電流のリークが生じることがある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、電流のリークが生じることを抑制した半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に、開口パターンを有するストッパー膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記ストッパー膜上及び前記溝内に絶縁膜を形成する工程と、
前記ストッパー膜上に位置する前記絶縁膜をＣＭＰ又はエッチバックにより除去することにより、前記溝内に前記絶縁膜からなる素子分離膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する前記半導体基板を熱酸化させ、前記素子分離膜の表面を上方に突出させる工程と、
前記ストッパー膜を除去する工程と、
前記素子分離膜の相互間に位置する前記半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記素子分離膜上及び前記トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート又はドレイン上に位置する接続孔を形成する工程と、
前記接続孔に導電プラグを埋め込む工程とを具備する。
【０００７】
本発明に係る他の半導体装置の製造方法は、半導体基板上に、開口パターンを有するストッパー膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記ストッパー膜上及び前記溝内に絶縁膜を形成する工程と、
前記ストッパー膜上に位置する前記絶縁膜をＣＭＰ又はエッチバックにより除去することにより、前記溝内に前記絶縁膜からなる素子分離膜を形成し、第１トランジスタが形成される第１素子領域と、前記第１トランジスタより駆動電圧が低い第２トランジスタが形成される第２素子領域を相互に分離する工程と、
前記ストッパー膜をマスクとして前記半導体基板を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する前記半導体基板を熱酸化させ、前記素子分離膜の表面を上方に突出させる工程と、
前記ストッパー膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に前記第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成し、かつ前記第２素子領域に位置する前記半導体基板に熱酸化膜を形成する工程と、
前記第１ゲート絶縁膜上及びその周囲に位置する前記素子分離膜をマスク膜で覆い、該マスク膜をマスクとしたエッチングを行うことにより、前記熱酸化膜を除去する工程と、
前記マスク膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に前記第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成し、かつ前記第１ゲート絶縁膜を厚くする工程と、
前記第１ゲート絶縁膜上に前記第１トランジスタのゲート電極を形成し、かつ前記第２ゲート絶縁膜上に前記第２トランジスタのゲート電極を形成する工程と、
前記第１トランジスタのソース及びドレイン、及び前記第２トランジスタのソース及びドレインを形成する工程と、
前記素子分離膜上、前記第１トランジスタ上、及び前記第２トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第２トランジスタのゲート又はドレイン上に位置する接続孔を形成する工程と、
前記接続孔に導電プラグを埋め込む工程とを具備する。
【０００８】
これらの半導体装置の製造方法によれば、前記素子分離膜が埋め込まれている前記溝の底部及び側壁に位置する前期半導体基盤を熱参加することにより、前記素子分離膜の表面を上方に突出させている。このため、前記層間絶縁膜に前記接続孔を形成する工程において、前記接続孔が部分的に前記素子分離膜の端部上に位置しても、前記素子分離膜の端部が、前記半導体基板の表面より下方までエッチングされることを抑制できる。このため、前記導電プラグが前記半導体基板の表面より下方まで入り込んで電気的に接続することを抑制でき、その結果、前記導電プラグと前記半導体基板の間でリーク電流が流れることを抑制できる。
【０００９】
前記素子分離膜の表面を上方に突出させる工程の後に、前記半導体基板を不活性雰囲気下でアニールする工程をさらに具備してもよい。前記絶縁膜は、エッチングストッパー膜となる第１の絶縁膜と、前記第１の絶縁膜上に位置している第２の絶縁膜を有していてもよい。この場合、前記絶縁膜を形成する工程は、前記第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記第２の絶縁膜を形成する工程とを具備する。
【００１０】
本発明に係る半導体装置は、半導体からなる基板と、
前記半導体基板に埋め込まれ、前記半導体の酸化物からなる素子分離膜と、
前記素子分離膜の相互間に位置する前記半導体基板に形成され、ソース及びドレインを有するトランジスタと、
前記素子分離膜上及び前記トランジスタ上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記ソース又はドレイン上に位置する接続孔と、
前記接続孔に埋め込まれた導電プラグと、
を具備し、前記素子分離膜は、上部が前記半導体基板の表面より凸になっており、かつ上面の端部が、内側に行くにつれて高くなる。
【００１１】
この半導体装置によれば、前記素子分離膜の端部に位置する前記エッチングストッパー膜は、前記ソース又はドレイン上に位置する前記エッチングストッパー膜より、前記半導体基板に対して垂直な方向の厚さ、すなわち前記接続孔を形成するときのエッチング方向の厚さが厚くなる。このため、前記接続孔に位置ズレが生じて前記接続孔が部分的に前記素子分離膜の端部上に位置しても、この端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。その結果、前記導電プラグと前記半導体基板の間でリーク電流が流れることを抑制できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、素子分離膜により他の領域から分離された第１素子領域１ａにトランジスタを有する。
【００１３】
まず図１（Ａ）に示すように、シリコン基板１上に窒化シリコン膜２０をＣＶＤ法により形成する。次いで窒化シリコン膜２０を選択的に除去し、窒化シリコン膜２０に開口パターンを形成する。次いで、窒化シリコン膜２０をマスクとしてシリコン基板１をエッチングする。これにより、シリコン基板１には、溝が形成される。次いで、この溝内及び窒化シリコン膜２０上に、酸化シリコン膜２２をＣＶＤ法により形成する。
【００１４】
次いで図１（Ｂ）に示すように、窒化シリコン膜２０上に位置する酸化シリコン膜２２を、ＣＭＰ法又はエッチバックにより除去する。これにより溝内には、素子分離膜２が埋め込まれる。素子分離膜２は、第１素子領域１ａを他の領域から分離する。なお本工程において素子分離膜２の上面２ａは、窒化シリコン膜２０の表面より低くなり、場合によってはシリコン基板１の表面より低くなる。
【００１５】
次いで図１（Ｃ）に示すように、シリコン基板１を酸化雰囲気中で熱処理する。このときの熱処理温度は、例えば７００℃〜８００℃である。これにより、溝の周囲に位置するシリコン基板１は熱酸化される。この結果、素子分離膜２が底上げされ、素子分離膜２の上面２ａは上方に移動し、シリコン基板１の表面より高くなる。この状態において素子分離膜２の上面２ａの端部は、内側に行くにつれて高くなる。また、素子分離膜２が埋め込まれている溝の上端部の形状がなだらかになり、この上端部にクラックが発生することを抑制できる。
【００１６】
なお、本処理において、溝の周囲に位置するシリコン基板１には、熱酸化された部分と熱酸化されていない部分との熱膨張係数の差に起因した応力が加わり、欠陥が入ることがある。
【００１７】
（赤字部分の温度範囲が妥当か否か、ご確認をお願いいたします）
次いで、シリコン基板１を不活性雰囲気下で熱処理する。このときの熱処理温度は、例えば１０００℃以上１１００℃以下である。これにより、溝の周囲に位置するシリコン基板１に生じた欠陥が回復する。
【００１８】
その後図２（Ａ）に示すように、窒化シリコン膜２０を除去する。次いで、シリコン基板１を熱酸化して犠牲酸化膜（図示せず）を形成し、この犠牲酸化膜をエッチングにより除去する。このエッチング工程において素子分離膜２の表面もエッチングされるが、素子分離膜２は底上げされている為、素子分離膜２の表面がシリコン基板１の表面より下方に位置することが抑制される。
【００１９】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１にはゲート絶縁膜３が形成される。次いでゲート絶縁膜３上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３上にはゲート電極４が形成される。次いでゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより、第１素子領域１ａに位置するシリコン基板１には低濃度不純物領域６が形成される。
【００２０】
次いで、ゲート電極４上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４、及びサイドウォール５をマスクとして、シリコン基板１に不純物を導入する。これにより、第１素子領域１ａに位置するシリコン基板１には、トランジスタのソース及びドレインとなる不純物領域７が形成される。このようにして第１素子領域１ａに位置するシリコン基板１には、トランジスタが形成される。
【００２１】
次いで図２（Ｂ）に示すように、素子分離膜２上及びトランジスタ上に、エッチングストッパーとなる窒化シリコン膜８ａをＣＶＤ法により形成し、次いで窒化シリコン膜８ａ上に、酸化シリコン膜である層間絶縁膜８を形成する。次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングし、さらに窒化シリコン膜８ａをエッチングする。これにより層間絶縁膜８及び窒化シリコン膜８ａには、トランジスタの不純物領域７上に位置する接続孔８ｃが形成される。
【００２２】
上記したように素子分離膜２の上面２ａは、シリコン基板１の表面より高くなっている。このため、レジストパターンを形成する工程においてレジストパターンに位置ずれが生じ、接続孔８ｃが部分的に素子分離膜２の端部上に位置しても、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。特に本実施形態では、素子分離膜２の上面２ａの端部は、内側に行くにつれて高くなっており、この端部に位置する窒化シリコン膜８ａは、不純物領域７上に位置する窒化シリコン膜８ａより、シリコン基板１に対して垂直な方向の厚さ（すなわちエッチングされる方向の厚さ）が厚くなる。このため、さらに素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。
その後、レジストパターンを除去する。
【００２３】
次いで、接続孔８ｃ内及び層間絶縁膜８上にタングステン膜を形成し、層間絶縁膜８上に位置しているタングステン膜をＣＭＰ又はエッチバックにより除去する。これにより、接続孔８ｃ内にはタングステンプラグ９が埋め込まれる。上記したように、接続孔８ｃを形成する工程において、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。このため、タングステンプラグ９がシリコン基板１の表面より下方まで入り込んで電気的に接続することを抑制でき、その結果、シリコン基板１の間でリーク電流が流れることを抑制できる。
【００２４】
次いで、層間絶縁膜８上及びタングステンプラグ９上に、Ａｌ合金膜を形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜８上にはＡｌ合金配線１０が形成される。Ａｌ合金配線１０は、タングステンプラグ９に電気的に接続している。
【００２５】
以上、本発明の第１の実施形態によれば、素子分離膜２の上面２ａは、追加の熱酸化処理工程によって、シリコン基板１の表面より高くなっている。このため、接続孔８ｃを形成するためのレジストパターンを形成する工程において、レジストパターンに位置ずれが生じ、接続孔８ｃが部分的に素子分離膜２の端部上に位置しても、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。このため、タングステンプラグ９がシリコン基板１の表面より下方まで入り込んで電気的に接続することを抑制でき、その結果、タングステンプラグ９とシリコン基板１の間でリーク電流が流れることを抑制できる。
【００２６】
図３及び図４は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第１素子領域１ａに形成される第１トランジスタと、第２素子領域１ｂに形成されていて第１トランジスタより動作電圧が高い第２トランジスタを有している。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００２７】
まず図３（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込み、第１素子領域１ａに位置するシリコン基板１と、第２素子領域１ｂに位置するシリコン基板１を、互いに分離する。素子分離膜２の埋め込み方法は、第１の実施形態と同様である。次いで窒化シリコン膜２０をマスクとしてシリコン基板１を熱酸化する。このときの熱酸化条件は第１の実施形態と同様である。これにより、素子分離膜２は、第１の実施形態と同様の作用により底上げされ、上面２ａが上方に移動してシリコン基板１の表面より高くなる。また、素子分離膜２が埋め込まれている溝の上端部の形状がなだらかになり、この上端部にクラックが発生することを抑制できる。その後、第１の実施形態と同様の手法により、シリコン基板１を不活性雰囲気下で熱処理する。これにより、溝の周囲に位置するシリコン基板１に生じた欠陥が回復する。
【００２８】
次いで図３（Ｂ）に示すように、窒化シリコン膜２０を除去する。次いで犠牲酸化膜の形成及び除去を行う。この工程は第１の実施形態と同様である。この工程において、素子分離膜２の表面もエッチングされるが、第１の実施形態と同様の作用により、素子分離膜２の表面がシリコン基板１の表面より下方に位置することが抑制される。
【００２９】
次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１ｂに位置するシリコン基板１には第２トランジスタのゲート絶縁膜３ｂが形成される。本工程で形成されるゲート絶縁膜３ｂは、必要な厚さを有していない。また本工程において、第１素子領域１ａに位置するシリコン基板１にも熱酸化膜３ｃが形成される。
【００３０】
次いで図３（Ｃ）に示すように、ゲート絶縁膜３ｂ上及びその周囲に位置する素子分離膜２を、フォトレジスト膜５０で覆う。次いでフォトレジスト膜５０をマスクとしたエッチングを行うことにより、熱酸化膜３ｃを除去する。本工程において、第１素子領域１ａに位置する素子分離膜２の表面も除去されるが、上記したように、本工程の前における素子分離膜２の上面２ａはシリコン基板１の表面より高くなっているため、本工程の後において素子分離膜２がシリコン基板１の表面より低くなることが抑制される。
【００３１】
その後図４（Ａ）に示すように、フォトレジスト膜５０を除去する。次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には第１トランジスタのゲート絶縁膜３ａが形成され、かつ第２トランジスタのゲート絶縁膜３ｂも厚くなって必要な厚さになる。
【００３２】
次いで、図４（Ｂ）に示すように、第１トランジスタのゲート電極４ａ、第２トランジスタのゲート電極４ｂ、第１トランジスタの低濃度不純物領域６ａ、第２トランジスタの低濃度不純物領域６ｂ、ゲート電極４ａ，４ｂの側壁を覆うサイドウォール５ａ，５ｂ、第１トランジスタのソース及びドレインとなる不純物領域７ａ、及び第２トランジスタのソース及びドレインとなる不純物領域７ｂを形成する。このようにして第１トランジスタ及び第２トランジスタが形成される。なお、これらの形成方法は、第１の実施形態においてゲート電極４、低濃度不純物領域６、サイドウォール５、及び不純物領域７を形成する工程と同様である。
【００３３】
次いで、図４（Ｃ）に示すように、第１トランジスタ上、第２トランジスタ上、及び素子分離膜２上に、窒化シリコン膜８ａ及び層間絶縁膜８を形成し、さらに層間絶縁膜８に、第１トランジスタの不純物領域７ａ上に位置する接続孔８ｄ、及び第２トランジスタの不純物領域７ｂ上に位置する接続孔８ｂを形成する。接続孔８ｂ，８ｄの形成方法は、第１の実施形態において層間絶縁膜８に接続孔８ｃを形成する方法と同様である。
【００３４】
本実施形態において、接続孔８ｂ，８ｄを形成するためのレジストパターンに位置ずれが生じ、接続孔８ｂ，８ｄが部分的に素子分離膜２の端部上に位置しても、第1の実施形態と同様の作用により、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。
【００３５】
次いで、接続孔８ｂ，８ｄ内にタングステンプラグ９ｂ，９ａを埋め込み、さらに層間絶縁膜８上に、タングステンプラグ９ａに電気的に接続するＡｌ合金配線１０ａ、及びタングステンプラグ９ｂに電気的に接続するＡｌ合金配線１０ｂを形成する。タングステンプラグ９ｂ，９ａの埋め込み方法は第１の実施形態におけるタングステンプラグ９の埋め込み方法と同様であり、Ａｌ合金配線１０ａ，１０ｂの形成方法は、第１の実施形態におけるＡｌ合金配線１０ａの形成方法と同様である。
【００３６】
本実施形態においても、接続孔８ｂ，８ｄを形成するためのレジストパターンに位置ずれが生じ、接続孔８ｂ，８ｄが部分的に素子分離膜２の端部上に位置しても、素子分離膜２の端部が、シリコン基板１の表面より下方までエッチングされることを抑制できる。従って、タングステンプラグ９ａ，９ｂがシリコン基板１の表面より下方まで入り込んでシリコン基板１と電気的に接続することを抑制でき、その結果、タングステンプラグ９ａ，９ｂとシリコン基板１の間でリーク電流が流れることを抑制できる。
【００３７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３８】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は図１の次の工程を説明するための断面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】各図は図３の次の工程を説明するための断面図。
【図５】各図は従来の半導体装置の製造方法を説明するための断面図。
【符号の説明】
【００３９】
１，１００…シリコン基板、２，１０２…素子分離膜、３，３ａ，３ｂ，１０３…ゲート絶縁膜、４，４ａ，４ｂ，１０４…ゲート電極、５，５ａ，５ｂ，１０５…サイドウォール、６，６ａ，６ｂ，１０６…低濃度不純物領域、７，７ａ，７ｂ，１０７…不純物領域、８，１０８…層間絶縁膜、８ａ，２０，１０８ａ…窒化シリコン膜、８ｂ〜８ｄ…接続孔、９，９ａ，９ｂ，１０９…タングステンプラグ、１０，１０ａ，１０ｂ，１１０…Ａｌ合金配線、２２…酸化シリコン膜、５０…フォトレジスト膜、１０２ａ…隙間
【特許請求の範囲】
【請求項１】
半導体基板上に、開口パターンを有するストッパー膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記ストッパー膜上及び前記溝内に絶縁膜を形成する工程と、
前記ストッパー膜上に位置する前記絶縁膜をＣＭＰ又はエッチバックにより除去することにより、前記溝内に前記絶縁膜からなる素子分離膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する前記半導体基板を熱酸化させ、前記素子分離膜の表面を上方に突出させる工程と、
前記ストッパー膜を除去する工程と、
前記素子分離膜の相互間に位置する前記半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記素子分離膜上及び前記トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート又はドレイン上に位置する接続孔を形成する工程と、
前記接続孔に導電プラグを埋め込む工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板上に、開口パターンを有するストッパー膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記ストッパー膜上及び前記溝内に絶縁膜を形成する工程と、
前記ストッパー膜上に位置する前記絶縁膜をＣＭＰ又はエッチバックにより除去することにより、前記溝内に前記絶縁膜からなる素子分離膜を形成し、第１トランジスタが形成される第１素子領域と、前記第１トランジスタより駆動電圧が低い第２トランジスタが形成される第２素子領域を相互に分離する工程と、
前記ストッパー膜をマスクとして前記半導体基板を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する前記半導体基板を熱酸化させ、前記素子分離膜の表面を上方に突出させる工程と、
前記ストッパー膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に前記第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成し、かつ前記第２素子領域に位置する前記半導体基板に熱酸化膜を形成する工程と、
前記第１ゲート絶縁膜上及びその周囲に位置する前記素子分離膜をマスク膜で覆い、該マスク膜をマスクとしたエッチングを行うことにより、前記熱酸化膜を除去する工程と、
前記マスク膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に前記第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成し、かつ前記第１ゲート絶縁膜を厚くする工程と、
前記第１ゲート絶縁膜上に前記第１トランジスタのゲート電極を形成し、かつ前記第２ゲート絶縁膜上に前記第２トランジスタのゲート電極を形成する工程と、
前記第１トランジスタのソース及びドレイン、及び前記第２トランジスタのソース及びドレインを形成する工程と、
前記素子分離膜上、前記第１トランジスタ上、及び前記第２トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第２トランジスタのゲート又はドレイン上に位置する接続孔を形成する工程と、
前記接続孔に導電プラグを埋め込む工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記素子分離膜の表面を上方に突出させる工程の後に、前記半導体基板を不活性雰囲気下でアニールする工程をさらに具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜は、エッチングストッパー膜となる第１の絶縁膜と、前記第１の絶縁膜上に位置している第２の絶縁膜を有しており、
前記絶縁膜を形成する工程は、前記第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記第２の絶縁膜を形成する工程と、を具備する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
半導体からなる基板と、
前記半導体基板に埋め込まれ、前記半導体の酸化物からなる素子分離膜と、
前記素子分離膜の相互間に位置する前記半導体基板に形成され、ソース及びドレインを有するトランジスタと、
前記素子分離膜上及び前記トランジスタ上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記ソース又はドレイン上に位置する接続孔と、
前記接続孔に埋め込まれた導電プラグと、
を具備し、前記素子分離膜は、上部が前記半導体基板の表面より凸になっており、かつ上面の端部が、内側に行くにつれて高くなる半導体装置。
【請求項１】
半導体基板上に、開口パターンを有するストッパー膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記ストッパー膜上及び前記溝内に絶縁膜を形成する工程と、
前記ストッパー膜上に位置する前記絶縁膜をＣＭＰ又はエッチバックにより除去することにより、前記溝内に前記絶縁膜からなる素子分離膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する前記半導体基板を熱酸化させ、前記素子分離膜の表面を上方に突出させる工程と、
前記ストッパー膜を除去する工程と、
前記素子分離膜の相互間に位置する前記半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記素子分離膜上及び前記トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ゲート又はドレイン上に位置する接続孔を形成する工程と、
前記接続孔に導電プラグを埋め込む工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板上に、開口パターンを有するストッパー膜を形成する工程と、
前記ストッパー膜をマスクとして前記半導体基板をエッチングすることにより、前記半導体基板に溝を形成する工程と、
前記ストッパー膜上及び前記溝内に絶縁膜を形成する工程と、
前記ストッパー膜上に位置する前記絶縁膜をＣＭＰ又はエッチバックにより除去することにより、前記溝内に前記絶縁膜からなる素子分離膜を形成し、第１トランジスタが形成される第１素子領域と、前記第１トランジスタより駆動電圧が低い第２トランジスタが形成される第２素子領域を相互に分離する工程と、
前記ストッパー膜をマスクとして前記半導体基板を酸化雰囲気中で熱処理することにより、前記溝の底部及び側壁に位置する前記半導体基板を熱酸化させ、前記素子分離膜の表面を上方に突出させる工程と、
前記ストッパー膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記第１素子領域に位置する前記半導体基板に前記第１トランジスタのゲート絶縁膜である第１ゲート絶縁膜を形成し、かつ前記第２素子領域に位置する前記半導体基板に熱酸化膜を形成する工程と、
前記第１ゲート絶縁膜上及びその周囲に位置する前記素子分離膜をマスク膜で覆い、該マスク膜をマスクとしたエッチングを行うことにより、前記熱酸化膜を除去する工程と、
前記マスク膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記第２素子領域に位置する前記半導体基板に前記第２トランジスタのゲート絶縁膜である第２ゲート絶縁膜を形成し、かつ前記第１ゲート絶縁膜を厚くする工程と、
前記第１ゲート絶縁膜上に前記第１トランジスタのゲート電極を形成し、かつ前記第２ゲート絶縁膜上に前記第２トランジスタのゲート電極を形成する工程と、
前記第１トランジスタのソース及びドレイン、及び前記第２トランジスタのソース及びドレインを形成する工程と、
前記素子分離膜上、前記第１トランジスタ上、及び前記第２トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第２トランジスタのゲート又はドレイン上に位置する接続孔を形成する工程と、
前記接続孔に導電プラグを埋め込む工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記素子分離膜の表面を上方に突出させる工程の後に、前記半導体基板を不活性雰囲気下でアニールする工程をさらに具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜は、エッチングストッパー膜となる第１の絶縁膜と、前記第１の絶縁膜上に位置している第２の絶縁膜を有しており、
前記絶縁膜を形成する工程は、前記第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記第２の絶縁膜を形成する工程と、を具備する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
半導体からなる基板と、
前記半導体基板に埋め込まれ、前記半導体の酸化物からなる素子分離膜と、
前記素子分離膜の相互間に位置する前記半導体基板に形成され、ソース及びドレインを有するトランジスタと、
前記素子分離膜上及び前記トランジスタ上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記ソース又はドレイン上に位置する接続孔と、
前記接続孔に埋め込まれた導電プラグと、
を具備し、前記素子分離膜は、上部が前記半導体基板の表面より凸になっており、かつ上面の端部が、内側に行くにつれて高くなる半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−２１０８３４（Ｐ２００８−２１０８３４Ａ）
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願番号】特願２００７−４３４０５（Ｐ２００７−４３４０５）
【出願日】平成１９年２月２３日（２００７．２．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年９月１１日（２００８．９．１１）
【国際特許分類】
【出願日】平成１９年２月２３日（２００７．２．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]