【課題】半導体基板上の種々の酸化物を選択的に除去するための装置および方法を提供する。
【解決手段】エッチングガス混合物を使用して所望の除去レートで基板４０１上の酸化物４０２，４０３，４０４を選択的に除去するため、該エッチングガス混合物は第１のガスおよび第２のガスを備え、該第１のガスおよび第２のガスの比は該所望の除去レートによって決定される。例えば第１のガスがアンモニア（ＮＨ３）であり、前記第２のガスが三フッ化窒素（ＮＦ３）であり、又アンモニアおよび三フッ化窒素の比が約１０：１〜約２０：１である。 （もっと読む）

【課題】サリサイド構造を有する半導体装置において、接合リーク特性を劣化させずにゲート細線抵抗を向上することができる半導体装置を得ること。
【解決手段】シリコン基板１上にゲート絶縁膜１２を介して形成されたポリシリコン膜１４およびシリサイド膜１５からなるゲート電極１３と、ゲート電極１３の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層１７、および拡散層１７の表面に形成されるシリサイド膜１８からなるソース／ドレイン領域と、を有する半導体装置において、ゲート電極１３のシリサイド膜１５の膜厚が、拡散層１７上のシリサイド膜１８の膜厚よりも厚い。 （もっと読む）

【課題】ｐ型ＦＥＴにおいて、浅いエクステンション層を維持しながら、接合リークを抑制しつつ、ソース・ドレイン層上にシリサイド層を形成した半導体装置を提供する。
【解決手段】半導体装置は、ゲート２と、エクステンション層４と、ソース・ドレイン層６と、シリサイド層８とを具備する。ゲート２は、ｎ型の半導体基板１上にゲート絶縁膜３を介して設けられている。エクステンション層４は、前記ゲート２の両側面のサイドウォール５下部に設けられ、ｐ型である。ソース・ドレイン層６は、エクステンション層４の外側に接して設けられ、ｐ型である。シリサイド層８は、ソース・ドレイン層８の表面部分に設けられている。エクステンション層４は、エクステンション層４のｐ型の不純物の拡散を抑制する抑制元素を含む。シリサイド層８は、抑制元素を含まない。 （もっと読む）

【課題】コンタクト底部の酸化膜の発生が抑制された高品質な半導体装置およびその製造方法を得ること。
【解決手段】ソース・ドレイン領域上に形成された第１のシリサイド膜と接続する第１のコンタクトと、ゲート電極上に形成された第２のシリサイド膜と接続する第２のコンタクトと、を備え、第１のコンタクトは、層間絶縁膜中に設けられた凹部の内側壁に第１のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなり、第２のコンタクトは、層間絶縁膜中に設けられた凹部の内側壁に第２のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなる。 （もっと読む）

【課題】素子が微細化されても優れたプロセス安定性を有し、かつシリサイドが形成された領域での抵抗増大を抑制する。
【解決手段】基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理によりシリコン領域に形成されたシリコン酸化膜を第２の金属によって還元する工程と、熱処理により第１の金属とシリコン領域のシリコンとを反応させてシリコン領域の表面にのみシリサイド膜を形成する工程とを有し、第１の金属はＣｏ、Ｎｉ、Ｐｔ又はＰｄであり、第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒである。 （もっと読む）

【課題】基板（１）中に、ドープされた金属半導体化合物領域（１４）を形成する方法を提供する。
【解決手段】特別な具体例では、本発明は、基板（１）中に、シリサイド領域（１４）を形成する方法を提供する。この方法は、上部アモルファス領域（６）にドープした後に、基板（１）の結晶部分（２）の上に、上部アモルファス領域（６）を部分的に再成長させて再成長領域（１０）を形成し、これにより再成長領域（１０）と基板（１）の主表面（４）との間に残留上部アモルファス領域（７）を残す工程を含む。残留上部アモルファス領域（７）は、金属半導体化合物（１４）を形成するのに使用される。 （もっと読む）

【課題】電流の局所集中による半導体基板への部分放電を抑制し得る半導体装置を提供する。
【解決手段】半導体装置は、半導体基板（１，５）と、半導体基板（１，５）に埋め込まれたゲート電極（９Ａ，９Ｂ）と、ゲート電極（９Ａ，９Ｂ）の更に内側に埋め込まれた導電体（１５Ａ，１５Ｂ）と、導電体（１５Ａ，１５Ｂ）と接続されるように半導体基板（１，５）の内部に形成された配線層（３）と、ゲート電極（９Ａ，９Ｂ）と導電体（１５Ａ，１５Ｂ）との間に配置された絶縁膜（１４）とを備える。導電体（１５Ａ，１５Ｂ）は、半導体基板（１，５）の表面よりも高くなるように形成されている。 （もっと読む）

【課題】選択的無電解蒸着法を利用した埋め込みビットラインの形成方法を提供する。
【解決手段】埋め込みビットラインの形成方法は、基板をエッチングして形成されたビットライン用溝に無電解金属層を選択的に形成し、シリサイド工程を行ってビットライン用溝の内部にシリサイド膜を形成する。 （もっと読む）

【課題】Ｎ型シリコン層上に優れた耐熱性を持つＮｉシリサイド層を形成できるようにする。
【解決手段】ゲート電極４の上及びソース・ドレイン拡散層７の上にＡｌ膜８及びＮｉ膜９を順次堆積した後、熱処理を実施し、ゲート電極４及びソース・ドレイン拡散層７を構成するＮ型シリコン層の上部にＡｌ含有Ｎｉシリサイド層１０を形成する。 （もっと読む）

【課題】不純物濃度を抑えることなくエピタキシャル成長層の端面での垂直成長面の発生を防止でき、これにより特性の優れた半導体装置を得ることが可能な製造方法を提供する。
【解決手段】ゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを備えた半導体装置の製造方法であって、シリコンからなる半導体基板１上にゲート絶縁膜２ａを介してゲート電極３ａを形成し、ゲート絶縁膜２ａおよびゲート電極３ａの側壁にＴＥＯＳサイドウォール５を形成する。ゲート電極３ａおよびＴＥＯＳサイドウォール５から露出された半導体基板１の表面層に対して、フッ酸ガスとアンモニアガスとを供給する処理とその後の熱処理とを行う表面ガスエッチング反応による前処理を行い、自然酸化膜６を除去する。その後、前処理された半導体基板１の露出表面上に、ソース・ドレインのエクステンション領域７をエピタキシャル成長させる。 （もっと読む）

【課題】シリコン・ナイトライド・キャップを用いて内因性応力を加えられたシリサイドを有するＣＭＯＳデバイスを形成するための構造および方法を提供する。
【解決手段】最初に、ＦＥＴのＳ／Ｄ領域の上にシリサイド金属Ｍを含む金属層を形成した後、第一のアニール工程を行って第一の相の金属シリサイド（ＭＳｉ_ｘ）を含むＳ／Ｄ金属シリサイド層を形成する。次に、ＦＥＴの上にシリコン・ナイトライド層を形成した後、第二のアニール工程を行う。第二のアニール工程の間に、金属シリサイドは、第一の相（ＭＳｉ_ｘ）から第二の相（ＭＳｉ_ｙ）、ここで×＜ｙ、へ変換される。金属シリサイド変換によって、ＦＥＴのＳ／Ｄ金属シリサイド層の中で体積収縮または膨張のどちらかが引き起こされ、その結果、シリコン・ナイトライド層によって閉じ込められているＳ／Ｄ金属シリサイド層の中では、内因性の引張り応力または圧縮応力が発生する。 （もっと読む）

【課題】 このような従来の課題を解決し、被処理体に含まれる水分を効率的に除去すると共に、水分の再吸着を防止することができる処理方法を提供する。
【解決手段】 水分を含む被処理体を処理する処理方法であって、励起された重水素、重水素化水素、又は、トリチウムの雰囲気内において、前記被処理体が含む水分を除去するステップを有することを特徴とする処理方法を提供する。 （もっと読む）

【課題】ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の接合リーク電流の増加を防止する。
【解決手段】ゲート領域１ａとソース領域１ｂ及びドレイン領域１ｃ形成後の半導体基板の表面に形成された自然酸化膜２が、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去され、自然酸化膜２が除去された表面にニッケル３またはニッケル化合物が成膜され、アニールにより、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃにニッケルシリサイド４が形成される。この結果、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃ内に、スパイクの形成を防ぎ、リーク電流が低減する。 （もっと読む）

【課題】熱的安定性に優れ、先端位置の制御性に優れたニッケルダイシリサイド層（ＮｉＳｉ_２）を低温で形成できるようにしたシリサイドの形成方法及び半導体装置の製造方法を提供する。
【解決手段】ウエーハ表面のシリコン上にＮｉ膜を形成する。次に、ウエーハをアニール処理して、Ｎｉ膜とシリコンとを反応させＮｉＳｉ_２層を形成する。Ｎｉ膜を形成する工程では、ＡｒガスとＮ_２ガスとを含む混合ガス雰囲気中でＮｉ膜をスパッタリングにより成膜する。また、Ｎｉ膜を成膜した後のアニール処理の条件は、例えば、１００％のＮ_２雰囲気、且つ大気圧（即ち、ほぼ１気圧）で、温度が４００℃以上８００℃未満、より望ましくは温度が５００℃以上６００℃以下である。 （もっと読む）

【課題】ｐチャネルトランジスタと共に形成される抵抗体の抵抗値をより安定化できるようにした半導体装置の製造方法を提供する。
【解決手段】ゲート電極５が形成されたシリコン基板１上にレジストパターン７を形成し、当該レジストパターン７とゲート電極５とをマスクにシリコン基板１にＰ⁺を斜めイオン注入することによってｈａｌｏ層９を形成する。次に、抵抗体５１の両端部分にｐ⁺層５２を形成した後で、抵抗体５１上にプロテクト酸化膜１５を形成する。そして、このプロテクト酸化膜１５をマスクにシリコン基板１に向けてＡｓ⁺をイオン注入することによって、ｐ⁺層５２表面をアモルファス化し、その上にＴｉを形成し熱処理することによってＴｉシリサイド１７を形成する。レジストパターン７とプロテクト酸化膜１５は、抵抗体５１の中央部分の真上全体と、その両端部分のうちの中央部分と接する隣接部位の真上とを連続して覆う形状を有する。 （もっと読む）

【課題】ソース・ドレイン領域上に膜厚及び膜質の均一なシリサイド層を形成することができ、ＭＯＳ構造における接合リークを低く抑えることができ、且つシリサイド層と金属配線との良好な電気的接続を確保する。
【解決手段】ソース・ドレイン領域の上部にシリサイド層を備えたＭＯＳ構造の半導体装置の製造方法であって、シリサイド層を形成すべきソース・ドレイン領域１２１の表面に２．５×１０¹³ｃｍ^-2以上５×１０¹⁴ｃｍ^-2以下のＡｓ原子を化学吸着させた後、ソース・ドレイン領域上に金属膜を堆積し、次いで熱処理を施すことによって金属膜をシリサイド化する。 （もっと読む）

【課題】所望の電気的特性を有する微細な低抵抗ＭＩＳ型電界効果トランジスタを備えた半導体装置を製造し易い半導体装置の製造方法を得ること。
【解決手段】シリコン基板に微細な低抵抗ＭＩＳ型電界効果トランジスタが形成されている半導体装置を製造するにあたり、ポリシリコン製ゲート電極とソース領域とドレイン領域とを有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたポリシコン基板に犠牲層としての非晶質炭素層を形成した後、該非晶質炭素層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化し、その後に非晶質炭素層を除去してからソース領域およびドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する。 （もっと読む）

【課題】シリサイド層を有するトランジスタの製造安定性を向上させる。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５およびその側壁を覆うサイドウォール１０７を形成し、ゲート電極１０５の周囲のシリコン基板１０１に、ソース・ドレイン領域１０９を形成する。サイドウォール１０７が形成されたシリコン基板１０１の素子形成面全面に、Ｎｉ膜１１５を形成した後、シリコン基板１０１を加熱し、ソース・ドレイン領域１０９においてシリコン基板１０１とＮｉ膜１１５とを反応させる。その後、未反応のＮｉ膜１１５を除去し、ソース・ドレイン領域１０９の上部の領域にＮｉシリサイド層１１１を形成する。Ｎｉ膜１１５を形成する工程またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させる工程において、サイドウォール１０７上に、Ｎｉ膜１１５が途切れた断絶部１１７を形成する。 （もっと読む）

【課題】ソース・ドレイン領域にシリサイド層が設けられたトランジスタの接合リーク電流を抑制する。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５を形成した後、シリコン基板１０１に絶縁膜を形成する。絶縁膜をエッチバックしてゲート電極１０５の側壁を覆うサイドウォール１０７を形成するとともに、サイドウォール１０７の側方のソース・ドレイン領域１０９が形成される領域において、シリコン基板１０１の素子形成面をエッチング除去し、素子形成面に略水平な掘り下げ面を形成する。その後、ゲート電極１０５の周囲のシリコン基板１０１に不純物をイオン注入し、ソース・ドレイン領域１０９を形成する。そして、ゲート電極１０５が設けられたシリコン基板１０１の素子形成面にＮｉ膜を形成し、Ｎｉ膜とシリコン基板１０１とを反応させて、Ｎｉシリサイド層１１１を形成する。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）