【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。 （もっと読む）

【課題】 窒化物半導体層のヘテロ接合を有する半導体装置において、動作温度の上昇に伴うドレイン電流の減少を低減できる半導体装置とその製造方法を提供する。
【解決手段】 ＨＥＭＴ１００は、アンドープのＧａＮ層２とｎ型のＡｌＧａＮ層４が順に積層されている半導体基板５と、半導体基板５の表面に形成されているソース電極６、ドレイン電極１０と、ソース電極６とドレイン電極１０の間に形成されているゲート電極８を備えている。半導体基板５の表面には、ソース電極６とドレイン電極１０を結ぶ方向に伸びる第１側面１２ａと、第１側面に直交する方向に伸びる第２側面１２ｂを形成する複数の凹部１４群が形成されている。ゲート電極８は、第１側面１２ａと第２側面１２ｂを被覆している。ＨＥＭＴ１００では、メサ型の伝導チャネルが並列に接続されている。 （もっと読む）

【課題】ゲート絶縁膜の信頼性が向上した炭化珪素半導体装置を提供する。
【解決手段】第１と第２の主面を有する炭化珪素基板（１０１）と、炭化珪素基板の第１の主面に設けられた第１導電型の炭化珪素層（１０２）と、炭化珪素層の表面に設けられた第２導電型の第１の炭化珪素領域（１０３）と、第１の炭化珪素領域内の表面に設けられた第１導電型の第２の炭化珪素領域（１０４）と、炭化珪素層、第１の炭化珪素領域、及び第２の炭化珪素領域が連続して連なる部分に跨るように選択的に設けられたゲート絶縁膜（１０５）と、ゲート絶縁膜上に形成されたゲート電極（１０６）と、第２及び第１の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第１の電極（１０８）と、炭化珪素基板の前記第２の主面に形成された第２の電極（１０７）とを具備する。 （もっと読む）

【課題】最大ドレイン電流密度が高く、長時間の電力動作にも耐える信頼性の高い、実用的なダイヤモンド電界効果トランジスタを提供すること。
【解決手段】ｐ型またはｎ型の伝導性を有するダイヤモンド結晶層１をＣＶＤ装置などで成長させる。次に、金を蒸着させ、ソース電極２、ドレイン電極３を形成する。次に、７６Ｔｏｒｒに減圧したＣＶＤチャンバ内で、上記ダイヤモンド結晶層１に、酸素ガス、水素ガス、トリメチルアルミニウムを供給し、ソース電極２とドレイン電極３との間のゲート部に厚さ８ｎｍのＡｌ（ＯＨ）₃またはＡｌ_1-x-yＯ_xＨ_y化合物からなる絶縁層４を形成する。最後に、絶縁層４上にＡｌ金属膜６を蒸着させてゲート部を形成する。 （もっと読む）

【課題】半導体装置の製造技術において、同一基板上に金属シリサイド膜厚の異なる領域を作り分ける。
【解決手段】シリコン基板１の主面ｆ１の第１領域Ｒ１に第１トランジスタＱ１を、同第２領域Ｒ２に第２トランジスタＱ２を形成する。その後、主面ｆ１に保護酸化膜ＰＴ１を形成し、第１ドライエッチングＤＥ１を施すことで、第１領域Ｒ１および第２領域Ｒ２を覆う保護酸化膜ＰＴ１を除去する。その後、第１ドライエッチングＤＥ１よりも低い高周波パワーで、かつ、炭素、水素およびフッ素の化合物を含まないガスを用いた第２ドライエッチングＤＥ２を、第２領域Ｒ２に対して施す。その後、シリコン基板１の主面ｆ１上に金属膜Ｍ１を堆積し、熱処理を施すことで、金属シリサイド膜ｓｃを形成する。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。
【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。 （もっと読む）

【課題】高濃度拡散層の上部にシリサイド膜を有する半導体装置において、リーク電流の発生を防止する。
【解決手段】第１のＭＯＳトランジスタは、活性領域３００ｘにおける第１のサイドウォールスペーサ３０５ａの外側方下に形成された第１の高濃度拡散層３０６ａと、第１の高濃度拡散層３０６ａの上部に形成された第１のシリサイド膜３１１ａとを備え、第２のＭＯＳトランジスタは、活性領域３００ｘにおける第２のサイドウォールスペーサ３０５ｂの外側方下に形成された第２の高濃度拡散層３０６ｂと、第２の高濃度拡散層３０６ｂの上部に形成された第２のシリサイド膜３１１ｂとを備え、第１のシリサイド膜３１１ａ及び第２のシリサイド膜３１１ｂを構成する結晶粒の結晶粒径は、第１のサイドウォールスペーサ３０５ａと第２のサイドウォールスペーサ３０５ｂ間の間隔以下である。 （もっと読む）

【課題】本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
【解決手段】本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくともソース領域及びドレイン領域上に成膜した所定の添加金属を含むニッケル膜１０を、Ｎｉ₂Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜２２を備える。 （もっと読む）

【課題】エッチング処理によるダメージを修復してオーミック電極を形成する。
【解決手段】半導体装置の製造方法は、ｐ型窒化物半導体の表面に異種の表面層を形成する表面層形成工程と、その表面層の一部を除去してｐ型窒化物半導体の表面を露出させるエッチング工程と、エッチング工程後のｐ型窒化物半導体を加熱処理するアニール工程と、アニール工程後のｐ型窒化物半導体の表面に電極を形成する電極形成工程を備えている。前記アニール工程は、７００℃から１２００℃の窒素又は酸素雰囲気下で実施することを特徴とする。 （もっと読む）

【課題】 構造の接点抵抗を改善した、すなわち低下させた半導体構造を提供する。
【解決手段】 自己組織化・ポリマー技術を用いて、半導体構造の導電性コンタクト領域に存在する材料内に少なくとも１つの配列されたナノサイズ・パターンを形成する。配列されたナノサイズ・パターンを有する材料は、相互接続構造または電界効果トランジスタの半導体ソースおよびドレイン領域の導電材料である。接点領域内に整列ナノサイズ・パターニング材料が存在することによって、以降の接点形成のための全領域（すなわち界面領域）が拡大し、これによって構造の接点抵抗が低下する。接点抵抗の低下により、構造を通る電流が改善する。上述のことに加えて、本発明の方法および構造では、接合領域が不変のままであるので、構造の接合容量は影響を受けない。 （もっと読む）

【課題】低抵抗かつ熱的安定性に優れた、ジャーマナイド薄膜を提供する。
【解決手段】ゲルマニウム（Ｇｅ）基板１１上に、Ｐｔ薄膜１２が形成され、さらにＰｔ薄膜１２の上方にＮｉ薄膜１３が形成されている。その後、熱処理を加えることによって、Ｇｅ基板上にＮｉ、Ｐｔ、Ｇｅの三元素からなる（Ｎｉ_1-xＰｔ_x）Ｇｅ薄膜が形成された。ジャーマナイド薄膜を構成する結晶粒の結晶面方位が、前記ゲルマニウム基板の［１１０］結晶面に対して、［１０２］面あるいは［００１］面を平行とする配向関係になっている。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）

【課題】
ＣＭＯＳ装置の製造工程におけるコンタクト不良発生を抑制する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、（ｂ）活性領域に、第１、第２のゲート電極構造、第１、第２のソース・ドレイン領域をそれぞれ形成する工程と、（ｃ）第１のソース／ドレイン領域に、凹部を形成する工程と、（ｄ）凹部にＳｉ−Ｇｅを含むｐ型の圧縮応力を有する半導体エピタキシャル層を形成する工程と、（ｅ）半導体基板上に引張応力を有する窒化シリコンのエッチストッパ膜、層間絶縁膜を形成する工程と、（ｆ）層間絶縁膜、エッチストッパ膜を貫通して、コンタクト孔をエッチングする工程と、（ｇ）半導体基板上方に酸素を含むプラズマを発生する工程と、（ｈ）コンタクト孔に導電性プラグを埋め込む工程と、を有する。 （もっと読む）

【課題】微細ショットキーＭＩＳＦＥＴのソース電極がチャネル端の表面ポテンシャルをピニングすることで発生するトランジスタ性能の劣化を防止する。
【解決手段】ショットキーＭＩＳＦＥＴを構成する、半導体基板上に形成したソース金属電極８と半導体基板中のチャネル領域１１との接触で形成されるショットキー障壁高さとφ_Ｂ０、半導体基板のバンドギャップＥ_Ｇと、半導体基板の真性キャリア濃度ｎ_ｉと、デバイスの動作温度Ｔと、ボルツマン係数ｋに対して、少なくともソース電極と接するチャネル端近傍の不純物濃度Ｎ_ＣＨを、Ｎ_ＣＨ≦ｎ_ｉ・ｅｘｐ（（ｑφ_Ｂ０−０．５Ｅ_Ｇ）／ｋＴ）の条件を満たすようにする。 （もっと読む）

【課題】最も外側の溝部の下端部の外側部分近傍に電界集中が発生するのを抑制することが可能な半導体装置を提供する。
【解決手段】このパワーＭＯＳＦＥＴ（半導体装置）１００は、ドレイン領域２と、ドレインドリフト領域３と、ドレイン領域２の引き出し部１５と、ドレインドリフト領域３上に形成されたベース領域９と、ベース領域９上に形成されたソース領域１０と、ソース領域１０およびベース領域９と一方側面６１ａが隣接するように形成された溝部６ａ内に、ゲート絶縁膜７を介して形成されたゲート電極８と、溝部６ａと引き出し部１５との間において、溝部６ａの他方側面６２ａと隣接するように形成されるとともに、溝部６ａの下端部６３ａよりも下方に延びるように形成された不純物領域１１とを備えている。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。 （もっと読む）

【課題】ゲート電極の完全シリサイド化とソース／ドレイン拡散層の表面シリサイド化とを同時に行うことが可能で、これにより製造工程数を削減して製造コストの低減を図ることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上にpolySiゲート電極７をパターン形成する。次にpolySiゲート電極７脇の半導体基板１の表面層にソース／ドレイン拡散層１９を形成する。また、polySiゲート電極７の側壁に絶縁性のサイドウォール２１ａを形成する。またソース／ドレイン拡散層１９の表面に選択的に酸化膜３１を形成する。以上の後、酸化膜３１で覆われたソース／ドレイン拡散層１９上、およびサイドウォール２１ａが形成されたpolySiゲート電極７を覆う状態で金属膜３５を成膜し、熱処理を行うことによってpolySiゲート電極７をフルシリサイド化させると共に、酸化膜３１下のソース／ドレイン拡散層１９の表面層をシリサイド化してシリサイド層３７を形成する。 （もっと読む）

【課題】ゲート電極の全領域がシリサイド化されたＭＩＳトランジスタを備える半導体装置の性能を向上させる技術を提供する。
【解決手段】ＭＩＳトランジスタのゲート絶縁膜５０２、ゲート電極５０３及びソース・ドレイン領域５０６を半導体基板５０１に形成し、ソース・ドレイン領域５０６上に、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜５１１を形成する。そして、ゲート電極上５０３及び拡散抑制膜５１１上に、当該拡散抑制膜５１１が拡散を抑制する金属から成る金属膜５３１を形成する。その後、金属膜５３１とゲート電極５０３とを反応させて、ゲート電極５０３の全領域をシリサイド化するとともに、拡散抑制膜５１１を介して金属膜５３１とソース・ドレイン領域５０６とを反応させて、ソース・ドレイン領域を５０６シリサイド化する。 （もっと読む）

【課題】シリコンから構成される導電パターンの下から上までの幅を均一化すること。
【解決手段】半導体基板１上に絶縁膜５を介して第１シリコン膜６を形成し、第１シリコン膜６に高濃度で一導電型不純物を導入し、第１シリコン膜６上に第２シリコン膜９を形成し、第２シリコン膜９上に所定パターンのマスク１０ｍを形成した後、マスク１０ｍから露出する領域で、第１シリコン膜６が露出しない深さまで第１条件により第２シリコン膜９をエッチングし、ついで第１条件に比べて半導体基板１の垂直方向へのエッチング成分の高い第２条件によって第２シリコン膜９の残りと第１シリコン膜６を絶縁膜５が露出しない深さまでエッチングし、さらに第２条件に比べて絶縁膜に対する第１シリコン膜６のエッチング選択比が大きな第３条件により第１シリコン膜６の残りをエッチングする工程とを有している。 （もっと読む）

【課題】パワーデバイスなどへの適用に適したIII族窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタにおける窒化物半導体積層構造部５には、ｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８に跨る壁面１６を側面とするメサ状積層部１５が形成されている。メサ状積層部１５の壁面１６には、ゲート絶縁膜９が形成され、このゲート絶縁膜９上にはゲート電極１０が形成されている。また、ｎ型ＧａＮ層６（引き出し部１９）にはドレイン電極１２が形成され、ｎ型ＧａＮ層８の上面にはソース電極１１が形成されている。そして、メサ状積層部１５は、窒化物半導体積層構造部５に形成された高転位領域１８および低転位領域１７のうち、低転位領域１７に形成されている。 （もっと読む）