炭化珪素半導体装置
【課題】ゲート絶縁膜の信頼性が向上した炭化珪素半導体装置を提供する。
【解決手段】第1と第2の主面を有する炭化珪素基板(101)と、炭化珪素基板の第1の主面に設けられた第1導電型の炭化珪素層(102)と、炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域(103)と、第1の炭化珪素領域内の表面に設けられた第1導電型の第2の炭化珪素領域(104)と、炭化珪素層、第1の炭化珪素領域、及び第2の炭化珪素領域が連続して連なる部分に跨るように選択的に設けられたゲート絶縁膜(105)と、ゲート絶縁膜上に形成されたゲート電極(106)と、第2及び第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極(108)と、炭化珪素基板の前記第2の主面に形成された第2の電極(107)とを具備する。
【解決手段】第1と第2の主面を有する炭化珪素基板(101)と、炭化珪素基板の第1の主面に設けられた第1導電型の炭化珪素層(102)と、炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域(103)と、第1の炭化珪素領域内の表面に設けられた第1導電型の第2の炭化珪素領域(104)と、炭化珪素層、第1の炭化珪素領域、及び第2の炭化珪素領域が連続して連なる部分に跨るように選択的に設けられたゲート絶縁膜(105)と、ゲート絶縁膜上に形成されたゲート電極(106)と、第2及び第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極(108)と、炭化珪素基板の前記第2の主面に形成された第2の電極(107)とを具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、炭化珪素半導体(SiC)を材料とした電力制御用のMOSFET等の高耐圧半導体素子に関する。
【背景技術】
【0002】
SiCは次世代のパワー半導体デバイス材料として期待されている。SiCはSiと比較して、バンドギャップが約3倍、破壊電界強度が約10倍、及び熱伝導率が約3倍と高く、パワー半導体デバイス材料として優れた物性を有している。この特性を活用すれば、Siパワー半導体デバイスを凌ぐ超低損失かつ高温動作可能なパワー半導体デバイスを実現することが出来る。
【0003】
かかるSiCの特性を利用した高耐圧半導体装置は種々存在するが、pウェルとソース領域をイオン注入で形成する、例えば Double Implantation MOSFET(以下DIMOSFETと称する)が知られている。DIMOSFETは、イオン注入法により精度良くチャネル形成を行えるプレーナプロセスを用いるため、製造が容易であり、またゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適当な優れた素子である。
【0004】
然しながら、DIMOSFETには、以下のような問題が存在する。通常SiC-DIMOSFETのn型ソース領域は、窒素や燐を高ドーズでイオン注入し、その後1600℃前後の活性化熱処理を施すことにより形成される。この際、ボックスプロファイルでSiC表面まで高ドーズ条件でイオン注入して、さらに1600℃前後という高温の熱処理を用いるため、SiC表面の被イオン注入領域は損傷が激しい。その結果、前記注入領域からSiの優先的な昇華現象が起きてしまう。そのため、ソース領域上は10nm以上の表面荒れが発生し、この後ゲート絶縁膜を熱酸化法あるいはCVD法等により、ソース領域上とp型ベース領域上とに跨るように形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映される。結果的にゲート絶縁膜の耐圧、耐圧歩留まり、および電気的長期信頼性は著しく損なわれてしまう。
【0005】
一般的に、窒素をイオン注入した場合には、ソース領域上の表面荒れは軽減されると言われているが、窒素であってもイオン注入濃度が高いと表面ラフネスが悪化し、耐圧歩留りが劣化することが報告されている(非特許文献1参照)。加えて、窒素注入、活性化アニールにより、新たな結晶欠陥が誘起される可能性があることも報告されている(非特許文献2参照)。
【0006】
上記イオン注入の問題を解決するために、p型ベース領域(ウェル)をエピタキシャル成長膜のみで形成したDouble Epitaxial MOSFET(DEMOSFET)が報告されている。然しながら、上記の方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
【非特許文献1】Junji Senzaki et al., ICSCRM2007, Mo-P-68
【非特許文献2】M.Nagano et al., ICSCRM2007, Mo-P-14
【発明の開示】
【発明が解決しようとする課題】
【0007】
以上述べたように、従来のDIMOSFETには、燐や窒素のイオン注入後の高温熱処理により、ソース領域上に表面荒れが発生し、この後ゲート絶縁膜を形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映され、ゲート絶縁膜の耐圧、耐圧歩留まり、および電気的長期信頼性を著しく損なうという問題が存在する。
【0008】
上記問題を解決するために、p型ベース領域(ウェル)をエピタキシャル成長膜のみで形成したDEMOSFETが報告されているが、この方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
【0009】
本発明は、上述した課題に鑑みて為された物であり、工程時間短縮が可能で、SiC本来の物性を活用して超低オン抵抗の優れた性能を得るとともに、ゲート絶縁膜の耐圧、耐圧歩留まり、および長期信頼性をも大幅に向上させることが可能な炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記課題を解決するために、本発明の半導体装置の第1は、第1と第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、前記炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域内の表面に設けられた第1導電型の第2の炭化珪素領域と、前記炭化珪素層と前記第2の炭化珪素領域の表面と、前記炭化珪素層と前記第2の炭化珪素領域に挟まれた前記第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の炭化珪素領域及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、前記炭化珪素基板の前記第2の主面に形成された第2の電極とを具備することを特徴とする。
【0011】
本発明の半導体装置の第2は、第1と第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面に設けられた第1導電型の第1の炭化珪素層と、前記第1の炭化珪素層上に設けられた第2導電型の第2の炭化珪素層と、前記第2の炭化珪素層の表面に設けられた第1導電型の第1の炭化珪素領域と、前記第2の炭化珪素層の表面に、前記第1の炭化珪素領域と離隔して設けられ、前記第1の炭化珪素領域と同一深さ、同一不純物濃度分布を有する第1導電型の第2の炭化珪素領域と、前記第2の炭化珪素領域と前記第1の炭化珪素層を接続する第1導電型の第3の炭化珪素領域と、前記第1の炭化珪素領域と前記第2の炭化珪素領域の表面と、前記第1の炭化珪素領域と前記第2の炭化珪素領域に挟まれた前記第2の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の炭化珪素層及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、前記炭化珪素基板の前記第2の主面に形成された第2の電極とを具備することを特徴とする。
【0012】
本発明の半導体装置の第3は、炭化珪素基板と、前記炭化珪素基板の上面に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域内の上面に設けられた第1導電型の第2の炭化珪素領域と、前記炭化珪素基板の前記上面に、前記第1の炭化珪素領域に隣接して設けられた第1導電型の第3の炭化珪素領域と、前記第3の炭化珪素領域の上面に、前記第1の炭化珪素領域と離隔して設けられた第1導電型の第4の炭化珪素領域と、前記第3の炭化珪素領域と前記第2の炭化珪素領域の表面と、前記第3の炭化珪素領域と前記第2の炭化珪素領域に挟まれた前記第1の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の炭化珪素層及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、前記第4の炭化珪素領域の上面に形成された第2の電極とを具備することを特徴とする。
【発明の効果】
【0013】
本発明によれば、ソース部のイオン注入不純物濃度のピーク位置を基板内部とし、さらにそのピーク位置まで掘り込んだソースリセスを設けることにより、ソース領域上のゲート絶縁膜の表面荒れを抑制するとともに、ソース電極のコンタクト抵抗を低く保つことができる。これにより、純粋にSiCの物性を活用した超低オン抵抗の優れた性能を有する高耐圧半導体装置を得ることができ、かつゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
【発明を実施するための最良の形態】
【0014】
以下、図面を参照しつつ本発明の実施形態について説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。従って、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれることに注意が必要である。
【0015】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わるDIMOSFETの構成を示す断面図である。図1において、不純物濃度5×1018〜1×1019/cm3程度のn型不純物を含む六方晶SiC基板(n+基板)101上にn型不純物濃度5×1015〜2×1016/cm3程度を含み、厚さが5〜10μm程度であるSiC層(n- 層)102が形成されている。SiC層102の一部表面には、p型不純物としてアルミニウム(Al)が、表面からの深さ方向の濃度が1×1016〜2×1019/cm3程度(ピーク濃度)に変化し、SiC層102表面から深さ900nmまでの領域に存在する第1の炭化珪素領域103(p型ウェル)が形成されている。このp型ウェルは、p型ベース領域103となる。
【0016】
このp型ベース領域103内部には第2の炭化珪素領域としてn型ソース領域104が形成されている。より詳細には、n型不純物として窒素(N)が、表面からの深さ方向の濃度が1×1018/cm3から2×1020/cm3程度(ピーク濃度)まで変化するソース領域104がSiC層102表面から深さ500nmまでの領域に存在している。図2は図1のA−A線に沿った断面における深さ方向のn型不純物分布を示したものである。この不純物濃度については、後に説明する。
【0017】
このp型ベース領域103の外側からn型ソース領域104の一部にかけて、その表面に深さ350nmのトレンチが形成され、このトレンチ内部にソース電極(第1の電極)108が形成されている。
【0018】
ソース領域104の内側の一部表面から、ベース領域103、SiC層102の表面にかけて連なる部分に、これらに跨るようにして50nm程度の厚さのゲート絶縁膜105が形成されている。このゲート絶縁膜105上にはポリシリコンからなるゲート電極106が形成されている。また、SiC基板101の下面にはドレイン電極(第2の電極)107が形成されている。
【0019】
第1の実施形態の半導体装置では、p型ベース領域3のゲート絶縁膜105と直接接する表面の不純物濃度は、図2に示す様に、1×1016/cm3 と比較的低い濃度に形成されているが、ソース電極108と接する面、即ちトレンチの底では、1×1018/cm3 と比較的高い濃度に形成されている。そのため、p型ベース領域3をソース電極108とオーミックコンタクトさせることができる。
【0020】
一方、n型ソース領域104のゲート絶縁膜105と直接接する表面の不純物濃度は、図2に示す様に、1×1018/cm3 と比較的低い濃度に形成されているが、ソース電極108と接する面、即ちトレンチの底では、2×1020/cm3 と比較的高い濃度(n+)に形成されている。そのため、n型ソース領域104をソース電極108とオーミックコンタクトさせることができる。
【0021】
上記のように構成すると、ソース領域104に接するゲート絶縁膜105のラフネスおよび結晶性が改善し、ラフネスに起因する反転チャネル移動度の低下を減少させることができ、ゲート絶縁膜105の信頼性を向上させることができる。また、従来行われていたp型ベース領域103へのp+ イオン注入が不要になり、プロセスが簡略化される。
【0022】
具体的には、従来のようにゲート絶縁膜と直接接するソース領域を、燐を用いて濃度1×1020/cm3 程度に形成した場合には、図3に示すように、注入損傷の影響からゲート絶縁耐圧のヒストグラムが0〜3MV/cmに分布する不良素子が混在する。それに対し、本実施形態のように、ゲート絶縁膜105と直接接する表面の不純物濃度は、図2に示す様に、1×1018/cm3 と比較的低い濃度に形成した場合には、上記の不良素子の発生が抑えられ、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが8MV/cm以上に分布するもののみとなり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
【0023】
以上述べたごとく、第1実施形態の半導体装置は、ゲート絶縁膜と接する部分のベース領域の不純物の濃度は、トレンチに露出するベース領域の面の不純物の濃度よりも低く形成される。また、トレンチに露出するソース領域の面の不純物の濃度は、ゲート絶縁膜と接するソース領域の部分の不純物の濃度よりも高く形成される。
【0024】
さらに、ベース領域が不純物としてアルミニウムを含むとき、ゲート絶縁膜と接する部分のアルミニウムの濃度は、1×1017/cm3未満とされ、トレンチに露出する面のアルミニウムの濃度は、1×1017/cm3以上とされる。ソース領域が不純物として燐を含むとき、ゲート絶縁膜と接する部分の燐の濃度は、1×1019/cm3未満とされ、トレンチに露出する面の燐の濃度は、1×1019/cm3以上とされる。
【0025】
次に、上記半導体装置の製造方法について、図4〜9を用いて説明する。まず、図4に示すように、n型不純物として窒素を不純物濃度1×1019/cm3含み、厚さ300μmであり、かつ六方晶の結晶格子を有する低抵抗の4H−SiC基板101上に、エピタキシャル成長法によりn型不純物として窒素(N)を表面不純物濃度1×1016/cm3含み、厚さ10μmの高抵抗(n- 型)SiC層102を順次形成する。ここではn型不純物としては窒素(N)を用いたが、別の不純物、例えば燐(P)等を用いてもよい。また、窒素、燐を同時に用いてもよい。次にSiC層102の表面にシリコン酸化膜(不図示)を形成する。
【0026】
次に、シリコン酸化膜(不図示)の表面にレジスト(不図示)をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、RIE等の異方性エッチングによりシリコン酸化膜をエッチングする。
【0027】
これにより、後出のイオン注入工程のイオン注入マスク(不図示)が形成される。このイオン注入マスクを介して、SiC層102に対してAlの選択イオン注入を行う。Alは、基板温度Tsub=室温〜600℃、ここでは室温で、加速エネルギーEacc=600keV、総ドーズ量Φ=2.5×1014/cm2の条件で多段イオン注入を行う。この結果、図5に示すように、表面から深さ900nmの領域に、p型不純物を含んだベース領域103が形成される。
【0028】
次に図6に示すように、ベース領域103内にイオン注入により選択的にソース領域104を形成する。具体的には、燐(P)を基板温度600℃程度に加熱した状態で、加速エネルギー400keV、総ドーズ3×1015/cm2の条件で多段イオン注入を行う。この時、図1のA−A線に沿った方向の不純物濃度分布は、前述のように、図2のようになる。その後、1600℃程度の熱処理により注入した不純物を活性化する。
【0029】
次に、図7に示すように、SiC層102、ベース領域103及びソース領域104に跨る様に、熱酸化法又はCVD法等によりゲート絶縁膜105を選択的に形成する。このとき、ゲート絶縁膜105と直接接するソース領域104の表面不純物濃度は、前述のように1×1018/cm3と低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域104上には、平坦で緻密なゲート絶縁膜105を成膜することができ、ゲート絶縁膜105の長期信頼性を大幅に向上させることが可能となる。この時p型ベース領域103のゲート絶縁膜105と接する面の不純物濃度も、1×1018/cm3とする。さらに、ゲート絶縁膜105上にCVD法でポリシリコン層を形成し、リソグラフィ、RIE法でポリシリコン層をパターニングすることにより、ゲート電極106を形成する。
【0030】
次に、図8に示すように、ゲート電極106を覆うレジスト109を形成し、このレジスト109をマスクとして、RIEなどの異方性エッチングにより、n型ソース領域104、p型ベース領域103の表面にトレンチ110を形成する。このとき、トレンチの底部に露出されるn型ソース領域の不純物濃度は2×1020/cm3 のn+ 型とり、後に形成されるソース電極と良好なオーミック接続を形成する。
【0031】
次に、図9に示すように、ソース領域104上に、蒸着によりNi膜を形成し、リフトオフ法によりソース電極108を選択的に形成する。さらに、裏面にはドレイン電極107を、同じくNi膜の蒸着により形成する。最後に950℃で5分程度シンター処理し、ソース電極108とドレイン電極107のオーミック接触を良好なものにする。以上により、図1に示す第1の実施形態のDIMOSFETが完成する。
【0032】
以上のように製造したDIMOSFETでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはn型不純物が比較的低濃度で形成されており、これにより1600℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
【0033】
具体的には、図3に示すようにゲート絶縁膜と直接接するソース領域を、従来の方法で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが0〜3MV/cmに分布する不良品が発生する。それに対し、本実施形態の方法で形成されている場合には注入損傷が大幅に軽減され、上記不良品の発生が抑制される結果、ゲート絶縁耐圧のヒストグラムが8MV/cm以上のみに分布するようになり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
【0034】
次に、第1の実施形態に係る第1の変形例について述べる。図10は、p型ベース領域の不純物注入エネルギーを大きくして、表面をp- 型としながら、内部のピーク濃度をさらに濃くした場合の不純物濃度プロファイルである。具体的には、p型不純物であるAlのドーズ量を5×1014/cm2 、ピーク濃度を2×1019/cm3、表面濃度を1×1016cm3とし、ソース領域のn型不純物燐のドーズ量を4×1015/cm2 、ピーク濃度を2×1020/cm3、表面濃度を1×1017/cm3、トレンチの深さ600nmとする。
【0035】
上記のように構成すれば、パンチスルーの抑制、及びトレンチを掘ってp型ベース領域、n型ソース領域とのコンタクトをとる際に、トレンチ表面濃度が夫々2×1018/cm3 、2×1020/cm3と高濃度になるので、コンタクト抵抗を低減させることができる。さらに、n型ソース領域の最表面隣濃度(ゲート絶縁膜と接触する面)の不純物濃度が1×1017/cm3 まで低減されることにより、ゲート酸化膜の信頼性、および耐圧歩留りがさらに向上する。
【0036】
DIMOSFETにおいて、p型ベース領域103のAlイオン注入量のコントロールや、窒素などのカウンタードープにより、表面p- 濃度をコントロールし、所望の閾値電圧を得る事も可能である。その際には、p型ベース領域103のAlイオン注入量をさらに増加させることが可能となり、トレンチのp型コンタクト抵抗をさらに低減させることもできる。
【0037】
次に、第2の変形例として、IGBTに適用した例を説明する。IGBTの場合には、図11に示すように、SiC基板をp+ 型基板111にし、n型層112を介して、n- 型SiC層102をエピタキシャル成長させればよい。別の製造方法としては、n- 型SiC基板102の裏面からn型不純物、p型不純物を順次イオン注入して形成することもできる。
【0038】
以上、第1の実施形態によれば、n型ソース領域に深さ方向に濃度が濃くなる勾配を持たせることにより、ゲート絶縁膜は低濃度領域上に形成されるので、ゲート絶縁膜の信頼性、ゲートリークの減少、耐圧歩留りの向上などが期待できる。
【0039】
また、n型ソース領域とp型ベース領域の隣接部表面に設けたトレンチに、ソース電極を埋め込んで設けるので、n型ソース領域とp型ベース領域の高濃度な部分に、ソース電極をコンタクトさせることができ、n型領域、p型領域とも低オン抵抗を実現できる。
【0040】
このように、本実施形態の半導体装置は、従来形成されていたp型ベース領域とのコンタクトをとるためのp+ 型領域を形成する必要がないので、構造が単純で安価に製造でき、微細化にも有利である。また、本実施形態の構造を実現するには、従来のDIMOSFETのリソグラフィ工程に、新たなマスクを必要とせず、この点からも安価に製造でき、微細化にも有利である。
【0041】
(第2の実施形態)
図12は、本発明の第2の実施形態に係わるDMOSFETの構成を示す断面図である。図12において、不純物濃度5×1018〜1×1019/cm3程度のn型不純物を含む六方晶4H−SiC基板(n+ 基板)201上にn型不純物濃度5×1015〜2×1016/cm3程度を含み、厚さが5〜10μm程度であるSiC層(n- 層)202が形成されている。SiC層202の上には、p型不純物としてアルミニウム(Al)が、表面からの深さ方向の濃度が1×1016/cm3から2×1019/cm3程度(ピーク濃度)まで変化し、厚さ900nmのp型ベース層103が形成されている。
【0042】
このp型ベース層203の表面には、深さ450nmのn型のソース領域204と、このソース領域204と同一レベルに形成されたn型領域214aが形成され、さらに、このn型領域214aとn型SiC層202を接続するコンタクト241bが形成されている。n型ソース領域204とn型領域214aには、n型不純物として窒素(N)が添加され、表面からの深さ方向の濃度が1×1018/cm3から2×1020/cm3程度(ピーク濃度)まで変化する。図12のA−A線に沿った断面における深さ方向のn型不純物分布は、第1の実施形態の図2と同様になる。
【0043】
このp型ベース層203の外側からn型ソース領域204の一部にかけて、その表面に深さ350nmのトレンチが形成され、このトレンチ内部にソース電極208が形成されている。
【0044】
ソース領域204の内側の一部表面から、ベース層203、SiC層2014aの表面にかけて連なる部分に、これらに跨るようにして80nm程度の厚さのゲート絶縁膜205が形成されている。このゲート絶縁膜205上にはポリシリコンからなるゲート電極206が形成されている。また、SiC基板201の下面にはドレイン電極207が形成されている。
【0045】
第2の実施形態の半導体装置でも、p型ベース層203のゲート絶縁膜205と直接接する表面の不純物濃度は、1×1016/cm3 と比較的低い濃度に形成されているが、ソース電極208と接する面、即ちトレンチの底では、1×1018/cm3 と比較的高い濃度に形成されている。そのため、p型ベース層203をソース電極208とオーミックコンタクトさせることができる。
【0046】
一方、n型ソース領域204のゲート絶縁膜105と直接接する表面の不純物濃度は、1×1018/cm3 と比較的低い濃度に形成されているが、ソース電極208と接する面、即ちトレンチの底では、2×1020/cm3 と比較的高い濃度(n+)に形成されている。そのため、n型ソース領域204をソース電極208とオーミックコンタクトさせることができる。
【0047】
上記のように構成すると、ソース領域204に接するゲート絶縁膜205のラフネスおよび結晶性が改善し、ラフネスに起因する反転チャネルによる移動度低下を減少させることができ、ゲート絶縁膜205の信頼性を向上させることができる。また、従来行われていたp型ベース層203へのp+ イオン注入が不要になり、プロセスが簡略化される。
【0048】
加えて、第2の実施形態においては、ドリフト層202に接続するn型領域214aが、p型ベース層203の表面にソース領域204と同一マスクで形成されており、チャネル領域の長さを一定に形成することができる。これにより、MOSFETの特性の均一化を図ることができる。
【0049】
次に、上記半導体装置の製造方法について、図13〜18を用いて説明する。まず、図13に示すように、n型不純物として窒素を不純物濃度1×1019/cm3含み、厚さ300μmであり、かつ六方晶の結晶格子を有する低抵抗の4H−SiC基板201上に、エピタキシャル成長法により、n型不純物として窒素(N)を表面不純物濃度1×1016/cm3程度含み、厚さ10μmの高抵抗(n-型)SiC層202を形成する。但し、ここではn型不純物としては窒素(N)を用いたが、別の不純物、例えば燐(P)等を用いてもよい。また、窒素、燐を同時に用いてもよい。
【0050】
次に、SiC層202に対してAlのイオン注入を行う。Alは、基板温度Tsub=室温〜500℃、ここでは室温で、加速エネルギーEacc=600keV、総ドーズ量Φ=2.5×1014/cm2の条件でイオン注入を行う。この結果、図13に示すように、p型不純物を含んだベース層203が形成される。
【0051】
次に図14に示すように、ベース層203内にイオン注入により選択的にソース領域204及びn型領域214を同時に形成する。具体的には、燐(P)を基板温度600℃程度に加熱した状態で、加速エネルギー400keV、総ドーズ3×1015/cm2の条件でイオン注入を行う。この時、図14のA−A線に沿った方向の不純物濃度分布は、前述のように、図2のようになる。その後、1600℃程度の熱処理により注入した不純物を活性化する。
【0052】
次に、図15に示すように、n型領域214aとドリフト層202を接続するn+ 型コンタクト214bを燐(P)のイオン注入にて形成する。
【0053】
次に、図17に示すように、ソース領域204、ベース層203及びn型領域214aに跨る様に、熱酸化法又はCVD法等によりゲート絶縁膜205を選択的に形成する。このとき、ゲート絶縁膜105と直接接するソース領域204の表面不純物濃度は、前述のように1×1018/cm3と比較的低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域204上には、平坦で緻密なゲート絶縁膜105を成膜することができ、ゲート絶縁膜205の長期信頼性を大幅に向上させることが可能となる。この時p型ベース層203のゲート絶縁膜205と接する面の不純物濃度も、1×1018/cm3とする。さらに、ゲート絶縁膜205上にCVD法でポリシリコン層を形成し、リソグラフィ、RIE法でポリシリコン層をパターニングすることにより、ゲート電極206を形成する。
【0054】
次に、図17に示すように、ゲート電極206を覆うレジスト209を形成し、このレジスト209をマスクとして、RIEなどの異方性エッチングにより、n型ソース領域204、p型ベース層203の表面にトレンチ210を形成する。このとき、トレンチの底部に露出されるn型ソース領域の不純物濃度は2×1020/cm3 のn+ 型とり、後に形成されるソース電極と良好なオーミック接続を形成する。
【0055】
次に、図18に示すように、全面に蒸着によりNi膜を形成し、リフトオフ法によりソース電極108を選択的に形成する。さらに、裏面にはドレイン電極207を、同じくNi膜の蒸着により形成する。最後に950℃で5分程度シンター処理し、ソース電極208とドレイン電極207のオーミック接触を良好なものにする。以上により、図17に示す第2の実施形態のDIMOSFETが完成する。
【0056】
以上のように製造したDIMOSFETでは、ゲート絶縁膜205と直接接するソース領域204内の当該箇所にはn型不純物が比較的低濃度で形成されており、これにより1600℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜205の信頼性も大幅に向上させることが可能となる。
【0057】
加えて、ドリフト層202に接続するn型領域214aが、p型ベース層203の表面にソース領域204と同一マスクで形成されており、チャネル領域の長さを一定に形成することができる。これにより、MOSFETの特性の均一化を図ることができる。
【0058】
また、ベース基板をp型で形成すれば、第1の実施形態と同様に、IGBTを形成することができることは言うまでも無い。
【0059】
(第3の実施形態)
図19は、本発明の第3の実施形態に係る横型DIMOSFETの構成を示す断面図である。基本的には、第1の実施形態のDIMOSFETを横型にしたものと考えてよい。図19において、窒素が添加されたn型炭化珪素基板309(N)の左上には、第1の実施形態と同様に、p型べース領域303とその中に形成されたソース領域304が選択的に形成されている。このp型ベース領域303に隣接して、炭化珪素基板309上には、窒素が添加された低濃度の第3の炭化珪素領域302(N)が形成されている。
【0060】
上記のように、p型ベース領域303は、p型不純物としてのアルミニウム(Al)の濃度が、表面から深さ方向に1×1016/cm3から2×1019/cm3程度(ピーク濃度)に変化し、厚さ900nmに形成されている。
【0061】
n型ソース領域304は、n型不純物としての窒素(N)の濃度が、表面から深さ方向に1×1018/cm3から2×1020/cm3程度(ピーク濃度)まで変化し、深さ500nmに形成されている。図19のA−A線に沿った断面における深さ方向のn型不純物分布は図2と同様である。
【0062】
このp型ベース領域303の外側からn型ソース領域304の一部にかけて、その表面に深さ350nmのトレンチが形成され、このトレンチ内部にソース電極(第1の電極)308が形成されている。
【0063】
ソース領域304の内側の一部表面から、ベース領域303、n型領域302の表面にかけて連なる部分に、これらに跨るようにして50nm程度の厚さのゲート絶縁膜305が形成されている。このゲート絶縁膜305上にはポリシリコンからなるゲート電極306が形成されている。
【0064】
n型領域302の右上には、p型ベース領域303と離隔して、Pが添加されたn型ドレイン領域301が形成され、その上には、ドレイン電極(第2の電極)307が形成されている。n型領域302及びドレイン領域301の上面は選択的に絶縁膜311で覆われている。
【0065】
次に、上記DIMOSFETの製造方法について、図20〜24を用いて説明する。まず、図20に示すように、n型不純物として窒素を含み、厚さ300μm程度であり、かつ六方晶の結晶格子を有する低抵抗4H−SiC基板300上に、エピタキシャル成長法によりn型不純物として窒素(N)を表面不純物濃度1×1016/cm3含み、厚さ600nmの高抵抗(n-型)SiC層102を順次形成する。
【0066】
次に、図21に示すように、SiC層302に対してAlの選択イオン注入を行う。Alは、基板温度Tsub=室温〜600℃、ここでは室温で、加速エネルギーEacc=600keV、総ドーズ量Φ=2.5×1014/cm2の条件で多段イオン注入を行う。この結果、p型不純物を含んだベース領域303が形成される。
【0067】
次に、ベース領域303内にイオン注入により選択的にソース領域304を形成する。具体的には、燐(P)を基板温度600℃程度に加熱した状態で、加速エネルギー400keV、総ドーズ3×1015/cm2の条件でイオン注入を行う。この時、図20のA−A線に沿った方向の不純物濃度分布は、前述のように、図2のようになる。その後、1600℃程度の熱処理により注入した不純物を活性化する。
【0068】
次に、n型領域302表面に、p型ベース層と離隔して、n+ 型ドレイン領域301を形成する。
【0069】
次に、図22に示すように、SiC層302、ベース領域303及びソース領域304に跨る様に、熱酸化法又はCVD法等によりゲート絶縁膜305を選択的に形成する。さらに、n型領域302の上面、ドレイン領域301の上面の一部に絶縁膜311を選択的に形成する。このとき、ゲート絶縁膜305と直接接するソース領域304の表面不純物濃度は、前述のように1×1018/cm3と比較的低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域304上には、平坦で緻密なゲート絶縁膜305を成膜することができ、ゲート絶縁膜305の長期信頼性を大幅に向上させることが可能となる。この時p型ベース領域303のゲート絶縁膜305と接する面の不純物濃度も、1×1018/cm3とする。さらに、ゲート絶縁膜305上にCVD法でポリシリコン層を形成し、リソグラフィ、RIE法でポリシリコン層をパターニングすることにより、ゲート電極306を形成する。
【0070】
次に、図23に示すように、ゲート電極306を覆うレジスト309を形成し、このレジスト309をマスクとして、RIEなどの異方性エッチングにより、n型ソース領域304、p型ベース領域303の表面にトレンチ310を形成する。このとき、トレンチの底部に露出されるn型ソース領域の不純物濃度は、2×1020/cm3 のn+ 型となり、後に形成されるソース電極と良好なオーミック接続を形成する。
【0071】
次に、図24に示すように、ドレイン領域301上のレジストマスク309を除去した上で、全面に、蒸着によりNi膜312を形成し、リフトオフ法によりソース電極308、ドレイン電極307を選択的に形成する。最後に950℃で5分程度シンター処理し、ソース電極308とドレイン電極307のオーミック接触を良好なものにする。以上により、図19に示す第3の実施形態の横型DIMOSFETが完成する。
【0072】
以上、第3の実施形態のDIMOSFETは、第1の実施形態と同様に、ゲート絶縁膜305と直接接するソース領域304内の当該箇所には、n型不純物が比較的低濃度で形成されており、これにより1600℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜305の信頼性も大幅に向上させることが可能となる。
【0073】
なお、本発明を実施形態を通じ説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0074】
【図1】第1の実施形態に係るDIMOSFETの断面図。
【図2】図1のA−A線に沿った基板深さ方向の燐とアルミニウムの濃度プロファイル。
【図3】一般的なDIMOSFETの絶縁耐圧不良率のヒストグラム。
【図4】第1の実施形態に係るDIMOSFETの製造工程を説明する為の断面図。
【図5】図4に続く工程のDIMOSFETの断面図。
【図6】図5に続く工程のDIMOSFETの断面図。
【図7】図6に続く工程のDIMOSFETの断面図。
【図8】図7に続く工程のDIMOSFETの断面図。
【図9】図8に続く工程のDIMOSFETの断面図。
【図10】第1の変形例に係る、図1のA−A線に沿った基板深さ方向の燐とアルミニウムの濃度プロファイル。
【図11】第2の変形例に係る(DI)IGBTの断面図。
【図12】第2の実施形態に係るDIMOSFETの断面図。
【図13】第2の実施形態に係るDIMOSFETの製造工程を説明する為の断面図。
【図14】図13に続く工程の断面図。
【図15】図14に続く工程の断面図。
【図16】図15に続く工程の断面図。
【図17】図16に続く工程の断面図。
【図18】図17に続く工程の断面図。
【図19】第3の実施形態に係る横型DIMOSFETの断面図。
【図20】第3の実施形態に係るDIMOSFETの製造工程を説明する為の断面図。
【図21】図20に続く工程の断面図。
【図22】図21に続く工程の断面図。
【図23】図22に続く工程の断面図。
【図24】図23に続く工程の断面図。
【符号の説明】
【0075】
101、201、300…n型SiC基板
102、202…n型SiC層
302…n型SiC領域
103、303…p型ベース領域
203…p型ベース層
104、204,304…n型ソース領域
105、205、305…ゲート絶縁膜
106、206、306…ゲート電極
107、207、307…ドレイン電極
108、208、308…ソース電極
109,209,309…レジスト
110、210、310…トレンチ
111…p+ 型SiC基板
112…n型層
214a…n型領域
214b…n+ 型コンタクト
311…絶縁層
312…Ni層
【技術分野】
【0001】
本発明は、炭化珪素半導体(SiC)を材料とした電力制御用のMOSFET等の高耐圧半導体素子に関する。
【背景技術】
【0002】
SiCは次世代のパワー半導体デバイス材料として期待されている。SiCはSiと比較して、バンドギャップが約3倍、破壊電界強度が約10倍、及び熱伝導率が約3倍と高く、パワー半導体デバイス材料として優れた物性を有している。この特性を活用すれば、Siパワー半導体デバイスを凌ぐ超低損失かつ高温動作可能なパワー半導体デバイスを実現することが出来る。
【0003】
かかるSiCの特性を利用した高耐圧半導体装置は種々存在するが、pウェルとソース領域をイオン注入で形成する、例えば Double Implantation MOSFET(以下DIMOSFETと称する)が知られている。DIMOSFETは、イオン注入法により精度良くチャネル形成を行えるプレーナプロセスを用いるため、製造が容易であり、またゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適当な優れた素子である。
【0004】
然しながら、DIMOSFETには、以下のような問題が存在する。通常SiC-DIMOSFETのn型ソース領域は、窒素や燐を高ドーズでイオン注入し、その後1600℃前後の活性化熱処理を施すことにより形成される。この際、ボックスプロファイルでSiC表面まで高ドーズ条件でイオン注入して、さらに1600℃前後という高温の熱処理を用いるため、SiC表面の被イオン注入領域は損傷が激しい。その結果、前記注入領域からSiの優先的な昇華現象が起きてしまう。そのため、ソース領域上は10nm以上の表面荒れが発生し、この後ゲート絶縁膜を熱酸化法あるいはCVD法等により、ソース領域上とp型ベース領域上とに跨るように形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映される。結果的にゲート絶縁膜の耐圧、耐圧歩留まり、および電気的長期信頼性は著しく損なわれてしまう。
【0005】
一般的に、窒素をイオン注入した場合には、ソース領域上の表面荒れは軽減されると言われているが、窒素であってもイオン注入濃度が高いと表面ラフネスが悪化し、耐圧歩留りが劣化することが報告されている(非特許文献1参照)。加えて、窒素注入、活性化アニールにより、新たな結晶欠陥が誘起される可能性があることも報告されている(非特許文献2参照)。
【0006】
上記イオン注入の問題を解決するために、p型ベース領域(ウェル)をエピタキシャル成長膜のみで形成したDouble Epitaxial MOSFET(DEMOSFET)が報告されている。然しながら、上記の方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
【非特許文献1】Junji Senzaki et al., ICSCRM2007, Mo-P-68
【非特許文献2】M.Nagano et al., ICSCRM2007, Mo-P-14
【発明の開示】
【発明が解決しようとする課題】
【0007】
以上述べたように、従来のDIMOSFETには、燐や窒素のイオン注入後の高温熱処理により、ソース領域上に表面荒れが発生し、この後ゲート絶縁膜を形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映され、ゲート絶縁膜の耐圧、耐圧歩留まり、および電気的長期信頼性を著しく損なうという問題が存在する。
【0008】
上記問題を解決するために、p型ベース領域(ウェル)をエピタキシャル成長膜のみで形成したDEMOSFETが報告されているが、この方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
【0009】
本発明は、上述した課題に鑑みて為された物であり、工程時間短縮が可能で、SiC本来の物性を活用して超低オン抵抗の優れた性能を得るとともに、ゲート絶縁膜の耐圧、耐圧歩留まり、および長期信頼性をも大幅に向上させることが可能な炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記課題を解決するために、本発明の半導体装置の第1は、第1と第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、前記炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域内の表面に設けられた第1導電型の第2の炭化珪素領域と、前記炭化珪素層と前記第2の炭化珪素領域の表面と、前記炭化珪素層と前記第2の炭化珪素領域に挟まれた前記第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の炭化珪素領域及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、前記炭化珪素基板の前記第2の主面に形成された第2の電極とを具備することを特徴とする。
【0011】
本発明の半導体装置の第2は、第1と第2の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第1の主面に設けられた第1導電型の第1の炭化珪素層と、前記第1の炭化珪素層上に設けられた第2導電型の第2の炭化珪素層と、前記第2の炭化珪素層の表面に設けられた第1導電型の第1の炭化珪素領域と、前記第2の炭化珪素層の表面に、前記第1の炭化珪素領域と離隔して設けられ、前記第1の炭化珪素領域と同一深さ、同一不純物濃度分布を有する第1導電型の第2の炭化珪素領域と、前記第2の炭化珪素領域と前記第1の炭化珪素層を接続する第1導電型の第3の炭化珪素領域と、前記第1の炭化珪素領域と前記第2の炭化珪素領域の表面と、前記第1の炭化珪素領域と前記第2の炭化珪素領域に挟まれた前記第2の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の炭化珪素層及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、前記炭化珪素基板の前記第2の主面に形成された第2の電極とを具備することを特徴とする。
【0012】
本発明の半導体装置の第3は、炭化珪素基板と、前記炭化珪素基板の上面に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域内の上面に設けられた第1導電型の第2の炭化珪素領域と、前記炭化珪素基板の前記上面に、前記第1の炭化珪素領域に隣接して設けられた第1導電型の第3の炭化珪素領域と、前記第3の炭化珪素領域の上面に、前記第1の炭化珪素領域と離隔して設けられた第1導電型の第4の炭化珪素領域と、前記第3の炭化珪素領域と前記第2の炭化珪素領域の表面と、前記第3の炭化珪素領域と前記第2の炭化珪素領域に挟まれた前記第1の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第2の炭化珪素層及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、前記第4の炭化珪素領域の上面に形成された第2の電極とを具備することを特徴とする。
【発明の効果】
【0013】
本発明によれば、ソース部のイオン注入不純物濃度のピーク位置を基板内部とし、さらにそのピーク位置まで掘り込んだソースリセスを設けることにより、ソース領域上のゲート絶縁膜の表面荒れを抑制するとともに、ソース電極のコンタクト抵抗を低く保つことができる。これにより、純粋にSiCの物性を活用した超低オン抵抗の優れた性能を有する高耐圧半導体装置を得ることができ、かつゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
【発明を実施するための最良の形態】
【0014】
以下、図面を参照しつつ本発明の実施形態について説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。従って、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれることに注意が必要である。
【0015】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わるDIMOSFETの構成を示す断面図である。図1において、不純物濃度5×1018〜1×1019/cm3程度のn型不純物を含む六方晶SiC基板(n+基板)101上にn型不純物濃度5×1015〜2×1016/cm3程度を含み、厚さが5〜10μm程度であるSiC層(n- 層)102が形成されている。SiC層102の一部表面には、p型不純物としてアルミニウム(Al)が、表面からの深さ方向の濃度が1×1016〜2×1019/cm3程度(ピーク濃度)に変化し、SiC層102表面から深さ900nmまでの領域に存在する第1の炭化珪素領域103(p型ウェル)が形成されている。このp型ウェルは、p型ベース領域103となる。
【0016】
このp型ベース領域103内部には第2の炭化珪素領域としてn型ソース領域104が形成されている。より詳細には、n型不純物として窒素(N)が、表面からの深さ方向の濃度が1×1018/cm3から2×1020/cm3程度(ピーク濃度)まで変化するソース領域104がSiC層102表面から深さ500nmまでの領域に存在している。図2は図1のA−A線に沿った断面における深さ方向のn型不純物分布を示したものである。この不純物濃度については、後に説明する。
【0017】
このp型ベース領域103の外側からn型ソース領域104の一部にかけて、その表面に深さ350nmのトレンチが形成され、このトレンチ内部にソース電極(第1の電極)108が形成されている。
【0018】
ソース領域104の内側の一部表面から、ベース領域103、SiC層102の表面にかけて連なる部分に、これらに跨るようにして50nm程度の厚さのゲート絶縁膜105が形成されている。このゲート絶縁膜105上にはポリシリコンからなるゲート電極106が形成されている。また、SiC基板101の下面にはドレイン電極(第2の電極)107が形成されている。
【0019】
第1の実施形態の半導体装置では、p型ベース領域3のゲート絶縁膜105と直接接する表面の不純物濃度は、図2に示す様に、1×1016/cm3 と比較的低い濃度に形成されているが、ソース電極108と接する面、即ちトレンチの底では、1×1018/cm3 と比較的高い濃度に形成されている。そのため、p型ベース領域3をソース電極108とオーミックコンタクトさせることができる。
【0020】
一方、n型ソース領域104のゲート絶縁膜105と直接接する表面の不純物濃度は、図2に示す様に、1×1018/cm3 と比較的低い濃度に形成されているが、ソース電極108と接する面、即ちトレンチの底では、2×1020/cm3 と比較的高い濃度(n+)に形成されている。そのため、n型ソース領域104をソース電極108とオーミックコンタクトさせることができる。
【0021】
上記のように構成すると、ソース領域104に接するゲート絶縁膜105のラフネスおよび結晶性が改善し、ラフネスに起因する反転チャネル移動度の低下を減少させることができ、ゲート絶縁膜105の信頼性を向上させることができる。また、従来行われていたp型ベース領域103へのp+ イオン注入が不要になり、プロセスが簡略化される。
【0022】
具体的には、従来のようにゲート絶縁膜と直接接するソース領域を、燐を用いて濃度1×1020/cm3 程度に形成した場合には、図3に示すように、注入損傷の影響からゲート絶縁耐圧のヒストグラムが0〜3MV/cmに分布する不良素子が混在する。それに対し、本実施形態のように、ゲート絶縁膜105と直接接する表面の不純物濃度は、図2に示す様に、1×1018/cm3 と比較的低い濃度に形成した場合には、上記の不良素子の発生が抑えられ、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが8MV/cm以上に分布するもののみとなり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
【0023】
以上述べたごとく、第1実施形態の半導体装置は、ゲート絶縁膜と接する部分のベース領域の不純物の濃度は、トレンチに露出するベース領域の面の不純物の濃度よりも低く形成される。また、トレンチに露出するソース領域の面の不純物の濃度は、ゲート絶縁膜と接するソース領域の部分の不純物の濃度よりも高く形成される。
【0024】
さらに、ベース領域が不純物としてアルミニウムを含むとき、ゲート絶縁膜と接する部分のアルミニウムの濃度は、1×1017/cm3未満とされ、トレンチに露出する面のアルミニウムの濃度は、1×1017/cm3以上とされる。ソース領域が不純物として燐を含むとき、ゲート絶縁膜と接する部分の燐の濃度は、1×1019/cm3未満とされ、トレンチに露出する面の燐の濃度は、1×1019/cm3以上とされる。
【0025】
次に、上記半導体装置の製造方法について、図4〜9を用いて説明する。まず、図4に示すように、n型不純物として窒素を不純物濃度1×1019/cm3含み、厚さ300μmであり、かつ六方晶の結晶格子を有する低抵抗の4H−SiC基板101上に、エピタキシャル成長法によりn型不純物として窒素(N)を表面不純物濃度1×1016/cm3含み、厚さ10μmの高抵抗(n- 型)SiC層102を順次形成する。ここではn型不純物としては窒素(N)を用いたが、別の不純物、例えば燐(P)等を用いてもよい。また、窒素、燐を同時に用いてもよい。次にSiC層102の表面にシリコン酸化膜(不図示)を形成する。
【0026】
次に、シリコン酸化膜(不図示)の表面にレジスト(不図示)をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、RIE等の異方性エッチングによりシリコン酸化膜をエッチングする。
【0027】
これにより、後出のイオン注入工程のイオン注入マスク(不図示)が形成される。このイオン注入マスクを介して、SiC層102に対してAlの選択イオン注入を行う。Alは、基板温度Tsub=室温〜600℃、ここでは室温で、加速エネルギーEacc=600keV、総ドーズ量Φ=2.5×1014/cm2の条件で多段イオン注入を行う。この結果、図5に示すように、表面から深さ900nmの領域に、p型不純物を含んだベース領域103が形成される。
【0028】
次に図6に示すように、ベース領域103内にイオン注入により選択的にソース領域104を形成する。具体的には、燐(P)を基板温度600℃程度に加熱した状態で、加速エネルギー400keV、総ドーズ3×1015/cm2の条件で多段イオン注入を行う。この時、図1のA−A線に沿った方向の不純物濃度分布は、前述のように、図2のようになる。その後、1600℃程度の熱処理により注入した不純物を活性化する。
【0029】
次に、図7に示すように、SiC層102、ベース領域103及びソース領域104に跨る様に、熱酸化法又はCVD法等によりゲート絶縁膜105を選択的に形成する。このとき、ゲート絶縁膜105と直接接するソース領域104の表面不純物濃度は、前述のように1×1018/cm3と低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域104上には、平坦で緻密なゲート絶縁膜105を成膜することができ、ゲート絶縁膜105の長期信頼性を大幅に向上させることが可能となる。この時p型ベース領域103のゲート絶縁膜105と接する面の不純物濃度も、1×1018/cm3とする。さらに、ゲート絶縁膜105上にCVD法でポリシリコン層を形成し、リソグラフィ、RIE法でポリシリコン層をパターニングすることにより、ゲート電極106を形成する。
【0030】
次に、図8に示すように、ゲート電極106を覆うレジスト109を形成し、このレジスト109をマスクとして、RIEなどの異方性エッチングにより、n型ソース領域104、p型ベース領域103の表面にトレンチ110を形成する。このとき、トレンチの底部に露出されるn型ソース領域の不純物濃度は2×1020/cm3 のn+ 型とり、後に形成されるソース電極と良好なオーミック接続を形成する。
【0031】
次に、図9に示すように、ソース領域104上に、蒸着によりNi膜を形成し、リフトオフ法によりソース電極108を選択的に形成する。さらに、裏面にはドレイン電極107を、同じくNi膜の蒸着により形成する。最後に950℃で5分程度シンター処理し、ソース電極108とドレイン電極107のオーミック接触を良好なものにする。以上により、図1に示す第1の実施形態のDIMOSFETが完成する。
【0032】
以上のように製造したDIMOSFETでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはn型不純物が比較的低濃度で形成されており、これにより1600℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
【0033】
具体的には、図3に示すようにゲート絶縁膜と直接接するソース領域を、従来の方法で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが0〜3MV/cmに分布する不良品が発生する。それに対し、本実施形態の方法で形成されている場合には注入損傷が大幅に軽減され、上記不良品の発生が抑制される結果、ゲート絶縁耐圧のヒストグラムが8MV/cm以上のみに分布するようになり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
【0034】
次に、第1の実施形態に係る第1の変形例について述べる。図10は、p型ベース領域の不純物注入エネルギーを大きくして、表面をp- 型としながら、内部のピーク濃度をさらに濃くした場合の不純物濃度プロファイルである。具体的には、p型不純物であるAlのドーズ量を5×1014/cm2 、ピーク濃度を2×1019/cm3、表面濃度を1×1016cm3とし、ソース領域のn型不純物燐のドーズ量を4×1015/cm2 、ピーク濃度を2×1020/cm3、表面濃度を1×1017/cm3、トレンチの深さ600nmとする。
【0035】
上記のように構成すれば、パンチスルーの抑制、及びトレンチを掘ってp型ベース領域、n型ソース領域とのコンタクトをとる際に、トレンチ表面濃度が夫々2×1018/cm3 、2×1020/cm3と高濃度になるので、コンタクト抵抗を低減させることができる。さらに、n型ソース領域の最表面隣濃度(ゲート絶縁膜と接触する面)の不純物濃度が1×1017/cm3 まで低減されることにより、ゲート酸化膜の信頼性、および耐圧歩留りがさらに向上する。
【0036】
DIMOSFETにおいて、p型ベース領域103のAlイオン注入量のコントロールや、窒素などのカウンタードープにより、表面p- 濃度をコントロールし、所望の閾値電圧を得る事も可能である。その際には、p型ベース領域103のAlイオン注入量をさらに増加させることが可能となり、トレンチのp型コンタクト抵抗をさらに低減させることもできる。
【0037】
次に、第2の変形例として、IGBTに適用した例を説明する。IGBTの場合には、図11に示すように、SiC基板をp+ 型基板111にし、n型層112を介して、n- 型SiC層102をエピタキシャル成長させればよい。別の製造方法としては、n- 型SiC基板102の裏面からn型不純物、p型不純物を順次イオン注入して形成することもできる。
【0038】
以上、第1の実施形態によれば、n型ソース領域に深さ方向に濃度が濃くなる勾配を持たせることにより、ゲート絶縁膜は低濃度領域上に形成されるので、ゲート絶縁膜の信頼性、ゲートリークの減少、耐圧歩留りの向上などが期待できる。
【0039】
また、n型ソース領域とp型ベース領域の隣接部表面に設けたトレンチに、ソース電極を埋め込んで設けるので、n型ソース領域とp型ベース領域の高濃度な部分に、ソース電極をコンタクトさせることができ、n型領域、p型領域とも低オン抵抗を実現できる。
【0040】
このように、本実施形態の半導体装置は、従来形成されていたp型ベース領域とのコンタクトをとるためのp+ 型領域を形成する必要がないので、構造が単純で安価に製造でき、微細化にも有利である。また、本実施形態の構造を実現するには、従来のDIMOSFETのリソグラフィ工程に、新たなマスクを必要とせず、この点からも安価に製造でき、微細化にも有利である。
【0041】
(第2の実施形態)
図12は、本発明の第2の実施形態に係わるDMOSFETの構成を示す断面図である。図12において、不純物濃度5×1018〜1×1019/cm3程度のn型不純物を含む六方晶4H−SiC基板(n+ 基板)201上にn型不純物濃度5×1015〜2×1016/cm3程度を含み、厚さが5〜10μm程度であるSiC層(n- 層)202が形成されている。SiC層202の上には、p型不純物としてアルミニウム(Al)が、表面からの深さ方向の濃度が1×1016/cm3から2×1019/cm3程度(ピーク濃度)まで変化し、厚さ900nmのp型ベース層103が形成されている。
【0042】
このp型ベース層203の表面には、深さ450nmのn型のソース領域204と、このソース領域204と同一レベルに形成されたn型領域214aが形成され、さらに、このn型領域214aとn型SiC層202を接続するコンタクト241bが形成されている。n型ソース領域204とn型領域214aには、n型不純物として窒素(N)が添加され、表面からの深さ方向の濃度が1×1018/cm3から2×1020/cm3程度(ピーク濃度)まで変化する。図12のA−A線に沿った断面における深さ方向のn型不純物分布は、第1の実施形態の図2と同様になる。
【0043】
このp型ベース層203の外側からn型ソース領域204の一部にかけて、その表面に深さ350nmのトレンチが形成され、このトレンチ内部にソース電極208が形成されている。
【0044】
ソース領域204の内側の一部表面から、ベース層203、SiC層2014aの表面にかけて連なる部分に、これらに跨るようにして80nm程度の厚さのゲート絶縁膜205が形成されている。このゲート絶縁膜205上にはポリシリコンからなるゲート電極206が形成されている。また、SiC基板201の下面にはドレイン電極207が形成されている。
【0045】
第2の実施形態の半導体装置でも、p型ベース層203のゲート絶縁膜205と直接接する表面の不純物濃度は、1×1016/cm3 と比較的低い濃度に形成されているが、ソース電極208と接する面、即ちトレンチの底では、1×1018/cm3 と比較的高い濃度に形成されている。そのため、p型ベース層203をソース電極208とオーミックコンタクトさせることができる。
【0046】
一方、n型ソース領域204のゲート絶縁膜105と直接接する表面の不純物濃度は、1×1018/cm3 と比較的低い濃度に形成されているが、ソース電極208と接する面、即ちトレンチの底では、2×1020/cm3 と比較的高い濃度(n+)に形成されている。そのため、n型ソース領域204をソース電極208とオーミックコンタクトさせることができる。
【0047】
上記のように構成すると、ソース領域204に接するゲート絶縁膜205のラフネスおよび結晶性が改善し、ラフネスに起因する反転チャネルによる移動度低下を減少させることができ、ゲート絶縁膜205の信頼性を向上させることができる。また、従来行われていたp型ベース層203へのp+ イオン注入が不要になり、プロセスが簡略化される。
【0048】
加えて、第2の実施形態においては、ドリフト層202に接続するn型領域214aが、p型ベース層203の表面にソース領域204と同一マスクで形成されており、チャネル領域の長さを一定に形成することができる。これにより、MOSFETの特性の均一化を図ることができる。
【0049】
次に、上記半導体装置の製造方法について、図13〜18を用いて説明する。まず、図13に示すように、n型不純物として窒素を不純物濃度1×1019/cm3含み、厚さ300μmであり、かつ六方晶の結晶格子を有する低抵抗の4H−SiC基板201上に、エピタキシャル成長法により、n型不純物として窒素(N)を表面不純物濃度1×1016/cm3程度含み、厚さ10μmの高抵抗(n-型)SiC層202を形成する。但し、ここではn型不純物としては窒素(N)を用いたが、別の不純物、例えば燐(P)等を用いてもよい。また、窒素、燐を同時に用いてもよい。
【0050】
次に、SiC層202に対してAlのイオン注入を行う。Alは、基板温度Tsub=室温〜500℃、ここでは室温で、加速エネルギーEacc=600keV、総ドーズ量Φ=2.5×1014/cm2の条件でイオン注入を行う。この結果、図13に示すように、p型不純物を含んだベース層203が形成される。
【0051】
次に図14に示すように、ベース層203内にイオン注入により選択的にソース領域204及びn型領域214を同時に形成する。具体的には、燐(P)を基板温度600℃程度に加熱した状態で、加速エネルギー400keV、総ドーズ3×1015/cm2の条件でイオン注入を行う。この時、図14のA−A線に沿った方向の不純物濃度分布は、前述のように、図2のようになる。その後、1600℃程度の熱処理により注入した不純物を活性化する。
【0052】
次に、図15に示すように、n型領域214aとドリフト層202を接続するn+ 型コンタクト214bを燐(P)のイオン注入にて形成する。
【0053】
次に、図17に示すように、ソース領域204、ベース層203及びn型領域214aに跨る様に、熱酸化法又はCVD法等によりゲート絶縁膜205を選択的に形成する。このとき、ゲート絶縁膜105と直接接するソース領域204の表面不純物濃度は、前述のように1×1018/cm3と比較的低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域204上には、平坦で緻密なゲート絶縁膜105を成膜することができ、ゲート絶縁膜205の長期信頼性を大幅に向上させることが可能となる。この時p型ベース層203のゲート絶縁膜205と接する面の不純物濃度も、1×1018/cm3とする。さらに、ゲート絶縁膜205上にCVD法でポリシリコン層を形成し、リソグラフィ、RIE法でポリシリコン層をパターニングすることにより、ゲート電極206を形成する。
【0054】
次に、図17に示すように、ゲート電極206を覆うレジスト209を形成し、このレジスト209をマスクとして、RIEなどの異方性エッチングにより、n型ソース領域204、p型ベース層203の表面にトレンチ210を形成する。このとき、トレンチの底部に露出されるn型ソース領域の不純物濃度は2×1020/cm3 のn+ 型とり、後に形成されるソース電極と良好なオーミック接続を形成する。
【0055】
次に、図18に示すように、全面に蒸着によりNi膜を形成し、リフトオフ法によりソース電極108を選択的に形成する。さらに、裏面にはドレイン電極207を、同じくNi膜の蒸着により形成する。最後に950℃で5分程度シンター処理し、ソース電極208とドレイン電極207のオーミック接触を良好なものにする。以上により、図17に示す第2の実施形態のDIMOSFETが完成する。
【0056】
以上のように製造したDIMOSFETでは、ゲート絶縁膜205と直接接するソース領域204内の当該箇所にはn型不純物が比較的低濃度で形成されており、これにより1600℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜205の信頼性も大幅に向上させることが可能となる。
【0057】
加えて、ドリフト層202に接続するn型領域214aが、p型ベース層203の表面にソース領域204と同一マスクで形成されており、チャネル領域の長さを一定に形成することができる。これにより、MOSFETの特性の均一化を図ることができる。
【0058】
また、ベース基板をp型で形成すれば、第1の実施形態と同様に、IGBTを形成することができることは言うまでも無い。
【0059】
(第3の実施形態)
図19は、本発明の第3の実施形態に係る横型DIMOSFETの構成を示す断面図である。基本的には、第1の実施形態のDIMOSFETを横型にしたものと考えてよい。図19において、窒素が添加されたn型炭化珪素基板309(N)の左上には、第1の実施形態と同様に、p型べース領域303とその中に形成されたソース領域304が選択的に形成されている。このp型ベース領域303に隣接して、炭化珪素基板309上には、窒素が添加された低濃度の第3の炭化珪素領域302(N)が形成されている。
【0060】
上記のように、p型ベース領域303は、p型不純物としてのアルミニウム(Al)の濃度が、表面から深さ方向に1×1016/cm3から2×1019/cm3程度(ピーク濃度)に変化し、厚さ900nmに形成されている。
【0061】
n型ソース領域304は、n型不純物としての窒素(N)の濃度が、表面から深さ方向に1×1018/cm3から2×1020/cm3程度(ピーク濃度)まで変化し、深さ500nmに形成されている。図19のA−A線に沿った断面における深さ方向のn型不純物分布は図2と同様である。
【0062】
このp型ベース領域303の外側からn型ソース領域304の一部にかけて、その表面に深さ350nmのトレンチが形成され、このトレンチ内部にソース電極(第1の電極)308が形成されている。
【0063】
ソース領域304の内側の一部表面から、ベース領域303、n型領域302の表面にかけて連なる部分に、これらに跨るようにして50nm程度の厚さのゲート絶縁膜305が形成されている。このゲート絶縁膜305上にはポリシリコンからなるゲート電極306が形成されている。
【0064】
n型領域302の右上には、p型ベース領域303と離隔して、Pが添加されたn型ドレイン領域301が形成され、その上には、ドレイン電極(第2の電極)307が形成されている。n型領域302及びドレイン領域301の上面は選択的に絶縁膜311で覆われている。
【0065】
次に、上記DIMOSFETの製造方法について、図20〜24を用いて説明する。まず、図20に示すように、n型不純物として窒素を含み、厚さ300μm程度であり、かつ六方晶の結晶格子を有する低抵抗4H−SiC基板300上に、エピタキシャル成長法によりn型不純物として窒素(N)を表面不純物濃度1×1016/cm3含み、厚さ600nmの高抵抗(n-型)SiC層102を順次形成する。
【0066】
次に、図21に示すように、SiC層302に対してAlの選択イオン注入を行う。Alは、基板温度Tsub=室温〜600℃、ここでは室温で、加速エネルギーEacc=600keV、総ドーズ量Φ=2.5×1014/cm2の条件で多段イオン注入を行う。この結果、p型不純物を含んだベース領域303が形成される。
【0067】
次に、ベース領域303内にイオン注入により選択的にソース領域304を形成する。具体的には、燐(P)を基板温度600℃程度に加熱した状態で、加速エネルギー400keV、総ドーズ3×1015/cm2の条件でイオン注入を行う。この時、図20のA−A線に沿った方向の不純物濃度分布は、前述のように、図2のようになる。その後、1600℃程度の熱処理により注入した不純物を活性化する。
【0068】
次に、n型領域302表面に、p型ベース層と離隔して、n+ 型ドレイン領域301を形成する。
【0069】
次に、図22に示すように、SiC層302、ベース領域303及びソース領域304に跨る様に、熱酸化法又はCVD法等によりゲート絶縁膜305を選択的に形成する。さらに、n型領域302の上面、ドレイン領域301の上面の一部に絶縁膜311を選択的に形成する。このとき、ゲート絶縁膜305と直接接するソース領域304の表面不純物濃度は、前述のように1×1018/cm3と比較的低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域304上には、平坦で緻密なゲート絶縁膜305を成膜することができ、ゲート絶縁膜305の長期信頼性を大幅に向上させることが可能となる。この時p型ベース領域303のゲート絶縁膜305と接する面の不純物濃度も、1×1018/cm3とする。さらに、ゲート絶縁膜305上にCVD法でポリシリコン層を形成し、リソグラフィ、RIE法でポリシリコン層をパターニングすることにより、ゲート電極306を形成する。
【0070】
次に、図23に示すように、ゲート電極306を覆うレジスト309を形成し、このレジスト309をマスクとして、RIEなどの異方性エッチングにより、n型ソース領域304、p型ベース領域303の表面にトレンチ310を形成する。このとき、トレンチの底部に露出されるn型ソース領域の不純物濃度は、2×1020/cm3 のn+ 型となり、後に形成されるソース電極と良好なオーミック接続を形成する。
【0071】
次に、図24に示すように、ドレイン領域301上のレジストマスク309を除去した上で、全面に、蒸着によりNi膜312を形成し、リフトオフ法によりソース電極308、ドレイン電極307を選択的に形成する。最後に950℃で5分程度シンター処理し、ソース電極308とドレイン電極307のオーミック接触を良好なものにする。以上により、図19に示す第3の実施形態の横型DIMOSFETが完成する。
【0072】
以上、第3の実施形態のDIMOSFETは、第1の実施形態と同様に、ゲート絶縁膜305と直接接するソース領域304内の当該箇所には、n型不純物が比較的低濃度で形成されており、これにより1600℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜305の信頼性も大幅に向上させることが可能となる。
【0073】
なお、本発明を実施形態を通じ説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【0074】
【図1】第1の実施形態に係るDIMOSFETの断面図。
【図2】図1のA−A線に沿った基板深さ方向の燐とアルミニウムの濃度プロファイル。
【図3】一般的なDIMOSFETの絶縁耐圧不良率のヒストグラム。
【図4】第1の実施形態に係るDIMOSFETの製造工程を説明する為の断面図。
【図5】図4に続く工程のDIMOSFETの断面図。
【図6】図5に続く工程のDIMOSFETの断面図。
【図7】図6に続く工程のDIMOSFETの断面図。
【図8】図7に続く工程のDIMOSFETの断面図。
【図9】図8に続く工程のDIMOSFETの断面図。
【図10】第1の変形例に係る、図1のA−A線に沿った基板深さ方向の燐とアルミニウムの濃度プロファイル。
【図11】第2の変形例に係る(DI)IGBTの断面図。
【図12】第2の実施形態に係るDIMOSFETの断面図。
【図13】第2の実施形態に係るDIMOSFETの製造工程を説明する為の断面図。
【図14】図13に続く工程の断面図。
【図15】図14に続く工程の断面図。
【図16】図15に続く工程の断面図。
【図17】図16に続く工程の断面図。
【図18】図17に続く工程の断面図。
【図19】第3の実施形態に係る横型DIMOSFETの断面図。
【図20】第3の実施形態に係るDIMOSFETの製造工程を説明する為の断面図。
【図21】図20に続く工程の断面図。
【図22】図21に続く工程の断面図。
【図23】図22に続く工程の断面図。
【図24】図23に続く工程の断面図。
【符号の説明】
【0075】
101、201、300…n型SiC基板
102、202…n型SiC層
302…n型SiC領域
103、303…p型ベース領域
203…p型ベース層
104、204,304…n型ソース領域
105、205、305…ゲート絶縁膜
106、206、306…ゲート電極
107、207、307…ドレイン電極
108、208、308…ソース電極
109,209,309…レジスト
110、210、310…トレンチ
111…p+ 型SiC基板
112…n型層
214a…n型領域
214b…n+ 型コンタクト
311…絶縁層
312…Ni層
【特許請求の範囲】
【請求項1】
第1と第2の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、
前記炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域内の表面に設けられた第1導電型の第2の炭化珪素領域と、
前記炭化珪素層と前記第2の炭化珪素領域の表面と、前記炭化珪素層と前記第2の炭化珪素領域に挟まれた前記第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素領域及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、
前記炭化珪素基板の前記第2の主面に形成された第2の電極と
を具備することを特徴とする半導体装置。
【請求項2】
第1と第2の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層上に設けられた第2導電型の第2の炭化珪素層と、
前記第2の炭化珪素層の表面に設けられた第1導電型の第1の炭化珪素領域と、
前記第2の炭化珪素層の表面に、前記第1の炭化珪素領域と離隔して設けられ、前記第1の炭化珪素領域と同一深さ、同一不純物濃度分布を有する第1導電型の第2の炭化珪素領域と、
前記第2の炭化珪素領域と前記第1の炭化珪素層を接続する第1導電型の第3の炭化珪素領域と、
前記第1の炭化珪素領域と前記第2の炭化珪素領域の表面と、前記第1の炭化珪素領域と前記第2の炭化珪素領域に挟まれた前記第2の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素層及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、
前記炭化珪素基板の前記第2の主面に形成された第2の電極と
を具備することを特徴とする半導体装置。
【請求項3】
炭化珪素基板と、
前記炭化珪素基板の上面に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域内の上面に設けられた第1導電型の第2の炭化珪素領域と、
前記炭化珪素基板の前記上面に、前記第1の炭化珪素領域に隣接して設けられた第1導電型の第3の炭化珪素領域と、
前記第3の炭化珪素領域の上面に、前記第1の炭化珪素領域と離隔して設けられた第1導電型の第4の炭化珪素領域と、
前記第3の炭化珪素領域と前記第2の炭化珪素領域の表面と、前記第3の炭化珪素領域と前記第2の炭化珪素領域に挟まれた前記第1の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素層及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、
前記第4の炭化珪素領域の上面に形成された第2の電極と、
を具備することを特徴とする半導体装置。
【請求項4】
前記炭化珪素基板は、第1導電型であり、MOSFETを構成することを特徴とする請求項1または2に記載の半導体装置。
【請求項5】
前記炭化珪素基板は、第2導電型であり、IGBTを形成することを特徴とする請求項1または2に記載の半導体装置。
【請求項6】
前記第1の炭化珪素領域の前記ゲート絶縁膜と接する部分の不純物の濃度は、前記第1の炭化珪素領域の前記トレンチに露出する面の不純物の濃度よりも低いことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
【請求項7】
前記第2の炭化珪素領域の前記トレンチに露出する面の不純物の濃度は、前記2の炭化珪素領域の前記ゲート絶縁膜と接する部分の不純物の濃度よりも高いことを特徴とする請求項1乃至6のいずれかに記載の半導体装置。
【請求項8】
前記1の炭化珪素領域は不純物としてアルミニウムを含み、前記ゲート絶縁膜と接する部分のアルミニウムの濃度は、1×1017/cm3未満であることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。
【請求項9】
前記第2の炭化珪素領域は不純物として燐を含み、前記ゲート絶縁膜と接する部分の燐の濃度は、1×1019/cm3未満であることを特徴とする請求項1乃至8のいずれかに記載の半導体装置。
【請求項10】
前記1の炭化珪素領域は不純物としてアルミニウムを含み、前記第1の炭化珪素領域の前記トレンチに露出する面のアルミニウムの濃度は、1×1017/cm3以上であることを特徴とする請求項1乃至9のいずれかに記載の半導体装置。
【請求項11】
前記第2の炭化珪素領域は不純物として燐を含み、前記第2の炭化珪素領域の前記トレンチに露出する面の燐の濃度は、1×1019/cm3以上であることを特徴とする請求項1乃至10のいずれかに記載の半導体装置。
【請求項12】
前記第1および第2の炭化珪素領域は、イオン注入により注入された不純物を含むことを特徴とする請求項1乃至11のいずれかに記載の半導体装置。
【請求項1】
第1と第2の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の炭化珪素層と、
前記炭化珪素層の表面に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域内の表面に設けられた第1導電型の第2の炭化珪素領域と、
前記炭化珪素層と前記第2の炭化珪素領域の表面と、前記炭化珪素層と前記第2の炭化珪素領域に挟まれた前記第1の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素領域及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、
前記炭化珪素基板の前記第2の主面に形成された第2の電極と
を具備することを特徴とする半導体装置。
【請求項2】
第1と第2の主面を有する炭化珪素基板と、
前記炭化珪素基板の前記第1の主面に設けられた第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層上に設けられた第2導電型の第2の炭化珪素層と、
前記第2の炭化珪素層の表面に設けられた第1導電型の第1の炭化珪素領域と、
前記第2の炭化珪素層の表面に、前記第1の炭化珪素領域と離隔して設けられ、前記第1の炭化珪素領域と同一深さ、同一不純物濃度分布を有する第1導電型の第2の炭化珪素領域と、
前記第2の炭化珪素領域と前記第1の炭化珪素層を接続する第1導電型の第3の炭化珪素領域と、
前記第1の炭化珪素領域と前記第2の炭化珪素領域の表面と、前記第1の炭化珪素領域と前記第2の炭化珪素領域に挟まれた前記第2の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素層及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、
前記炭化珪素基板の前記第2の主面に形成された第2の電極と
を具備することを特徴とする半導体装置。
【請求項3】
炭化珪素基板と、
前記炭化珪素基板の上面に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域内の上面に設けられた第1導電型の第2の炭化珪素領域と、
前記炭化珪素基板の前記上面に、前記第1の炭化珪素領域に隣接して設けられた第1導電型の第3の炭化珪素領域と、
前記第3の炭化珪素領域の上面に、前記第1の炭化珪素領域と離隔して設けられた第1導電型の第4の炭化珪素領域と、
前記第3の炭化珪素領域と前記第2の炭化珪素領域の表面と、前記第3の炭化珪素領域と前記第2の炭化珪素領域に挟まれた前記第1の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第2の炭化珪素層及び前記第1の炭化珪素領域の隣接する部分に選択的に設けられたトレンチに埋め込まれた第1の電極と、
前記第4の炭化珪素領域の上面に形成された第2の電極と、
を具備することを特徴とする半導体装置。
【請求項4】
前記炭化珪素基板は、第1導電型であり、MOSFETを構成することを特徴とする請求項1または2に記載の半導体装置。
【請求項5】
前記炭化珪素基板は、第2導電型であり、IGBTを形成することを特徴とする請求項1または2に記載の半導体装置。
【請求項6】
前記第1の炭化珪素領域の前記ゲート絶縁膜と接する部分の不純物の濃度は、前記第1の炭化珪素領域の前記トレンチに露出する面の不純物の濃度よりも低いことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
【請求項7】
前記第2の炭化珪素領域の前記トレンチに露出する面の不純物の濃度は、前記2の炭化珪素領域の前記ゲート絶縁膜と接する部分の不純物の濃度よりも高いことを特徴とする請求項1乃至6のいずれかに記載の半導体装置。
【請求項8】
前記1の炭化珪素領域は不純物としてアルミニウムを含み、前記ゲート絶縁膜と接する部分のアルミニウムの濃度は、1×1017/cm3未満であることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。
【請求項9】
前記第2の炭化珪素領域は不純物として燐を含み、前記ゲート絶縁膜と接する部分の燐の濃度は、1×1019/cm3未満であることを特徴とする請求項1乃至8のいずれかに記載の半導体装置。
【請求項10】
前記1の炭化珪素領域は不純物としてアルミニウムを含み、前記第1の炭化珪素領域の前記トレンチに露出する面のアルミニウムの濃度は、1×1017/cm3以上であることを特徴とする請求項1乃至9のいずれかに記載の半導体装置。
【請求項11】
前記第2の炭化珪素領域は不純物として燐を含み、前記第2の炭化珪素領域の前記トレンチに露出する面の燐の濃度は、1×1019/cm3以上であることを特徴とする請求項1乃至10のいずれかに記載の半導体装置。
【請求項12】
前記第1および第2の炭化珪素領域は、イオン注入により注入された不純物を含むことを特徴とする請求項1乃至11のいずれかに記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2009−182271(P2009−182271A)
【公開日】平成21年8月13日(2009.8.13)
【国際特許分類】
【出願番号】特願2008−22001(P2008−22001)
【出願日】平成20年1月31日(2008.1.31)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年8月13日(2009.8.13)
【国際特許分類】
【出願日】平成20年1月31日(2008.1.31)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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