半導体装置の製造方法
【課題】素子が微細化されても優れたプロセス安定性を有し、かつシリサイドが形成された領域での抵抗増大を抑制する。
【解決手段】基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理によりシリコン領域に形成されたシリコン酸化膜を第２の金属によって還元する工程と、熱処理により第１の金属とシリコン領域のシリコンとを反応させてシリコン領域の表面にのみシリサイド膜を形成する工程とを有し、第１の金属はＣｏ、Ｎｉ、Ｐｔ又はＰｄであり、第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒである。
【解決手段】基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理によりシリコン領域に形成されたシリコン酸化膜を第２の金属によって還元する工程と、熱処理により第１の金属とシリコン領域のシリコンとを反応させてシリコン領域の表面にのみシリサイド膜を形成する工程とを有し、第１の金属はＣｏ、Ｎｉ、Ｐｔ又はＰｄであり、第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特にゲート長の短い微細なＭＩＳトランジスタに関するものである。
【背景技術】
【０００２】
近年の素子の微細化に伴う寄生抵抗の増大に対応するために、ＭＯＳＦＥＴのポリシリコンゲート電極及びソース・ドレイン拡散層上に自己整合的に金属珪化物（以下、シリサイドという）を貼り付けるサリサイド（SALICIDE:Self ALIgned siliCIDE）プロセスが、広く用いられるようになってきている。
【０００３】
図３（ａ）〜（ｆ）を用いて、従来広く用いられてきたチタニウムを用いたサリサイドプロセスの一例を説明する。
【０００４】
まず、シリコン基板１０１上に、素子分離用絶縁膜（シリコン酸化膜）領域１０２を形成後、ＭＯＳＦＥＴのゲート酸化膜１０３、多結晶シリコンゲート電極１０４、浅いソース・ドレイン拡散層１０５を形成し、さらにシリコン窒化膜を用いた側壁膜１０６をマスクとして深いソース・ドレイン拡散層１０７を形成する（図３（ａ））。
【０００５】
次に、希フッ酸処理又は希フッ酸処理後にＲＣＡ等の処理を行い、全面にチタニウム膜１０８及びチタニウム窒化膜１０９を堆積する（図３（ｂ））。
【０００６】
次に、ランプアニール装置等により６５０〜７５０℃程度の温度で短時間アニールを行い、露出しているシリコン基板１０１及び多結晶シリコン膜１０４とチタニウム膜１０８を反応させて、Ｃ４９結晶構造のチタニウムダイシリサイド（ＴｉＳｉ2 ）膜１１０を形成する。その後、硫酸と過酸化水素水の混合液のようなエッチング液を用いて、チタニウム窒化膜１０９や未反応のチタニウム膜１０８をエッチング除去する（図３（ｃ））。
【０００７】
次に、ランプアニール装置等により７５０〜９００℃程度の温度で短時間アニールを行い、チタニウムダイシリサイド（ＴｉＳｉ2 ）膜１１０をＣ５４結晶構造を有する低抵抗のチタニウムダイシリサイド（ＴｉＳｉ2 ）膜１１１に変化させる（図３（ｄ））。
【０００８】
次に、全面に減圧ＣＶＤ法及びプラズマＣＶＤ法によりシリコン酸化膜１１２及び１１３を堆積し、ＣＭＰ工程等により平坦化を行う（図３（ｅ））。
【０００９】
次に、シリコン酸化膜１１２及び１１３に対してコンタクトホールを形成し、このコンタクトホール内部にタングステン等の金属１１４を埋め込む。その後、アルミニウム等の配線層１１５をソース・ドレイン拡散層及びゲート電極に接続する（図３（ｆ））。
【００１０】
このようなチタニウムを用いたサリサイドプロセスは、ソース・ドレイン拡散層やゲート多結晶シリコン領域の寄生抵抗を大幅に低減させる効果がある。しかしながら、素子の微細化が進みゲート長が０．２μｍ以下にまで小さくなると、ＴｉＳｉ2 膜の結晶構造が２回目のランプアニールによってもＣ５４に変化しなくなるために抵抗が低下しなくなるといった、いわゆる細線効果が生じるために、半導体素子に適用するメリットが小さくなってくる。
【００１１】
そのため、近年ではチタニウムシリサイドよりも細線効果が起こりにくいコバルトシリサイド膜を用いたサリサイドプロセスが注目を集めている。
【００１２】
図４（ａ）〜（ｄ）を用いて、コバルトを用いたサリサイドプロセスの一例を説明する。
【００１３】
図３（ａ）の状態のＭＯＳＦＥＴ素子に対して、希フッ酸処理によってシリコン基板１０１表面及び多結晶シリコン膜１０４表面の自然酸化膜を除去した後、全面にコバルト膜１１６及びチタニウム窒化膜１０９を堆積する（図４（ａ））。
【００１４】
次に、ランプアニール装置等により、４５０〜５５０℃程度の温度で短時間アニールを行い、露出しているシリコン基板１０１及び多結晶シリコン膜１０４とコバルト膜１１６を反応させてコバルトモノシリサイド（ＣｏＳｉ）膜１１７を形成する。続いて、硫酸と過酸化水素水の混合液のようなエッチング液を用いて、チタニウム窒化膜１０９及び未反応のコバルト膜１１６をエッチング除去する（図４（ｂ））。
【００１５】
次に、ランプアニール装置等により、７００〜８５０℃程度の温度で短時間のアニールを行い、コバルトモノシリサイド（ＣｏＳｉ）膜１１７を低抵抗のコバルトダイシリサイド（ＣｏＳｉ2 ）膜１１８に変化させる（図４（ｃ））。
【００１６】
次に、全面に減圧ＣＶＤ法及びプラズマＣＶＤ法によりシリコン酸化膜１１２及び１１３を堆積し、ＣＭＰ工程等により平坦化を行う。続いて、シリコン酸化膜１１２及び１１３に対してコンタクトホールを形成し、このコンタクトホール内部にタングステン等の金属１１４を埋め込み、アルミニウム等の配線層１１５をソース・ドレイン拡散層及びゲート電極に接続する（図４（ｄ））。
【００１７】
このようなコバルトシリサイド膜を用いたサリサイドプロセスでは、チタニウムシリサイド膜を用いたサリサイドプロセスに比べて細線効果が起こりにくいという利点はあるが、以下のような欠点も持つ。
【００１８】
すなわち、チタニウムに比べてコバルトはシリコン酸化膜を還元させる能力に乏しいため、コバルトを堆積する際にシリコン基板や多結晶シリコン膜表面にＲＣＡ処理後に生成されるような自然酸化膜が存在した場合には、シリサイド反応が阻害される。そのため、図４（ｂ）のようなコバルトモノシリサイド（ＣｏＳｉ）膜１１７が全く形成されないことがある。また、希フッ酸を用いた前処理によって自然酸化膜を除去した状態でコバルト膜を堆積しようとした場合においても、前処理後の経過時間等の要因によって不均一な自然酸化膜ができると、図５に示すようにコバルトモノシリサイド（ＣｏＳｉ）膜１１７の成膜が不均一になるといった問題がある。また、希フッ酸系の処理のみを前処理として用いた場合には、露出したシリコン基板表面や多結晶シリコン膜表面、特に素子分離絶縁膜との界面付近にウォーターマーク又は水ガラスと呼ばれるシリコン系酸化膜が付着し、シリサイド化反応を阻害する場合もある。
【００１９】
さらに、コバルトシリサイド膜は耐熱性といった観点でもチタニウムシリサイド膜に対して劣っているため、サリサイドプロセス終了後の層間膜用のシリコン酸化膜の堆積時の熱によって、図６に示すようにコバルトダイシリサイド（ＣｏＳｉ2 ）膜１１８が凝集を起こし、そのため抵抗の上昇を招くといった問題点も発生する。
【００２０】
一方、コバルトサリサイドプロセスでは、コンタクトプラグの低抵抗化を目的としたアモルファスシリコン−アルミニウム置換プロセスにおいて、様々な問題が発生する。
【００２１】
図７（ａ）〜（ｃ）を用いて、この問題点を説明する。
【００２２】
図４（ｃ）に示すコバルトシリサイド膜１１８を貼り付けた構造に対して、層間絶縁膜１１２及び１１３を堆積する。層間絶縁膜１１２及び１１３にコンタクトホールを形成した後、アモルファスシリコン膜１１９を堆積してエッチバックを行い、コンタクトホール内部にのみアモルファスシリコン膜１１９を残す。続いて、全面にアルミニウム膜１２０及びチタニウム膜１２１を堆積する（図７（ａ））。
【００２３】
次に、６００℃以下の熱工程によりアモルファスシリコン１１９、アルミニウム１２０及びチタニウム１２１を反応させて、コンタクトホール内部のアモルファスシリコン１１９をアルミニウム１２２と置換する。その後、ＣＭＰ工程等により、コンタクトホール外部に残るアルミニウム１２０、チタニウム１２１及び置換反応によって吸い出されたシリコン１１９を研磨して、これらを除去する（図７（ｂ））。
【００２４】
次に、全面にアルミニウム等の配線用金属１２４を堆積してパターニングを行うことにより、半導体素子部と配線層を接続する（図７（ｃ））。
【００２５】
このような工程によりコンタクト部分を形成する場合、アモルファスシリコンとアルミニウムの置換を行う熱工程においてコバルトシリサイド１１８に対してアルミニウムのスパイク１２３が入り込み、場合によっては拡散層にまで達することがある。このようなアルミニウムのスパイクが発生した場合には、接合特性の劣化の原因となる。
【００２６】
このようなアルミニウムのスパイクの発生を予防するために、コンタクトホール内部に予め拡散バリアとして有効なチタニウム窒化膜を堆積しておくといった手法も用いられる。図８（ａ）〜（ｃ）を用いて、このチタニウム窒化膜を予め堆積するプロセスについて説明する。
【００２７】
まず、図４（ｃ）に示すコバルトシリサイド膜１１８を貼り付けた構造に対して、層間絶縁膜１１２及び１１３を堆積し、コンタクトホールを形成する。その後、チタニウム窒化膜１２５及びアモルファスシリコン膜１１９を順次堆積してエッチバックを行い、コンタクトホール内部にのみアモルファスシリコン膜１１９を残す。続いて、全面にアルミニウム膜１２０及びチタニウム膜１２１を堆積する（図８（ａ））。
【００２８】
次に、６００℃以下の熱工程によりアモルファスシリコン１１９、アルミニウム１２０及びチタニウム１２１を反応させてコンタクトホール内部のアモルファスシリコン１１９をアルミニウム１２２に置換した後、ＣＭＰ工程等によりコンタクトホール外部に残るアルミニウム１２０、チタニウム１２１、置換反応によって吸い出されたシリコン１１９及びチタニウム窒化膜１２５を除去する（図８（ｂ））。
【００２９】
次に、全面にアルミニウム等の配線用金属１２４を堆積してパターニングを行うことにより、半導体素子部と配線層を接続する（図８（ｃ））。
【００３０】
このような工程を用いれば、シリサイド層やその下の拡散層に対してアルミニウムのスパイクが入り込むことはなくなるが、その反面、チタニウム窒化膜成膜工程の増加、アルミニウムと比較して高抵抗のチタニウム窒化膜によってコンタクトホールが狭められることによる抵抗の上昇といった問題点が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
以上述べたように、従来、チタニウムを用いたサリサイドプロセスでは、ゲート長が０．２μｍ以下になると細線効果によって抵抗が十分に低下しなくなるという問題があった。また、コバルトを用いたサリサイドプロセスでは、自然酸化膜によってシリサイド反応が阻害されたり、層間膜堆積時の熱工程によってシリサイドが凝集するといった問題があった。さらに、コバルトを用いたサリサイドプロセスでは、コンタクトプラグの低抵抗化を目的としたアモルファスシリコン−アルミニウム置換プロセスにおいて、コバルトシリサイドにアルミニウムのスパイクが入り込むといった問題があった。このようなアルミニウムのスパイクの発生を予防するために、コンタクトホール内部に予め拡散バリアとしてチタニウム窒化膜等を堆積しておくことも考えられるが、チタニウム窒化膜形成工程の増加や、チタニウム窒化膜によってコンタクトホールが狭められることによる抵抗の上昇といった問題が生じる。
【００３２】
本発明は上記従来の問題に対してなされたものであり、素子が微細化されても、シリサイドが形成された領域での抵抗増大を抑制でき、しかもプロセス安定性に優れた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３３】
本発明に係る半導体装置は、基板主表面側の絶縁膜によって区分されたシリコン領域表面にのみ第１の金属及びシリコンを主成分とするシリサイド膜が形成され、このシリサイド膜の表面又はこのシリサイド膜の表面及び結晶粒界に第２の金属及び窒素を主成分とする窒化物膜が形成されていることを特徴とする。
【００３４】
前記シリコン領域としては、ＭＩＳトランジスタのゲート電極を構成するシリコン領域（多結晶シリコンで形成される領域）及びＭＩＳトランジスタのソース・ドレイン拡散層（単結晶シリコン基板に形成される領域）を構成するシリコン領域の少なくとも一方の領域があげられる。
【００３５】
前記第１の金属としてはＣｏ、Ｎｉ、Ｐｔ又はＰｄがあげられ、前記第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒがあげられる。また、前記絶縁膜としては、素子分離絶縁膜やゲート側壁絶縁膜等をあげることができる。さらに、前記窒化物膜には、第２の金属及び窒素の他にシリコンが含まれていてもよい。
【００３６】
前記発明によれば、ＭＩＳトランジスタが微細化されてもゲート部或いはソース・ドレイン部での寄生抵抗を十分に低減することが可能となる。また、ゲート電極やソース・ドレイン拡散層上の開口部に金属等を埋め込む場合、窒化物膜がシリサイド膜の表面のみ又はシリサイド膜の表面及び結晶粒界のみに選択的に形成されていれば、開口部側壁にも窒化物膜が形成されている場合に比べて、開口部が狭められることによる抵抗の増大を抑えることができる。
【００３７】
本発明に係る半導体装置の製造方法は、基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域が形成された基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理により前記第１の金属及び第２の金属と前記シリコン領域のシリコンとを反応させて前記シリコン領域の表面にのみ第１のシリサイド膜を形成する工程と、この第１のシリサイド膜を窒化性の雰囲気で熱処理することにより第２のシリサイド膜並びにこの第２のシリサイド膜の表面又はこの第２のシリサイド膜の表面及び結晶粒界に第２の金属及び窒素を主成分とする窒化物膜を形成する工程とを有することを特徴とする。
【００３８】
前記発明によれば、第２の金属によってシリコン領域上の自然酸化膜等を還元することが可能となり、シリコン領域上に良好なシリサイド膜を形成することができる。また、第２のシリサイド膜の表面等に第２の金属及び窒素を主成分とする窒化物膜を形成することにより、シリサイド膜の熱的安定性が低下するといった問題を防止することができる。よって、ＭＩＳトランジスタが微細化されても高いプロセス安定性でゲート部或いはソース・ドレイン部での寄生抵抗を低減することが可能となる。
【００３９】
また、本発明に係る半導体装置の製造方法は、基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理により前記シリコン領域に形成されたシリコン酸化膜を前記第２の金属によって還元する工程と、熱処理により前記第１の金属と前記シリコン領域のシリコンとを反応させて前記シリコン領域の表面にのみシリサイド膜を形成する工程とを有することを特徴とする。
【００４０】
なお、前記シリコン酸化膜を還元する工程及び前記シリサイド膜を形成する工程における熱処理は同一の熱処理工程によって行うことが好ましい。
【００４１】
前記発明によれば、第２の金属によってシリコン酸化膜を還元する際に、第１の金属及び第２の金属の混合膜とシリコン領域との界面にアモルファス層が形成され、このアモルファス層の作用によりアモルファス層とシリコン領域との界面において単結晶のシリサイド膜を成長させることが可能となる。したがって、シリサイド膜の均一性の向上等をはかることができ、ＭＩＳトランジスタが微細化されても高いプロセス安定性で特性に優れたデバイスを作製することが可能となる。
【００４２】
なお、第２の金属によってシリコン酸化膜の還元を十分に行う観点から、シリコン領域表面に形成するシリコン酸化膜の膜厚は、前記混合膜の膜厚に該混合膜中の第２の金属の割合（混合膜中の第１及び第２の金属の原子数に対する第２の金属の原子数の割合）を乗じた値以下とすることが好ましい。
【００４３】
また、シリコン酸化膜が薄すぎるとアモルファス層が薄くなり、単結晶のシリサイド膜の形成が困難になるため、シリコン領域表面に形成するシリコン酸化膜の膜厚を０．５ｎｍ以上とすることが好ましい。
【００４４】
また、本発明に係る半導体装置の製造方法は、基板主表面側の第１の絶縁膜によって区分されたシリコン領域表面にのみ第１の金属及びシリコンを主成分とするシリサイド膜を、このシリサイド膜の表面又はこのシリサイド膜の表面及び結晶粒界に第２の金属及び窒素を主成分とする窒化物膜を形成する工程と、この窒化物膜表面上に開口部を有する第２の絶縁膜を形成する工程と、前記開口部内にアモルファスシリコンを埋め込む工程と、少なくともこのアモルファスシリコン上にアルミニウムを形成する工程と（通常はアルミニウム上にさらにチタニウムを形成する）、熱処理により前記アモルファスシリコンとアルミニウムとを置換して前記開口部内にアルミニウムを埋め込む工程とを有することを特徴とする。
【００４５】
前記発明によれば、予めシリサイド膜表面に窒化物膜が形成されているため、アルミニウムによるスパイクの発生を防止することができる。また、あらためて開口部内部に窒化物膜を堆積する必要がないので、工程数の増加や開口部が狭められることによる抵抗の増大を抑制することができる。
【発明の効果】
【００４６】
本発明によれば、シリコン領域上に良質のシリサイド膜を形成することができ、またシリサイド膜の熱的安定性が低下するといった問題を防止することが可能となり、素子が微細化されても優れたプロセス安定性で寄生抵抗の低減等、特性に優れた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００４７】
以下、図面を参照して本発明の実施形態を説明する。
【００４８】
まず、本発明の第１の実施形態について、図１を参照して説明する。
【００４９】
まず、シリコン基板１上に、素子分離用絶縁膜（シリコン酸化膜）２を形成する。続いて、ＭＯＳＦＥＴのゲート酸化膜３、多結晶シリコンからなるゲート電極４及び浅いソース・ドレイン拡散層５を形成し、さらにシリコン窒化膜からなるゲート側壁膜６をマスクとして深いソース・ドレイン拡散層７を形成する（図１（ａ））。
【００５０】
次に、希フッ酸処理等により多結晶シリコンゲート電極４表面及び深いソース・ドレイン拡散層７表面のシリコン酸化膜を除去する。その後、オゾン水、または過酸化水素水などの酸化剤を含む水溶液と塩酸、硫酸、アンモニア水などとの混合液等による表面処理を行うことにより、シリサイド膜形成領域の表面に均一で薄い自然酸化膜（図示せず）を形成する。続いて、全面に１０〜３０％程度のチタニウムを含むコバルト膜８を堆積し、さらにその上にチタニウム窒化膜９を堆積する。この時、チタニウム窒化膜９の堆積を省略することも可能である（図１（ｂ））。
【００５１】
次に、ランプアニール装置等により、５５０〜７００℃程度の温度で短時間アニールを行い、シリコン基板１及び多結晶シリコン膜４とチタニウムを含むコバルト膜８とを反応させて、チタニウムを含むコバルトモノシリサイド（ＣｏＳｉ）膜１０を形成する。その後、硫酸と過酸化水素水の混合液のようなエッチング液を用いて、チタニウム窒化膜９及び未反応のチタニウムを含むコバルト膜８をエッチング除去する（図１（ｃ））。
【００５２】
次に、ランプアニール装置等により窒素又はアンモニア雰囲気中で８００〜９００℃程度の温度で短時間アニールを行い、チタニウムを含むコバルトモノシリサイド（ＣｏＳｉ）膜１０を低抵抗のコバルトダイシリサイド（ＣｏＳｉ2 ）膜１１に変化させるとともに、膜中に含まれていたチタニウムを膜表面の窒化反応によって吸い出し、コバルトダイシリサイド（ＣｏＳｉ2 ）膜１１の表面にチタニウム窒化膜１２を選択的に形成する。このとき、コバルトダイシリサイドが多結晶である場合には、その結晶粒界にもチタニウム窒化物（膜）が選択的に形成される（図１（ｄ））。
【００５３】
次に、全面に減圧ＣＶＤ法及びプラズマＣＶＤ法により、シリコン酸化膜１３及び１４を堆積し、ＣＭＰ工程等により平坦化を行う（図１（ｅ））。
【００５４】
次に、シリコン酸化膜１３及び１４に対してコンタクトホールを形成し、このコンタクトホール内部にコンタクトプラグとしてタングステン等の金属膜１５を埋め込み、さらにアルミニウム等の配線層１６を形成してソース・ドレイン拡散層及びゲート電極と接続する（図１（ｆ））。
【００５５】
以上の工程により、多結晶シリコンゲート電極４上及びソース・ドレイン拡散層７上にのみコバルトダイシリサイド（ＣｏＳｉ2 ）膜１１が形成され、かつ、コバルトダイシリサイド膜１１の表面上に選択的にチタニウム窒化膜１２が形成される。コバルトダイシリサイドが多結晶の場合には、結晶粒界にも選択的にチタニウム窒化膜が形成される。
【００５６】
本実施形態によれば、ゲート長０．２μｍ以下の細線領域での寄生抵抗の低減はもちろんのこと、コバルト膜にシリコン酸化膜に対して還元性の高いチタニウムが含まれているため、従来のサリサイドプロセスで問題となっていた自然酸化膜によるシリサイド反応の阻害や不均一な反応が起こることを防止することができる。また、フッ酸系の前処理で発生するウォーターマークの発生といった問題も生じなくなる。また、コバルトダイシリサイド（ＣｏＳｉ2 ）膜表面に自己整合的に耐熱性の高いチタニウム窒化膜を形成することができるため、層間膜としてのシリコン酸化膜堆積時の熱によってコバルトダイシリサイド（ＣｏＳｉ2 ）膜が凝集を起こすといった問題も防止することができる。さらに、チタニウム窒化膜がコバルトダイシリサイド（ＣｏＳｉ2 ）膜表面にのみ形成されていることから、コンタクトホール側壁にもチタニウム窒化膜が形成されている場合に比べて、コンタクトホールが狭められることによる抵抗の増大を抑えることができる。
【００５７】
ところで、本実施形態の図１（ｂ）の工程において、チタニウムを含むコバルト膜８を堆積する際に、多結晶シリコンゲート電極４及びソース・ドレイン拡散層７の表面に形成するシリコン酸化膜の厚さは、堆積するチタニウムを含むコバルト膜８の厚さ（Ｔ）及びチタニウム濃度（Ｎ）によって決定される。すなわち、このシリコン酸化膜の還元に寄与し得るチタニウムの量は、膜厚換算でＴ×Ｎということになる。
【００５８】
図９は、チタニウムを含むコバルト膜（コバルト−チタニウム合金）の膜厚を１０、１５、２０ｎｍと変化させたときの、チタニウム濃度（原子％）に対するチタニウムによって還元可能な酸化膜厚の上限を示した測定結果である。例えば、多結晶シリコンゲート電極４及びソース・ドレイン拡散層７の表面に形成するシリコン酸化膜の厚さは、コバルト−チタニウム合金の膜厚が１０ｎｍでチタニウム濃度が１０％とすると、膜厚換算でＴ×Ｎ＝１ｎｍとなり、この値は縦軸に示した酸化膜厚の上限値とほぼ一致している。他の値についても図９から同様の結果となることがわかる。すなわち、チタニウムによって還元し得るシリコン酸化膜の最大膜厚は、チタニウムの換算膜厚（Ｔ×Ｎ）とほぼ同程度であるといえる。したがって、均一なコバルト珪化物の膜を得るためには、コバルト珪化物を形成するシリコン表面のシリコン酸化膜の膜厚を、チタニウムの換算膜厚（Ｔ×Ｎ）以下に抑えることが必要となる。
【００５９】
また、コバルト−チタニウム合金膜中のチタニウム濃度に対しても、形成されるコバルト珪化物の抵抗率の観点から制限を加える必要がある。図１０に、コバルト−チタニウム合金膜中のチタニウム濃度と形成されるコバルト珪化物の抵抗率の関係を示す。この図から、コバルト−チタニウム合金膜中のチタニウム濃度が上昇するにしたがって、形成されるコバルト珪化物の抵抗率が上昇していくことがわかる。この抵抗率の上昇カーブは、コバルト珪化物を形成する熱工程等によって変化するが、３０％以上のチタニウム濃度になると、抵抗率が許容範囲を上回ってしまうものと考えられる。したがって、コバルト−チタニウム合金膜中のチタニウム濃度は３０％以下に抑える必要がある。
【００６０】
以上のことから、均一なコバルト珪化物の膜を得るためには、コバルト珪化物を形成するシリコン表面のシリコン酸化膜膜厚を図１２に示す範囲にすることが好ましい。
【００６１】
また、本実施形態によれば、（１００）面方位のシリコン基板上において形成されるコバルトダイシリサイド膜を多結晶ではなく単結晶にすることが可能である。
【００６２】
コバルト珪化物を形成するシリコン表面にシリコン酸化膜を形成し、このシリコン酸化膜をコバルト−チタニウム合金膜中のチタニウムによって還元させると、シリコン基板とコバルト−チタニウム合金膜の界面に、チタニウム、シリコン及び酸素を主成分とするアモルファス層が形成される。このようなアモルファス層がない場合には、コバルトとシリコンとの反応は、双方が拡散する結果、コバルト−チタニウム合金膜中のあらゆる部分で生じ、図１２に示すように、
Ｃｏ→Ｃｏ2 Ｓｉ→ＣｏＳｉ→ＣｏＳｉ2
というように順番に形成されていく。一方、前述のようなアモルファス層が界面に存在する場合には、コバルト原子のシリコン基板への供給がアモルファス層によって律速され、なおかつアモルファス層とシリコン基板の界面でのみ、
Ｃｏ→ＣｏＳｉ2
という反応が生じるようになる。このコバルトダイシリサイド（ＣｏＳｉ2 ）膜は、シリコンと結晶構造が非常に近似しているため、アモルファス層とシリコンの界面でコバルトダイシリサイドがエピタキシャル成長し、単結晶のコバルトダイシリサイドが形成される。したがって、図１（ｂ）の工程においてチタニウムを含むコバルト膜を形成する際に、所望膜厚のシリコン酸化膜を形成しておくことにより、図１（ｃ）の熱処理工程において単結晶のコバルトダイシリサイドを形成することも可能となる。
【００６３】
このように、（１００）面方位のシリコン基板上に単結晶のコバルトダイシリサイドを形成する場合、コバルト−チタニウム合金膜とシリコン基板の界面に形成されるチタニウム、シリコン及び酸素を主成分とするアモルファス層が重要な役割をはたす。図１（ｂ）の工程において、チタニウムを含むコバルト膜８を堆積する際にソース・ドレイン拡散層７の表面に形成しておく酸化シリコン膜の厚さは、薄すぎると形成されるコバルトダイシリサイド膜が多結晶になってしまう。単結晶のコバルトダイシリサイド膜を形成するために必要なシリコン酸化膜の膜厚は、最低でも０．５ｎｍ以上必要であることを実験により確認している。
【００６４】
以上のように、チタニウムを含むコバルト膜を堆積する際、シリコン上に形成しておくシリコン酸化膜の膜厚を制御することが非常に重要である。このシリコン酸化膜の膜厚を制御するためには、チタニウムを含むコバルト膜を堆積する前に行う処理において、シリコン酸化膜の剥離工程後に再度化学的にシリコン表面を所望の厚さだけ酸化するために、処理液中のオゾン、活性酸素、窒素酸化物、ハロゲン酸化物、過酸化水素水等の酸化剤の濃度や、処理時間を制御することは勿論のこと、処理を終えてからチタニウムを含むコバルト膜を堆積するまでの間にシリコン酸化膜厚を変化させないようにすることが重要となる。
【００６５】
大気中では、大気中の酸素及び水蒸気によってシリコン酸化膜厚が時間とともに増大していく。そのため、酸化膜厚を制御する処理を行った後、チタニウムを含むコバルト膜を堆積するまでの間は、大気中に比べて酸素及び水蒸気の濃度が低い雰囲気に基板を保持しておくことが重要である。本願発明者らの検討結果によれば、酸素と窒素の混合比率が１：４であるような混合ガス雰囲気或いは大気中において、室温で湿度が５０％を越えた時には自然酸化膜厚が最大３ｎｍにまで成長することが判明している。したがって、これよりも湿度を低く保つか、或いは酸素や炭酸ガスの少ない雰囲気に保管することが必要である。シリカゲル、マグネシア（ＭｇＯ）或いは活性炭を入れた乾燥ボックスを用いて、湿度を２０％以下に保つことにより、自然酸化膜の膜厚を１ｎｍ以下に抑制することが可能である。
【００６６】
以上のように、本実施形態においては、（１００）面方位のシリコン基板上において単結晶のコバルトダイシリサイド膜を得ることが可能であり、多結晶のコバルトダイシリサイドに比べて膜の均一性が向上し、コバルトダイシリサイド膜底面とゲート酸化膜及びソース・ドレイン拡散層の接合位置との最小距離を大きく保つことが可能となり、ゲート耐圧の劣化や接合リークの発生を抑制することが可能になるとともに、コバルト珪化物の耐熱性も向上する。
【００６７】
なお、上記実施形態では、チタニウムを含むコバルト膜８を用いたが、チタニウムの代わりにＺｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒを、Ｃｏの代わりにＮｉ、Ｐｔ又はＰｄを用いることも可能である。
【００６８】
次に、本発明の第２の実施形態について、図２を参照して説明する。
【００６９】
なお、ＭＯＳトランジスタの作製工程等については図１に示した第１の実施形態と同様であるため、途中の工程までは第１の実施形態を参照することとし、説明は省略する。
【００７０】
図１（ｄ）に示す表面がチタニウム窒化膜１２で覆われたコバルトシリサイド膜１１を貼り付けた構造を形成した後、層間絶縁膜（シリコン酸化膜）１３及び１４を全面に堆積し、コンタクトホールを形成する。その後、アモルファスシリコン膜１７を堆積してエッチバックを行い、コンタクトホール内部にのみアモルファスシリコン１７を残す。続いて、全面にアルミニウム膜１８及びチタニウム膜１９を堆積する（図２（ａ））。
【００７１】
次に、６００℃以下の熱工程によりアモルファスシリコン１７、アルミニウム１８及びチタニウム１９を反応させて、コンタクトホール内部のアモルファスシリコン１７をアルミニウム２０に置換する。その後、ＣＭＰ工程等により、コンタクトホール外部に残るアルミニウム１８、チタニウム１９及び置換反応によって吸い出されたシリコン１７を除去する（図２（ｂ））。
【００７２】
次に、全面にアルミニウム等の配線用金属２１を堆積してパターニングを行うことにより、半導体素子部と配線層とを接続する（図２（ｃ））。
【００７３】
このように本実施形態によれば、予めシリサイド膜１１表面が拡散バリア性の高いチタニウム窒化膜１２で覆われているため、アルミニウムによるスパイクの発生を防止することができる。また、あらためてコンタクトホール内部にチタニウム窒化膜を堆積する必要がないので、工程数の増加やコンタクトホールが狭められることによる抵抗の増大を抑制することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る製造工程を示した工程断面図。
【図２】本発明の第２の実施形態に係る製造工程を示した工程断面図。
【図３】従来技術に係る製造工程を示した工程断面図。
【図４】他の従来技術に係る製造工程を示した工程断面図。
【図５】従来技術の問題点について示した断面図。
【図６】従来技術の問題点について示した断面図。
【図７】他の従来技術に係る製造工程を示した工程断面図。
【図８】他の従来技術に係る製造工程を示した工程断面図。
【図９】コバルト−チタニウム合金を堆積する際にシリコン表面に形成し得るシリコン酸化膜厚の上限について示した図。
【図１０】コバルト−チタニウム合金中のチタニウム濃度の上限について示した図。
【図１１】コバルト−チタニウム合金を堆積する際にシリコン表面に形成し得るシリコン酸化膜厚の範囲について示した図。
【図１２】コバルト−チタニウム合金を堆積する際にシリコン表面にシリコン酸化膜が存在しない場合のシリサイド化反応について示した図。
【図１３】コバルト−チタニウム合金を堆積する際にシリコン表面に一定量以上のシリコン酸化膜が存在する場合のシリサイド化反応について示した図。
【符号の説明】
【００７５】
１…シリコン基板
２…素子分離絶縁膜
３…ゲート絶縁膜
４…多結晶シリコンゲート電極
５、７…ソース・ドレイン拡散層
６…ゲート側壁膜
８…チタニウムを含んだコバルト膜
９…チタニウム窒化膜
１０…チタニウムを含んだコバルトモノシリサイド膜
１１…コバルトダイシリサイド膜
１２…チタニウム窒化膜
１３、１４…シリコン酸化膜
１５…コンタクトプラグ
１６…配線
１７…アモルファスシリコン膜
１８…アルミニウム膜
１９…チタニウム膜
２０…シリコンと置換したアルミニウム
２１…配線
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特にゲート長の短い微細なＭＩＳトランジスタに関するものである。
【背景技術】
【０００２】
近年の素子の微細化に伴う寄生抵抗の増大に対応するために、ＭＯＳＦＥＴのポリシリコンゲート電極及びソース・ドレイン拡散層上に自己整合的に金属珪化物（以下、シリサイドという）を貼り付けるサリサイド（SALICIDE:Self ALIgned siliCIDE）プロセスが、広く用いられるようになってきている。
【０００３】
図３（ａ）〜（ｆ）を用いて、従来広く用いられてきたチタニウムを用いたサリサイドプロセスの一例を説明する。
【０００４】
まず、シリコン基板１０１上に、素子分離用絶縁膜（シリコン酸化膜）領域１０２を形成後、ＭＯＳＦＥＴのゲート酸化膜１０３、多結晶シリコンゲート電極１０４、浅いソース・ドレイン拡散層１０５を形成し、さらにシリコン窒化膜を用いた側壁膜１０６をマスクとして深いソース・ドレイン拡散層１０７を形成する（図３（ａ））。
【０００５】
次に、希フッ酸処理又は希フッ酸処理後にＲＣＡ等の処理を行い、全面にチタニウム膜１０８及びチタニウム窒化膜１０９を堆積する（図３（ｂ））。
【０００６】
次に、ランプアニール装置等により６５０〜７５０℃程度の温度で短時間アニールを行い、露出しているシリコン基板１０１及び多結晶シリコン膜１０４とチタニウム膜１０８を反応させて、Ｃ４９結晶構造のチタニウムダイシリサイド（ＴｉＳｉ2 ）膜１１０を形成する。その後、硫酸と過酸化水素水の混合液のようなエッチング液を用いて、チタニウム窒化膜１０９や未反応のチタニウム膜１０８をエッチング除去する（図３（ｃ））。
【０００７】
次に、ランプアニール装置等により７５０〜９００℃程度の温度で短時間アニールを行い、チタニウムダイシリサイド（ＴｉＳｉ2 ）膜１１０をＣ５４結晶構造を有する低抵抗のチタニウムダイシリサイド（ＴｉＳｉ2 ）膜１１１に変化させる（図３（ｄ））。
【０００８】
次に、全面に減圧ＣＶＤ法及びプラズマＣＶＤ法によりシリコン酸化膜１１２及び１１３を堆積し、ＣＭＰ工程等により平坦化を行う（図３（ｅ））。
【０００９】
次に、シリコン酸化膜１１２及び１１３に対してコンタクトホールを形成し、このコンタクトホール内部にタングステン等の金属１１４を埋め込む。その後、アルミニウム等の配線層１１５をソース・ドレイン拡散層及びゲート電極に接続する（図３（ｆ））。
【００１０】
このようなチタニウムを用いたサリサイドプロセスは、ソース・ドレイン拡散層やゲート多結晶シリコン領域の寄生抵抗を大幅に低減させる効果がある。しかしながら、素子の微細化が進みゲート長が０．２μｍ以下にまで小さくなると、ＴｉＳｉ2 膜の結晶構造が２回目のランプアニールによってもＣ５４に変化しなくなるために抵抗が低下しなくなるといった、いわゆる細線効果が生じるために、半導体素子に適用するメリットが小さくなってくる。
【００１１】
そのため、近年ではチタニウムシリサイドよりも細線効果が起こりにくいコバルトシリサイド膜を用いたサリサイドプロセスが注目を集めている。
【００１２】
図４（ａ）〜（ｄ）を用いて、コバルトを用いたサリサイドプロセスの一例を説明する。
【００１３】
図３（ａ）の状態のＭＯＳＦＥＴ素子に対して、希フッ酸処理によってシリコン基板１０１表面及び多結晶シリコン膜１０４表面の自然酸化膜を除去した後、全面にコバルト膜１１６及びチタニウム窒化膜１０９を堆積する（図４（ａ））。
【００１４】
次に、ランプアニール装置等により、４５０〜５５０℃程度の温度で短時間アニールを行い、露出しているシリコン基板１０１及び多結晶シリコン膜１０４とコバルト膜１１６を反応させてコバルトモノシリサイド（ＣｏＳｉ）膜１１７を形成する。続いて、硫酸と過酸化水素水の混合液のようなエッチング液を用いて、チタニウム窒化膜１０９及び未反応のコバルト膜１１６をエッチング除去する（図４（ｂ））。
【００１５】
次に、ランプアニール装置等により、７００〜８５０℃程度の温度で短時間のアニールを行い、コバルトモノシリサイド（ＣｏＳｉ）膜１１７を低抵抗のコバルトダイシリサイド（ＣｏＳｉ2 ）膜１１８に変化させる（図４（ｃ））。
【００１６】
次に、全面に減圧ＣＶＤ法及びプラズマＣＶＤ法によりシリコン酸化膜１１２及び１１３を堆積し、ＣＭＰ工程等により平坦化を行う。続いて、シリコン酸化膜１１２及び１１３に対してコンタクトホールを形成し、このコンタクトホール内部にタングステン等の金属１１４を埋め込み、アルミニウム等の配線層１１５をソース・ドレイン拡散層及びゲート電極に接続する（図４（ｄ））。
【００１７】
このようなコバルトシリサイド膜を用いたサリサイドプロセスでは、チタニウムシリサイド膜を用いたサリサイドプロセスに比べて細線効果が起こりにくいという利点はあるが、以下のような欠点も持つ。
【００１８】
すなわち、チタニウムに比べてコバルトはシリコン酸化膜を還元させる能力に乏しいため、コバルトを堆積する際にシリコン基板や多結晶シリコン膜表面にＲＣＡ処理後に生成されるような自然酸化膜が存在した場合には、シリサイド反応が阻害される。そのため、図４（ｂ）のようなコバルトモノシリサイド（ＣｏＳｉ）膜１１７が全く形成されないことがある。また、希フッ酸を用いた前処理によって自然酸化膜を除去した状態でコバルト膜を堆積しようとした場合においても、前処理後の経過時間等の要因によって不均一な自然酸化膜ができると、図５に示すようにコバルトモノシリサイド（ＣｏＳｉ）膜１１７の成膜が不均一になるといった問題がある。また、希フッ酸系の処理のみを前処理として用いた場合には、露出したシリコン基板表面や多結晶シリコン膜表面、特に素子分離絶縁膜との界面付近にウォーターマーク又は水ガラスと呼ばれるシリコン系酸化膜が付着し、シリサイド化反応を阻害する場合もある。
【００１９】
さらに、コバルトシリサイド膜は耐熱性といった観点でもチタニウムシリサイド膜に対して劣っているため、サリサイドプロセス終了後の層間膜用のシリコン酸化膜の堆積時の熱によって、図６に示すようにコバルトダイシリサイド（ＣｏＳｉ2 ）膜１１８が凝集を起こし、そのため抵抗の上昇を招くといった問題点も発生する。
【００２０】
一方、コバルトサリサイドプロセスでは、コンタクトプラグの低抵抗化を目的としたアモルファスシリコン−アルミニウム置換プロセスにおいて、様々な問題が発生する。
【００２１】
図７（ａ）〜（ｃ）を用いて、この問題点を説明する。
【００２２】
図４（ｃ）に示すコバルトシリサイド膜１１８を貼り付けた構造に対して、層間絶縁膜１１２及び１１３を堆積する。層間絶縁膜１１２及び１１３にコンタクトホールを形成した後、アモルファスシリコン膜１１９を堆積してエッチバックを行い、コンタクトホール内部にのみアモルファスシリコン膜１１９を残す。続いて、全面にアルミニウム膜１２０及びチタニウム膜１２１を堆積する（図７（ａ））。
【００２３】
次に、６００℃以下の熱工程によりアモルファスシリコン１１９、アルミニウム１２０及びチタニウム１２１を反応させて、コンタクトホール内部のアモルファスシリコン１１９をアルミニウム１２２と置換する。その後、ＣＭＰ工程等により、コンタクトホール外部に残るアルミニウム１２０、チタニウム１２１及び置換反応によって吸い出されたシリコン１１９を研磨して、これらを除去する（図７（ｂ））。
【００２４】
次に、全面にアルミニウム等の配線用金属１２４を堆積してパターニングを行うことにより、半導体素子部と配線層を接続する（図７（ｃ））。
【００２５】
このような工程によりコンタクト部分を形成する場合、アモルファスシリコンとアルミニウムの置換を行う熱工程においてコバルトシリサイド１１８に対してアルミニウムのスパイク１２３が入り込み、場合によっては拡散層にまで達することがある。このようなアルミニウムのスパイクが発生した場合には、接合特性の劣化の原因となる。
【００２６】
このようなアルミニウムのスパイクの発生を予防するために、コンタクトホール内部に予め拡散バリアとして有効なチタニウム窒化膜を堆積しておくといった手法も用いられる。図８（ａ）〜（ｃ）を用いて、このチタニウム窒化膜を予め堆積するプロセスについて説明する。
【００２７】
まず、図４（ｃ）に示すコバルトシリサイド膜１１８を貼り付けた構造に対して、層間絶縁膜１１２及び１１３を堆積し、コンタクトホールを形成する。その後、チタニウム窒化膜１２５及びアモルファスシリコン膜１１９を順次堆積してエッチバックを行い、コンタクトホール内部にのみアモルファスシリコン膜１１９を残す。続いて、全面にアルミニウム膜１２０及びチタニウム膜１２１を堆積する（図８（ａ））。
【００２８】
次に、６００℃以下の熱工程によりアモルファスシリコン１１９、アルミニウム１２０及びチタニウム１２１を反応させてコンタクトホール内部のアモルファスシリコン１１９をアルミニウム１２２に置換した後、ＣＭＰ工程等によりコンタクトホール外部に残るアルミニウム１２０、チタニウム１２１、置換反応によって吸い出されたシリコン１１９及びチタニウム窒化膜１２５を除去する（図８（ｂ））。
【００２９】
次に、全面にアルミニウム等の配線用金属１２４を堆積してパターニングを行うことにより、半導体素子部と配線層を接続する（図８（ｃ））。
【００３０】
このような工程を用いれば、シリサイド層やその下の拡散層に対してアルミニウムのスパイクが入り込むことはなくなるが、その反面、チタニウム窒化膜成膜工程の増加、アルミニウムと比較して高抵抗のチタニウム窒化膜によってコンタクトホールが狭められることによる抵抗の上昇といった問題点が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
以上述べたように、従来、チタニウムを用いたサリサイドプロセスでは、ゲート長が０．２μｍ以下になると細線効果によって抵抗が十分に低下しなくなるという問題があった。また、コバルトを用いたサリサイドプロセスでは、自然酸化膜によってシリサイド反応が阻害されたり、層間膜堆積時の熱工程によってシリサイドが凝集するといった問題があった。さらに、コバルトを用いたサリサイドプロセスでは、コンタクトプラグの低抵抗化を目的としたアモルファスシリコン−アルミニウム置換プロセスにおいて、コバルトシリサイドにアルミニウムのスパイクが入り込むといった問題があった。このようなアルミニウムのスパイクの発生を予防するために、コンタクトホール内部に予め拡散バリアとしてチタニウム窒化膜等を堆積しておくことも考えられるが、チタニウム窒化膜形成工程の増加や、チタニウム窒化膜によってコンタクトホールが狭められることによる抵抗の上昇といった問題が生じる。
【００３２】
本発明は上記従来の問題に対してなされたものであり、素子が微細化されても、シリサイドが形成された領域での抵抗増大を抑制でき、しかもプロセス安定性に優れた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３３】
本発明に係る半導体装置は、基板主表面側の絶縁膜によって区分されたシリコン領域表面にのみ第１の金属及びシリコンを主成分とするシリサイド膜が形成され、このシリサイド膜の表面又はこのシリサイド膜の表面及び結晶粒界に第２の金属及び窒素を主成分とする窒化物膜が形成されていることを特徴とする。
【００３４】
前記シリコン領域としては、ＭＩＳトランジスタのゲート電極を構成するシリコン領域（多結晶シリコンで形成される領域）及びＭＩＳトランジスタのソース・ドレイン拡散層（単結晶シリコン基板に形成される領域）を構成するシリコン領域の少なくとも一方の領域があげられる。
【００３５】
前記第１の金属としてはＣｏ、Ｎｉ、Ｐｔ又はＰｄがあげられ、前記第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒがあげられる。また、前記絶縁膜としては、素子分離絶縁膜やゲート側壁絶縁膜等をあげることができる。さらに、前記窒化物膜には、第２の金属及び窒素の他にシリコンが含まれていてもよい。
【００３６】
前記発明によれば、ＭＩＳトランジスタが微細化されてもゲート部或いはソース・ドレイン部での寄生抵抗を十分に低減することが可能となる。また、ゲート電極やソース・ドレイン拡散層上の開口部に金属等を埋め込む場合、窒化物膜がシリサイド膜の表面のみ又はシリサイド膜の表面及び結晶粒界のみに選択的に形成されていれば、開口部側壁にも窒化物膜が形成されている場合に比べて、開口部が狭められることによる抵抗の増大を抑えることができる。
【００３７】
本発明に係る半導体装置の製造方法は、基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域が形成された基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理により前記第１の金属及び第２の金属と前記シリコン領域のシリコンとを反応させて前記シリコン領域の表面にのみ第１のシリサイド膜を形成する工程と、この第１のシリサイド膜を窒化性の雰囲気で熱処理することにより第２のシリサイド膜並びにこの第２のシリサイド膜の表面又はこの第２のシリサイド膜の表面及び結晶粒界に第２の金属及び窒素を主成分とする窒化物膜を形成する工程とを有することを特徴とする。
【００３８】
前記発明によれば、第２の金属によってシリコン領域上の自然酸化膜等を還元することが可能となり、シリコン領域上に良好なシリサイド膜を形成することができる。また、第２のシリサイド膜の表面等に第２の金属及び窒素を主成分とする窒化物膜を形成することにより、シリサイド膜の熱的安定性が低下するといった問題を防止することができる。よって、ＭＩＳトランジスタが微細化されても高いプロセス安定性でゲート部或いはソース・ドレイン部での寄生抵抗を低減することが可能となる。
【００３９】
また、本発明に係る半導体装置の製造方法は、基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理により前記シリコン領域に形成されたシリコン酸化膜を前記第２の金属によって還元する工程と、熱処理により前記第１の金属と前記シリコン領域のシリコンとを反応させて前記シリコン領域の表面にのみシリサイド膜を形成する工程とを有することを特徴とする。
【００４０】
なお、前記シリコン酸化膜を還元する工程及び前記シリサイド膜を形成する工程における熱処理は同一の熱処理工程によって行うことが好ましい。
【００４１】
前記発明によれば、第２の金属によってシリコン酸化膜を還元する際に、第１の金属及び第２の金属の混合膜とシリコン領域との界面にアモルファス層が形成され、このアモルファス層の作用によりアモルファス層とシリコン領域との界面において単結晶のシリサイド膜を成長させることが可能となる。したがって、シリサイド膜の均一性の向上等をはかることができ、ＭＩＳトランジスタが微細化されても高いプロセス安定性で特性に優れたデバイスを作製することが可能となる。
【００４２】
なお、第２の金属によってシリコン酸化膜の還元を十分に行う観点から、シリコン領域表面に形成するシリコン酸化膜の膜厚は、前記混合膜の膜厚に該混合膜中の第２の金属の割合（混合膜中の第１及び第２の金属の原子数に対する第２の金属の原子数の割合）を乗じた値以下とすることが好ましい。
【００４３】
また、シリコン酸化膜が薄すぎるとアモルファス層が薄くなり、単結晶のシリサイド膜の形成が困難になるため、シリコン領域表面に形成するシリコン酸化膜の膜厚を０．５ｎｍ以上とすることが好ましい。
【００４４】
また、本発明に係る半導体装置の製造方法は、基板主表面側の第１の絶縁膜によって区分されたシリコン領域表面にのみ第１の金属及びシリコンを主成分とするシリサイド膜を、このシリサイド膜の表面又はこのシリサイド膜の表面及び結晶粒界に第２の金属及び窒素を主成分とする窒化物膜を形成する工程と、この窒化物膜表面上に開口部を有する第２の絶縁膜を形成する工程と、前記開口部内にアモルファスシリコンを埋め込む工程と、少なくともこのアモルファスシリコン上にアルミニウムを形成する工程と（通常はアルミニウム上にさらにチタニウムを形成する）、熱処理により前記アモルファスシリコンとアルミニウムとを置換して前記開口部内にアルミニウムを埋め込む工程とを有することを特徴とする。
【００４５】
前記発明によれば、予めシリサイド膜表面に窒化物膜が形成されているため、アルミニウムによるスパイクの発生を防止することができる。また、あらためて開口部内部に窒化物膜を堆積する必要がないので、工程数の増加や開口部が狭められることによる抵抗の増大を抑制することができる。
【発明の効果】
【００４６】
本発明によれば、シリコン領域上に良質のシリサイド膜を形成することができ、またシリサイド膜の熱的安定性が低下するといった問題を防止することが可能となり、素子が微細化されても優れたプロセス安定性で寄生抵抗の低減等、特性に優れた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００４７】
以下、図面を参照して本発明の実施形態を説明する。
【００４８】
まず、本発明の第１の実施形態について、図１を参照して説明する。
【００４９】
まず、シリコン基板１上に、素子分離用絶縁膜（シリコン酸化膜）２を形成する。続いて、ＭＯＳＦＥＴのゲート酸化膜３、多結晶シリコンからなるゲート電極４及び浅いソース・ドレイン拡散層５を形成し、さらにシリコン窒化膜からなるゲート側壁膜６をマスクとして深いソース・ドレイン拡散層７を形成する（図１（ａ））。
【００５０】
次に、希フッ酸処理等により多結晶シリコンゲート電極４表面及び深いソース・ドレイン拡散層７表面のシリコン酸化膜を除去する。その後、オゾン水、または過酸化水素水などの酸化剤を含む水溶液と塩酸、硫酸、アンモニア水などとの混合液等による表面処理を行うことにより、シリサイド膜形成領域の表面に均一で薄い自然酸化膜（図示せず）を形成する。続いて、全面に１０〜３０％程度のチタニウムを含むコバルト膜８を堆積し、さらにその上にチタニウム窒化膜９を堆積する。この時、チタニウム窒化膜９の堆積を省略することも可能である（図１（ｂ））。
【００５１】
次に、ランプアニール装置等により、５５０〜７００℃程度の温度で短時間アニールを行い、シリコン基板１及び多結晶シリコン膜４とチタニウムを含むコバルト膜８とを反応させて、チタニウムを含むコバルトモノシリサイド（ＣｏＳｉ）膜１０を形成する。その後、硫酸と過酸化水素水の混合液のようなエッチング液を用いて、チタニウム窒化膜９及び未反応のチタニウムを含むコバルト膜８をエッチング除去する（図１（ｃ））。
【００５２】
次に、ランプアニール装置等により窒素又はアンモニア雰囲気中で８００〜９００℃程度の温度で短時間アニールを行い、チタニウムを含むコバルトモノシリサイド（ＣｏＳｉ）膜１０を低抵抗のコバルトダイシリサイド（ＣｏＳｉ2 ）膜１１に変化させるとともに、膜中に含まれていたチタニウムを膜表面の窒化反応によって吸い出し、コバルトダイシリサイド（ＣｏＳｉ2 ）膜１１の表面にチタニウム窒化膜１２を選択的に形成する。このとき、コバルトダイシリサイドが多結晶である場合には、その結晶粒界にもチタニウム窒化物（膜）が選択的に形成される（図１（ｄ））。
【００５３】
次に、全面に減圧ＣＶＤ法及びプラズマＣＶＤ法により、シリコン酸化膜１３及び１４を堆積し、ＣＭＰ工程等により平坦化を行う（図１（ｅ））。
【００５４】
次に、シリコン酸化膜１３及び１４に対してコンタクトホールを形成し、このコンタクトホール内部にコンタクトプラグとしてタングステン等の金属膜１５を埋め込み、さらにアルミニウム等の配線層１６を形成してソース・ドレイン拡散層及びゲート電極と接続する（図１（ｆ））。
【００５５】
以上の工程により、多結晶シリコンゲート電極４上及びソース・ドレイン拡散層７上にのみコバルトダイシリサイド（ＣｏＳｉ2 ）膜１１が形成され、かつ、コバルトダイシリサイド膜１１の表面上に選択的にチタニウム窒化膜１２が形成される。コバルトダイシリサイドが多結晶の場合には、結晶粒界にも選択的にチタニウム窒化膜が形成される。
【００５６】
本実施形態によれば、ゲート長０．２μｍ以下の細線領域での寄生抵抗の低減はもちろんのこと、コバルト膜にシリコン酸化膜に対して還元性の高いチタニウムが含まれているため、従来のサリサイドプロセスで問題となっていた自然酸化膜によるシリサイド反応の阻害や不均一な反応が起こることを防止することができる。また、フッ酸系の前処理で発生するウォーターマークの発生といった問題も生じなくなる。また、コバルトダイシリサイド（ＣｏＳｉ2 ）膜表面に自己整合的に耐熱性の高いチタニウム窒化膜を形成することができるため、層間膜としてのシリコン酸化膜堆積時の熱によってコバルトダイシリサイド（ＣｏＳｉ2 ）膜が凝集を起こすといった問題も防止することができる。さらに、チタニウム窒化膜がコバルトダイシリサイド（ＣｏＳｉ2 ）膜表面にのみ形成されていることから、コンタクトホール側壁にもチタニウム窒化膜が形成されている場合に比べて、コンタクトホールが狭められることによる抵抗の増大を抑えることができる。
【００５７】
ところで、本実施形態の図１（ｂ）の工程において、チタニウムを含むコバルト膜８を堆積する際に、多結晶シリコンゲート電極４及びソース・ドレイン拡散層７の表面に形成するシリコン酸化膜の厚さは、堆積するチタニウムを含むコバルト膜８の厚さ（Ｔ）及びチタニウム濃度（Ｎ）によって決定される。すなわち、このシリコン酸化膜の還元に寄与し得るチタニウムの量は、膜厚換算でＴ×Ｎということになる。
【００５８】
図９は、チタニウムを含むコバルト膜（コバルト−チタニウム合金）の膜厚を１０、１５、２０ｎｍと変化させたときの、チタニウム濃度（原子％）に対するチタニウムによって還元可能な酸化膜厚の上限を示した測定結果である。例えば、多結晶シリコンゲート電極４及びソース・ドレイン拡散層７の表面に形成するシリコン酸化膜の厚さは、コバルト−チタニウム合金の膜厚が１０ｎｍでチタニウム濃度が１０％とすると、膜厚換算でＴ×Ｎ＝１ｎｍとなり、この値は縦軸に示した酸化膜厚の上限値とほぼ一致している。他の値についても図９から同様の結果となることがわかる。すなわち、チタニウムによって還元し得るシリコン酸化膜の最大膜厚は、チタニウムの換算膜厚（Ｔ×Ｎ）とほぼ同程度であるといえる。したがって、均一なコバルト珪化物の膜を得るためには、コバルト珪化物を形成するシリコン表面のシリコン酸化膜の膜厚を、チタニウムの換算膜厚（Ｔ×Ｎ）以下に抑えることが必要となる。
【００５９】
また、コバルト−チタニウム合金膜中のチタニウム濃度に対しても、形成されるコバルト珪化物の抵抗率の観点から制限を加える必要がある。図１０に、コバルト−チタニウム合金膜中のチタニウム濃度と形成されるコバルト珪化物の抵抗率の関係を示す。この図から、コバルト−チタニウム合金膜中のチタニウム濃度が上昇するにしたがって、形成されるコバルト珪化物の抵抗率が上昇していくことがわかる。この抵抗率の上昇カーブは、コバルト珪化物を形成する熱工程等によって変化するが、３０％以上のチタニウム濃度になると、抵抗率が許容範囲を上回ってしまうものと考えられる。したがって、コバルト−チタニウム合金膜中のチタニウム濃度は３０％以下に抑える必要がある。
【００６０】
以上のことから、均一なコバルト珪化物の膜を得るためには、コバルト珪化物を形成するシリコン表面のシリコン酸化膜膜厚を図１２に示す範囲にすることが好ましい。
【００６１】
また、本実施形態によれば、（１００）面方位のシリコン基板上において形成されるコバルトダイシリサイド膜を多結晶ではなく単結晶にすることが可能である。
【００６２】
コバルト珪化物を形成するシリコン表面にシリコン酸化膜を形成し、このシリコン酸化膜をコバルト−チタニウム合金膜中のチタニウムによって還元させると、シリコン基板とコバルト−チタニウム合金膜の界面に、チタニウム、シリコン及び酸素を主成分とするアモルファス層が形成される。このようなアモルファス層がない場合には、コバルトとシリコンとの反応は、双方が拡散する結果、コバルト−チタニウム合金膜中のあらゆる部分で生じ、図１２に示すように、
Ｃｏ→Ｃｏ2 Ｓｉ→ＣｏＳｉ→ＣｏＳｉ2
というように順番に形成されていく。一方、前述のようなアモルファス層が界面に存在する場合には、コバルト原子のシリコン基板への供給がアモルファス層によって律速され、なおかつアモルファス層とシリコン基板の界面でのみ、
Ｃｏ→ＣｏＳｉ2
という反応が生じるようになる。このコバルトダイシリサイド（ＣｏＳｉ2 ）膜は、シリコンと結晶構造が非常に近似しているため、アモルファス層とシリコンの界面でコバルトダイシリサイドがエピタキシャル成長し、単結晶のコバルトダイシリサイドが形成される。したがって、図１（ｂ）の工程においてチタニウムを含むコバルト膜を形成する際に、所望膜厚のシリコン酸化膜を形成しておくことにより、図１（ｃ）の熱処理工程において単結晶のコバルトダイシリサイドを形成することも可能となる。
【００６３】
このように、（１００）面方位のシリコン基板上に単結晶のコバルトダイシリサイドを形成する場合、コバルト−チタニウム合金膜とシリコン基板の界面に形成されるチタニウム、シリコン及び酸素を主成分とするアモルファス層が重要な役割をはたす。図１（ｂ）の工程において、チタニウムを含むコバルト膜８を堆積する際にソース・ドレイン拡散層７の表面に形成しておく酸化シリコン膜の厚さは、薄すぎると形成されるコバルトダイシリサイド膜が多結晶になってしまう。単結晶のコバルトダイシリサイド膜を形成するために必要なシリコン酸化膜の膜厚は、最低でも０．５ｎｍ以上必要であることを実験により確認している。
【００６４】
以上のように、チタニウムを含むコバルト膜を堆積する際、シリコン上に形成しておくシリコン酸化膜の膜厚を制御することが非常に重要である。このシリコン酸化膜の膜厚を制御するためには、チタニウムを含むコバルト膜を堆積する前に行う処理において、シリコン酸化膜の剥離工程後に再度化学的にシリコン表面を所望の厚さだけ酸化するために、処理液中のオゾン、活性酸素、窒素酸化物、ハロゲン酸化物、過酸化水素水等の酸化剤の濃度や、処理時間を制御することは勿論のこと、処理を終えてからチタニウムを含むコバルト膜を堆積するまでの間にシリコン酸化膜厚を変化させないようにすることが重要となる。
【００６５】
大気中では、大気中の酸素及び水蒸気によってシリコン酸化膜厚が時間とともに増大していく。そのため、酸化膜厚を制御する処理を行った後、チタニウムを含むコバルト膜を堆積するまでの間は、大気中に比べて酸素及び水蒸気の濃度が低い雰囲気に基板を保持しておくことが重要である。本願発明者らの検討結果によれば、酸素と窒素の混合比率が１：４であるような混合ガス雰囲気或いは大気中において、室温で湿度が５０％を越えた時には自然酸化膜厚が最大３ｎｍにまで成長することが判明している。したがって、これよりも湿度を低く保つか、或いは酸素や炭酸ガスの少ない雰囲気に保管することが必要である。シリカゲル、マグネシア（ＭｇＯ）或いは活性炭を入れた乾燥ボックスを用いて、湿度を２０％以下に保つことにより、自然酸化膜の膜厚を１ｎｍ以下に抑制することが可能である。
【００６６】
以上のように、本実施形態においては、（１００）面方位のシリコン基板上において単結晶のコバルトダイシリサイド膜を得ることが可能であり、多結晶のコバルトダイシリサイドに比べて膜の均一性が向上し、コバルトダイシリサイド膜底面とゲート酸化膜及びソース・ドレイン拡散層の接合位置との最小距離を大きく保つことが可能となり、ゲート耐圧の劣化や接合リークの発生を抑制することが可能になるとともに、コバルト珪化物の耐熱性も向上する。
【００６７】
なお、上記実施形態では、チタニウムを含むコバルト膜８を用いたが、チタニウムの代わりにＺｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒを、Ｃｏの代わりにＮｉ、Ｐｔ又はＰｄを用いることも可能である。
【００６８】
次に、本発明の第２の実施形態について、図２を参照して説明する。
【００６９】
なお、ＭＯＳトランジスタの作製工程等については図１に示した第１の実施形態と同様であるため、途中の工程までは第１の実施形態を参照することとし、説明は省略する。
【００７０】
図１（ｄ）に示す表面がチタニウム窒化膜１２で覆われたコバルトシリサイド膜１１を貼り付けた構造を形成した後、層間絶縁膜（シリコン酸化膜）１３及び１４を全面に堆積し、コンタクトホールを形成する。その後、アモルファスシリコン膜１７を堆積してエッチバックを行い、コンタクトホール内部にのみアモルファスシリコン１７を残す。続いて、全面にアルミニウム膜１８及びチタニウム膜１９を堆積する（図２（ａ））。
【００７１】
次に、６００℃以下の熱工程によりアモルファスシリコン１７、アルミニウム１８及びチタニウム１９を反応させて、コンタクトホール内部のアモルファスシリコン１７をアルミニウム２０に置換する。その後、ＣＭＰ工程等により、コンタクトホール外部に残るアルミニウム１８、チタニウム１９及び置換反応によって吸い出されたシリコン１７を除去する（図２（ｂ））。
【００７２】
次に、全面にアルミニウム等の配線用金属２１を堆積してパターニングを行うことにより、半導体素子部と配線層とを接続する（図２（ｃ））。
【００７３】
このように本実施形態によれば、予めシリサイド膜１１表面が拡散バリア性の高いチタニウム窒化膜１２で覆われているため、アルミニウムによるスパイクの発生を防止することができる。また、あらためてコンタクトホール内部にチタニウム窒化膜を堆積する必要がないので、工程数の増加やコンタクトホールが狭められることによる抵抗の増大を抑制することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る製造工程を示した工程断面図。
【図２】本発明の第２の実施形態に係る製造工程を示した工程断面図。
【図３】従来技術に係る製造工程を示した工程断面図。
【図４】他の従来技術に係る製造工程を示した工程断面図。
【図５】従来技術の問題点について示した断面図。
【図６】従来技術の問題点について示した断面図。
【図７】他の従来技術に係る製造工程を示した工程断面図。
【図８】他の従来技術に係る製造工程を示した工程断面図。
【図９】コバルト−チタニウム合金を堆積する際にシリコン表面に形成し得るシリコン酸化膜厚の上限について示した図。
【図１０】コバルト−チタニウム合金中のチタニウム濃度の上限について示した図。
【図１１】コバルト−チタニウム合金を堆積する際にシリコン表面に形成し得るシリコン酸化膜厚の範囲について示した図。
【図１２】コバルト−チタニウム合金を堆積する際にシリコン表面にシリコン酸化膜が存在しない場合のシリサイド化反応について示した図。
【図１３】コバルト−チタニウム合金を堆積する際にシリコン表面に一定量以上のシリコン酸化膜が存在する場合のシリサイド化反応について示した図。
【符号の説明】
【００７５】
１…シリコン基板
２…素子分離絶縁膜
３…ゲート絶縁膜
４…多結晶シリコンゲート電極
５、７…ソース・ドレイン拡散層
６…ゲート側壁膜
８…チタニウムを含んだコバルト膜
９…チタニウム窒化膜
１０…チタニウムを含んだコバルトモノシリサイド膜
１１…コバルトダイシリサイド膜
１２…チタニウム窒化膜
１３、１４…シリコン酸化膜
１５…コンタクトプラグ
１６…配線
１７…アモルファスシリコン膜
１８…アルミニウム膜
１９…チタニウム膜
２０…シリコンと置換したアルミニウム
２１…配線
【特許請求の範囲】
【請求項１】
基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理により前記シリコン領域に形成されたシリコン酸化膜を前記第２の金属によって還元する工程と、熱処理により前記第１の金属と前記シリコン領域のシリコンとを反応させて前記シリコン領域の表面にのみシリサイド膜を形成する工程とを有し、
前記第１の金属はＣｏ、Ｎｉ、Ｐｔ又はＰｄであり、前記第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒであることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン領域表面に形成するシリコン酸化膜の膜厚を、前記混合膜の膜厚に該混合膜中の第２の金属の割合を乗じた値以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン領域表面に形成するシリコン酸化膜の膜厚を０．５ｎｍ以上とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理により前記シリコン領域に形成されたシリコン酸化膜を前記第２の金属によって還元する工程と、熱処理により前記第１の金属と前記シリコン領域のシリコンとを反応させて前記シリコン領域の表面にのみシリサイド膜を形成する工程とを有し、
前記第１の金属はＣｏ、Ｎｉ、Ｐｔ又はＰｄであり、前記第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒであることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン領域表面に形成するシリコン酸化膜の膜厚を、前記混合膜の膜厚に該混合膜中の第２の金属の割合を乗じた値以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン領域表面に形成するシリコン酸化膜の膜厚を０．５ｎｍ以上とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−６０５９４（Ｐ２００８−６０５９４Ａ）
【公開日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願番号】特願２００７−２６３６７１（Ｐ２００７−２６３６７１）
【出願日】平成１９年１０月９日（２００７．１０．９）
【分割の表示】特願平１０−１６２１５４の分割
【原出願日】平成１０年６月１０日（１９９８．６．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願日】平成１９年１０月９日（２００７．１０．９）
【分割の表示】特願平１０−１６２１５４の分割
【原出願日】平成１０年６月１０日（１９９８．６．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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