【課題】ＥＳＤ耐量を確保できるＬＤＭＯＳを備えた半導体装置を提供する。
【解決手段】トレンチ４内に絶縁膜５を介してドープトＰｏｌｙ−Ｓｉ６を配置し、このドープトＰｏｌｙ−Ｓｉ６がゲート電極１２と連結されるようにする。このような構造により、サージが印加されたときに、ゲート電極１２にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ｎ⁺型ドレイン領域１０とｎ⁺型ソース領域９との間で電流が流れ易くなるようにできる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ４内に埋め込まれたドープトＰｏｌｙ−Ｓｉ６の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。 （もっと読む）

【課題】パワーＭＩＳＦＥＴの耐圧の低下、破壊耐量の低下を抑制しつつ、帰還容量を低減できる技術を提供する。
【解決手段】半導体基板の主面１００ａに形成されたＨＶ−Ｎｗｅｌｌ層（ドリフト領域）４内に、主面１００ａから内部に向かう方向にＨＶ−Ｎｗｅｌｌ層４より浅く絶縁層が形成されたトレンチ領域（トレンチ領域）１６を備える横型パワーＭＩＳＦＥＴであって、主面１００ａにおける平面上の配置が、ゲート電極（第１導電層）Ｇを挟んで互いに反対側にソース層（ソース領域）Ｓとドレイン層（ドレイン領域）Ｄとが配置され、ゲート電極Ｇとドレイン層Ｄとの間にゲート電極とは異なるダミーゲート電極（第２導電層）ＤＧが配置されるように構成する。 （もっと読む）

【課題】２次元電子ガスを使用する電界効果トランジスタ（ＨＥＭＴ）において表面の安定化及び電流コラプスの改善が要求されている。
【解決手段】 本発明に従うＨＥＭＴは、電子走行層（９）とｎ型電子供給層（１０）とを含む主半導体領域（１）有する。主半導体領域（１）の一方の主面上にソース電極（３）及びドレイン電極（４）及びゲート電極（５）が形成されている。主半導体領域（１）の一方の主面（１１）上に表面安定化用のｐ型金属酸化物半導体層（７）が設けられている。 （もっと読む）

【課題】トレンチ横型パワーＭＯＳＦＥＴにおいて、装置の信頼性を高めること。
【解決手段】半導体基板１の表面層にトレンチ５を形成する。トレンチ５は、半導体基板１の表面層を第１メサ領域４１と第２メサ領域４２に分割し、かつ第１メサ領域４１と第２メサ領域４２を交互に配置させる。第１メサ領域４１および第２メサ領域４２は、それぞれソース電流およびドレイン電流の引き出しをおこなう。第２メサ領域４２は、半導体基板１からの深さが、第１メサ領域４１よりも深くなっている。 （もっと読む）

【課題】ＴＬＰＭと保護素子を集積すること。ＴＬＰＭとともに保護素子を作製すること。
【解決手段】複数のトレンチ５により、ｐ型半導体基板１上のｎ型ウェル領域２ａの表面層を、第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に分割する。第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に、それぞれｎ型ソース領域７、ｎ型ドレイン領域６およびｐ型コレクタ領域４ｂを設ける。ｎ型ウェル領域２ａ内で、トレンチ５の底面にｎ型拡張ドレイン領域３ａ，３ｂを設ける。ｎ型ソース領域７とｎ型拡張ドレイン領域３ｂの間にｐ型チャネル領域４ａを設ける。このような構造により、コレクタ電極９ｂとソース電極１０の間に、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７からなるＰＮＰＮサイリスタ構造の保護素子を設ける。 （もっと読む）

本発明は、ｐドープボディがディープｎウェルを介してｐドープ基板から絶縁されており、ディープｎウェルの最小深さ位置がピンチオフ領域となっている、高電圧ＮＭＯＳトランジスタに関する。ドレイン電位が高くなるにつれて空間電荷領域が形成されることにより、ドレイン電位の遮蔽が達成される。なぜなら空間電荷領域がソースとドレインとのあいだのピンチオフ領域でフィールド酸化物に接触するからである。本発明のトランジスタは高電圧でのハイサイド動作が可能である。
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素子の耐圧性を改善するために、ゲートの周囲の電界を緩和する電界緩和機能を含むIII族窒化物電力半導体素子。 （もっと読む）

半導体の製造方法は、半導体デバイス層中に浅溝隔離構造１４の形成を具える。前記浅溝隔離構造は、前記半導体デバイス層を形成するフィールド領域を囲んだＵ字形又はＯ字形であり、前記半導体デバイス層は、導電性を得るためにドープ及び／又は自滅される。前記半導体デバイスは、延在したドレイン領域５０又はドリフト領域、及び、ドレイン領域４２を有する。絶縁ゲート２６は、本体領域の上部に設けられる。ソース領域３４、４０は、深ソース領域４０及び浅ソース領域３４を有するように加工されている。前記本体と同じ導電型のコンタクト領域６０は、前記深ソース領域４０に隣接して設けられる。前記本体は、前記浅ソース領域３４の下で、前記コンタクト領域６０と接触するように延在している。
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本発明の方法は、例えばラテラル型の高耐圧電界効果トランジスタ（ＨＶ−ＦＥＴ）等の半導体デバイスを製造するための安価な方法を開示する。該方法は、第１導電型の基板（１）を具え、−第１ドーパントを注入して、前記基板中に第２導電型の第１領域（２）を形成し（そしてこれを拡散し）、−第１導電型の第２領域（３）を形成し、第１領域（２）と第２領域（３）とがｐｎ接合を形成する。第２領域（３）は、基板の表面（４）で第２ドーパントを注入することにより形成される表面層である。それに続いて、表面層が、表面層（３）上に第１導電型の第１エピタキシャル層（５）を形成することにより覆われる。高価な高エネルギー注入機（ＭｅＶ）の使用は、互いの表面に配置された一つ以上の領域の製造において省略することができ、それによりコストの低減が得られる。
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【課題】 高電圧ストレスによりパッシベーション膜が劣化しない窒化物半導体素子を提供する。
【解決手段】 ＨＦＥＴのパッシベーション膜６上に、少なくともゲート−ドレイン間の一部領域を覆いドレイン電極４に接続される半絶縁膜７を設ける。パッシベーション膜を薄く形成することにより高電界によって発生したホットエレクトロン９を半絶縁膜７を介してドレイン電極に排出する。 （もっと読む）

本発明のＬＤＭＯＳトランジスタ（１）は、基板（２）、ゲート電極（１０）、基板コンタクト領域（１１）、ソース領域（３）、チャネル領域（４）、ならびに、ドレインコンタクト領域（６）およびドレイン拡張領域（７）を具えるドレイン領域（５）を具える。前記ドレインコンタクト領域(６)は、前記ドレイン拡張領域（７）の上方に延在するトップメタル層（２３）に電気的に接続され、前記トップメタル層（２３）と前記ドレイン拡張領域（７）との間に、２μｍよりも大きい距離（７２３）を有する。このように、前記ドレインコンタクト領域(６)の面積を減少させることができ、前記ＬＤＭＯＳトランジスタ(１)のＲＦ電力出力効率を増加させることができる。別の実施形態において、前記ソース領域(３)は、第１メタル層（２１）の代わりに、ケイ素化合物層（３２）を介して前記基板コンタクト領域(１１)に電気的に接続され、それによって、前記ソース領域(３)と前記ドレイン領域(５)との間の静電結合を減少させ、それゆえに、前記ＬＤＭＯＳトランジスタ（１）のＲＦ電力出力効率を増加させる。
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第一の導電型を有する半導体基板（１１０）と、半導体基板上に配置された第二の導電型を有する埋め込み半導体領域（１１５）とを備える絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）（１００）を含む半導体構成要素及び製造方法。ＩＧＢＴは、更に、第一の導電型を有する複数の第一の半導体領域（１２０）と、第一の導電型を有する複数の第二の半導体領域（１３０）と、第二の導電型を有する複数の第三の半導体領域（１４０）とを含む。第二の導電型を有するシンカー領域（１４２）は、製造中に第三の半導体領域と第一の半導体領域とに配置されて複数の領域を規定し、埋め込み半導体領域を複数の第三の半導体領域に結合する。第一の導電型を有するエミッタ（１５０）は第三の半導体領域の一つに配置され、第一の導電型を有するコレクタ（１７０）は他の第三の半導体領域に配置される。フィールドポリプレート（１６２）が提供され、コレクタ（１７０）に結合される。特定の実施形態において、複数の第三の半導体領域及び埋め込み半導体領域は、複数の第二の半導体領域及び複数の第三の半導体領域間に印加される逆バイアス電位に応じて複数の第一の半導体領域を空乏化させる。
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【課題】 従来の半導体装置では、高電位が印加された配線層が分離領域上面を交差する領域では、その分離領域で耐圧劣化するという問題があった。
【解決手段】 本発明の半導体装置では、基板２上にエピタキシャル層３が堆積し、分離領域４で区画された領域にＬＤＭＯＳＦＥＴ１が形成されている。ドレイン電極１６と接続する配線層１８が分離領域４上面を交差する領域では、配線層１８の下方に接地電位の導電プレート２４とフローティング状態の導電プレート２５とが形成されている。この構造により、配線層１８下方では、分離領域４近傍での電界が緩和され、ＬＤＭＯＳＦＥＴ１の耐圧特性が向上する。 （もっと読む）

【課題】 ドレイン電極から「ゲート電極下とドレイン領域との境界部分」への電界を多少でも抑えて、更なる高耐圧化を可能とした半導体装置を提供する。
【解決手段】 ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１００をシリコン基板１に有する半導体装置であって、ソース電極２１はゲート電極１１の上方まで延ばされ、かつ第２ドレインプラグ３３のうちの少なくともゲート電極１１側を包囲するように形成されている。このような構成であれば、第２ドレインプラグ３３のソース電極２１によって包囲された部分の電界はソース電位に引き付けられ、包囲された部分から「ゲート電極１１下とドレイン領域５との境界部分」への電界がある程度抑えられる。 （もっと読む）

【課題】 帰還容量を低減できる半導体装置を提供する。
【解決手段】 パワーＭＯＳＦＥＴである半導体装置１は、セル９側にドレイン電極４５が形成され、シリコン基板３の裏面にソース電極７が形成されている。ソース領域１３とベース領域２５を短絡するショート電極３５の一部は、第１の層間絶縁膜３１を介してゲート電極１７の上面５３の上に位置している。ソース領域１３からドレイン領域１１へ向かう方向に関して、ショート電極３５の側面４７の位置が、ゲート電極１７のドレイン領域側の側面５１の位置と同じにされている。 （もっと読む）

【課題】 線型の電力増幅器において、高周波特性に影響を及ぼす帰還容量のドレイン電圧依存性を抑えて歪み特性の劣化を防ぐことができる技術を提供する。
【解決手段】 半導体基板４０上にゲート絶縁膜４４を介してゲート電極４５を形成する。このゲート電極４５のドレイン領域側の側壁を覆うようにフィールドプレート電極５９ａを形成する。そして、このフィールドプレート電極５９ａの電位をフローティング状態にする。フィールドプレート電極５９ａは、例えばポリシリコン膜より形成される。 （もっと読む）

【課題】低い製造コストで、耐圧変動の防止を図ることができる半導体装置を提供すること。
【解決手段】パッシベーション膜である層間絶縁膜１４とモールド樹脂である封止用樹脂層１６の間にカーボン不連続薄膜１５を挿入することで、封止用樹脂層１６と層間絶縁膜１４の界面に蓄積する可動イオンをカーボン不連続薄膜１５を介して中性化し、この可動イオンによる耐圧変動を防止する。 （もっと読む）

【課題】トレンチ横型パワーＭＯＳＦＥＴにおいて、信頼性を高めること。また、デバイスピッチを小さくすること。
【解決手段】半導体基板にｎ型ウェル領域２、ｐ型オフセット領域４を形成し、トレンチ５を形成する。トレンチ５の第１の側壁に沿ってゲート酸化膜１３を形成し、トレンチ５の第２の側壁に沿ってフィールドプレート酸化膜１４を形成し、それぞれの酸化膜の内側にゲートポリシリコン電極１１およびフィールドプレート１２を形成する。トレンチ５の第１の側壁に接して基板表面領域にｎ型ソース領域７を形成するとともに、トレンチ５の第２の側壁の外側の基板表面領域にｎ型ドレイン領域６を形成する。層間絶縁膜でトレンチ５の内部を埋めるとともに、ｎ型ソース領域７およびｎ型ドレイン領域６の表面を覆い、その層間絶縁膜にコンタクトホールを開口する。そして、ソース電極１０とドレイン電極９を形成する。 （もっと読む）

【課題】 ＬＤ構造の電解効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を実現する。
【解決手段】 半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極を内包し、前記第２の半導体領域の一部を覆うようにして形成されている。 （もっと読む）

【課題】小型・薄型で電流経路の抵抗および寄生インダクタンスが小さく、信頼性に優れた半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板と、この半導体基板の表面に形成された第１の主電極と、前記半導体基板の裏面に形成された第２の主電極と、前記半導体基板を貫通する方向に形成された導通部を有し、前記第２の主電極が前記導通部を介して前記半導体基板の表面に引き出されていることを特徴とする。導通部を、半導体基板を厚さ方向に貫通して形成された貫通孔と、この貫通孔内に形成され第２の主電極に接続された導電部を有する貫通ビアとすることができる。 （もっと読む）