半導体装置およびその製造方法
【課題】ＴＬＰＭと保護素子を集積すること。ＴＬＰＭとともに保護素子を作製すること。
【解決手段】複数のトレンチ５により、ｐ型半導体基板１上のｎ型ウェル領域２ａの表面層を、第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に分割する。第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に、それぞれｎ型ソース領域７、ｎ型ドレイン領域６およびｐ型コレクタ領域４ｂを設ける。ｎ型ウェル領域２ａ内で、トレンチ５の底面にｎ型拡張ドレイン領域３ａ，３ｂを設ける。ｎ型ソース領域７とｎ型拡張ドレイン領域３ｂの間にｐ型チャネル領域４ａを設ける。このような構造により、コレクタ電極９ｂとソース電極１０の間に、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７からなるＰＮＰＮサイリスタ構造の保護素子を設ける。
【解決手段】複数のトレンチ５により、ｐ型半導体基板１上のｎ型ウェル領域２ａの表面層を、第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に分割する。第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に、それぞれｎ型ソース領域７、ｎ型ドレイン領域６およびｐ型コレクタ領域４ｂを設ける。ｎ型ウェル領域２ａ内で、トレンチ５の底面にｎ型拡張ドレイン領域３ａ，３ｂを設ける。ｎ型ソース領域７とｎ型拡張ドレイン領域３ｂの間にｐ型チャネル領域４ａを設ける。このような構造により、コレクタ電極９ｂとソース電極１０の間に、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７からなるＰＮＰＮサイリスタ構造の保護素子を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣまたはフラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）に関する。
【背景技術】
【０００２】
近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳ回路よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同一半導体基板上に集積するため、ＣＭＯＳプロセスをベースにした高性能な横型パワーＭＯＳＦＥＴの開発が活発に行われている。
【０００３】
パワーＩＣに搭載される高耐圧パワーＭＯＳＦＥＴの性能を表す重要な指標の１つに、単位面積あたりのオン抵抗がある。最近、このオン抵抗を低減するため、基板にトレンチを形成する技術が導入されている。図１３は、従来のトレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の構成を示す断面図である。
【０００４】
図１３に示すように、ｐ型半導体基板５１の表面領域にｎ型ウェル領域５２が形成されており、その表面領域にｐ型オフセット領域５４が形成されている。基板表面からはトレンチ５５がｐ型オフセット領域５４を貫通してｎ型拡張ドレイン領域５３に達するように形成されている。トレンチ５５の底部は、ドリフト領域となるｎ型拡張ドレイン領域５３により囲まれている。
【０００５】
トレンチ５５の内側には、その側壁に沿ってゲート酸化膜６３が設けられている。ゲート酸化膜６３の内側には、ゲートポリシリコン電極６１が設けられている。トレンチ５５の、ゲートポリシリコン電極６１の内側領域は、第１の層間絶縁膜６５により埋められている。この第１の層間絶縁膜６５の中央部には、基板表面の第２の層間絶縁膜６６と第１の層間絶縁膜６５を貫通してｎ＋プラグ領域６８に達するタングステンプラグ６９が設けられている。
【０００６】
タングステンプラグ６９は、バリアメタル７１により囲まれている。タングステンプラグ６９およびバリアメタル７１は、ｎ型拡張ドレイン領域５３内に設けられたｎ＋プラグ領域６８と基板表面に設けられたドレイン電極５９を電気的に接続する。ｐ型オフセット領域５４において、トレンチ５５の外側には、ｎ型ソース領域５７とｐ型ソース領域５８が設けられている。ｎ型ソース領域５７およびｐ型ソース領域５８は、第２の層間絶縁膜６６を貫通するタングステンプラグ７０とこれを囲むバリアメタル７２を介して、ソース電極６０に電気的に接続されている。
【０００７】
ところで、プレーナ型のＭＯＳＦＥＴにおいて、静電破壊（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）対策として、保護用サイリスタを同一基板上に形成したものが公知である（例えば、特許文献１参照。）。また、ツェナーダイオードと高利得のサイリスタを組み合わせ、静電気の印加後にツェナーダイオードをブレークダウンさせ、サイリスタにて静電気を放電させるようにした静電気保護回路を内蔵する半導体装置が公知である（例えば、特許文献２参照。）。
【０００８】
【特許文献１】特開２００５−１８３４９９号公報
【特許文献２】特開２００１−３５１９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
静電破壊に対する高い信頼性を確保するには、上記特許文献１または２に開示されているように、静電破壊対策を行うのが好ましい。これは、図１３に示すようなＴＬＰＭにおいても同様である。静電破壊対策を行わない場合には、静電気によりドレインがグランドに対して正電位になったときに、活性領域に直接大電流が流れ、それによってＴＬＰＭが破壊される危険性がある。
【００１０】
そこで、ＴＬＰＭを有するパワーＩＣにおいては、ダイオードなどの保護素子を外付けにすることが考えられる。しかし、その場合には、部品点数が増えるため、コスト増、歩留まりの低下および信頼性の低下を招くおそれがある。一方、上記特許文献１または２に開示されているような保護素子を設けることが考えられるが、それらの文献に開示されている保護素子をそのまま適用できるわけではない。ＴＬＰＭとともに集積される保護素子には、ＴＬＰＭと集積するのに適した構成であることと、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できることが求められる。
【００１１】
この発明は、上述した従来技術による問題点を解消するため、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置を提供することを目的とする。また、この発明は、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、半導体基板上に設けられた第１導電型のウェル領域と、前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００１３】
請求項２の発明にかかる半導体装置は、第１導電型の半導体基板と、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００１４】
請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域を備えることを特徴とする。
【００１５】
請求項４の発明にかかる半導体装置は、請求項請求項１または２に記載の発明において、前記第１ドレイン領域と前記拡張ドレイン領域の間に、第１導電型の第２ドレイン領域をさらに備えることを特徴とする。
【００１６】
請求項５の発明にかかる半導体装置は、半導体基板上に設けられた第２導電型のウェル領域と、前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００１７】
請求項６の発明にかかる半導体装置は、第２導電型の半導体基板と、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００１８】
請求項７の発明にかかる半導体装置は、請求項５または６に記載の発明において、前記第１ドレイン領域の下に第１導電型第２ドレイン領域をさらに備え、前記拡張ドレイン領域は前記第２ドレイン領域と接触されたことを特徴とする。
【００１９】
請求項８の発明にかかる半導体装置は、請求項３〜７のいずれか一つに記載の発明において、前記コレクタ領域と前記拡張ドレイン領域の間に、第１導電型の第３ドレイン領域をさらに備えることを特徴とする。
【００２０】
請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記トレンチの側壁のうち、前記第２メサ領域に接する側壁に沿って設けられた第１フィールド酸化膜と、前記第１フィールド酸化膜に沿って設けられた第１フィールドプレート電極と、前記トレンチの側壁のうち、前記第３メサ領域に接する側壁に沿って設けられた第２フィールド酸化膜と、前記第２フィールド酸化膜に沿って設けられた第２フィールドプレート電極と、を備えることを特徴とする。
【００２１】
請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする。
【００２２】
請求項１１の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする。
【００２３】
請求項１２の発明にかかる半導体装置の製造方法は、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域の表面層に第２導電型のチャネル領域を形成する工程と、前記ウェル領域にトレンチを形成して、前記ウェル領域を、活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置される第３メサ領域に分割する工程と、前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、前記第３メサ領域の表面層に第２導電型のコレクタ領域を形成する工程と、前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、を含むことを特徴とする。
【００２４】
請求項１３の発明にかかる半導体装置の製造方法は、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域の、活性領域の表面層に第２導電型のチャネル領域を形成し、前記活性領域の外側の保護素子領域の表面層に第２導電型のコレクタ領域を形成する工程と、前記ウェル領域にトレンチを形成して、前記ウェル領域を、前記活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記保護素子領域に配置される第３メサ領域に分割する工程と、前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、を含むことを特徴とする。
【００２５】
請求項１４の発明にかかる半導体装置の製造方法は、請求項１３に記載の発明において、前記チャネル領域と前記コレクタ領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする。
【００２６】
請求項１５の発明にかかる半導体装置の製造方法は、請求項１２〜１４のいずれか一つに記載の発明において、前記チャネル領域を形成する際に、前記ウェル領域の、前記活性領域の表面層に選択的に第１導電型の第２ドレイン領域を形成し、前記第１ドレイン領域を形成する際に、前記第２ドレイン領域の表面層に前記第１ドレイン領域を形成することを特徴とする。
【００２７】
請求項１６の発明にかかる半導体装置の製造方法は、請求項１２〜１５のいずれか一つに記載の発明において、前記チャネル領域を形成する際に、前記ウェル領域の、前記保護素子領域の表面層に選択的に第１導電型の第３ドレイン領域を形成し、前記コレクタ領域を形成する際に、前記第３ドレイン領域の表面層に前記コレクタ領域を形成することを特徴とする。
【００２８】
請求項１７の発明にかかる半導体装置の製造方法は、請求項１６に記載の発明において、前記第２ドレイン領域と前記第３ドレイン領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする。
【００２９】
請求項１８の発明にかかる半導体装置の製造方法は、請求項１２〜１７のいずれか一つに記載の発明において、前記ゲート酸化膜と前記第１フィールドプレート酸化膜と前記第２フィールドプレート酸化膜を同時に形成することを特徴とする。
【００３０】
請求項１９の発明にかかる半導体装置の製造方法は、請求項１２〜１８のいずれか一つに記載の発明において、前記ゲート電極と前記第１フィールドプレート電極と前記第２フィールドプレート電極を同時に形成することを特徴とする。
【００３１】
上記請求項１〜１１の発明によれば、コレクタ電極とソース電極の間に、ウェル領域が第１導電型である場合には、第２導電型のコレクタ領域と、第１導電型のウェル領域および第１導電型の拡張ドレイン領域と、第２導電型のチャネル領域と、第１導電型のソース領域により、また、ウェル領域が第２導電型である場合には、第２導電型のコレクタ領域および第２導電型のウェル領域と、第１導電型の拡張ドレイン領域と、第２導電型のチャネル領域と、第１導電型のソース領域により、それぞれ保護素子としてＰＮＰＮサイリスタ構造ができる。それによって、静電気でドレインが正電位になった場合に、活性領域においてドレイン電極とソース電極の間で静電破壊が起こる前に、このサイリスタがラッチアップし、静電気を逃がすことができる。
【００３２】
また、上記請求項１２によれば、保護素子となるＰＮＰＮサイリスタ構造を構成する拡張ドレイン領域およびコレクタ電極を、それぞれＴＬＰＭを構成する拡張ドレイン領域およびソース電極と一緒に形成することができる。また、上記請求項１７〜３７の発明によれば、保護素子となるＰＮＰＮサイリスタ構造を構成する拡張ドレイン領域、コレクタ領域およびコレクタ電極を、それぞれＴＬＰＭを構成する拡張ドレイン領域、チャネル領域およびソース電極と一緒に形成することができる。従って、ＴＬＰＭの製造プロセスで、ＴＬＰＭとともに保護素子を作製することができる。
【発明の効果】
【００３３】
本発明にかかる半導体装置によれば、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置が得られる。また、本発明にかかる半導体装置の製造方法によれば、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３４】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。図中の破線は、拡散領域を示す。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３５】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、活性領域３１を囲むように保護素子領域３２が設けられている。ｐ型半導体基板１の表面領域には、ｎ型ウェル領域２ａが設けられている。ｎ型ウェル領域２ａにおいて、４本以上、図示例では４本のトレンチ５が基板表面から形成されている。ｎ型ウェル領域２ａは、これらのトレンチ５により、第１メサ領域３３と第２メサ領域３４と第３メサ領域３５に分割されている。
【００３６】
第１メサ領域３３と第２メサ領域３４は、活性領域３１において交互に配置されており、活性領域３１における最も外側には、第１メサ領域３３が配置されている。第３メサ領域３５は、保護素子領域３２に配置されている。ｎ型ウェル領域２ａにおいて、第１メサ領域３３と第２メサ領域３４の間のトレンチ５の底部には、ドリフト領域となるｎ型拡張ドレイン領域３ａがそのトレンチ底部を囲むように形成されている。また、ｎ型ウェル領域２ａにおいて、第１メサ領域３３と第３メサ領域３５の間のトレンチ５の底部には、ドリフト領域となるｎ型拡張ドレイン領域３ｂがそのトレンチ底部を囲むように形成されている。図では、ｎ型拡張ドレイン領域３ａ，３ｂは拡散領域を示す。
【００３７】
第２メサ領域３４の表面層には、高不純物濃度のｎ型第１ドレイン領域６が設けられている。第１メサ領域３３の表面層には、高不純物濃度のｎ型ソース領域７がトレンチ５に接して設けられている。また、第１メサ領域３３の表面層には、高不純物濃度のｐ型ソース領域８がｎ型ソース領域７に接して設けられている。これらｎ型およびｐ型のソース領域７，８とｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ａ，３ｂの間には、ｐ型チャネル領域４ａがｎ型拡張ドレイン領域３ａ，３ｂに接して設けられている。なお、ｎ型ソース領域７とｐ型ソース領域８がトレンチ５の奥行き方向（図面に垂直な方向）に交互に並んで配置されていてもよい。また、ｎ型拡張ドレイン領域３ａ，３ｂは形成しなくてもよい場合もある。第３メサ領域３５の表面層には、ｐ型コレクタ領域４ｂが設けられている。
【００３８】
各トレンチ５において、第１メサ領域３３に接する側の側壁には、ゲート酸化膜１３とゲート電極１１が設けられている。また、各トレンチ５において、第２メサ領域３４に接する側の側壁には、第１フィールドプレート酸化膜１４ａと第１フィールドプレート電極１２ａが設けられている。各トレンチ５において、第３メサ領域３５に接する側の側壁には、第２フィールドプレート酸化膜１４ｂと第２フィールドプレート電極１２ｂが設けられている。各トレンチ５の、ゲート電極１１と第１フィールドプレート電極１２ａの間、およびゲート電極１１と第２フィールドプレート電極１２ｂの間は、第１層間絶縁膜１５で埋められている。
【００３９】
ｎ型ソース領域７、ｐ型ソース領域８、ｎ型第１ドレイン領域６およびｐ型コレクタ領域４ｂのそれぞれの一部を除いて、基板表面は第２層間絶縁膜１６で覆われている。ドレイン電極９ａは、バリアメタル２１ａで覆われたタングステンプラグ１９ａを介して、ｎ型第１ドレイン領域６に電気的に接続している。ソース電極１０は、バリアメタル２２で覆われたタングステンプラグ２０を介して、ｎ型ソース領域７およびｐ型ソース領域８に電気的に接続している。従って、活性領域３１に形成されたＴＬＰＭは、第２メサ領域３４の表面からドレイン電流を引き出し、第１メサ領域３３の表面からソース電流を引き出す構成となっている。
【００４０】
また、コレクタ電極９ｂは、バリアメタル２１ｂで覆われたタングステンプラグ１９ｂを介して、ｐ型コレクタ領域４ｂに電気的に接続している。コレクタ電極９ｂとソース電極１０の間には、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７により、保護素子となるＰＮＰＮサイリスタ構造ができている。この保護素子は、第１メサ領域３３および第３メサ領域３５からの電流を引き出す構成となっている。これらドレイン電極９ａ、コレクタ電極９ｂ、第１フィールドプレート電極１２ａおよび第２フィールドプレート電極１２ｂは、配線により短絡されて同電位となる。
【００４１】
ここで、第１メサ領域３３と第２メサ領域３４の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ａ（便宜上、第１拡張ドレイン領域３ａとする）の不純物濃度は、第１メサ領域３３と第３メサ領域３５の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ｂ（便宜上、第２拡張ドレイン領域３ｂとする）の不純物濃度に等しくてもよい。あるいは、第１拡張ドレイン領域３ａの不純物濃度が第２拡張ドレイン領域３ｂの不純物濃度よりも低くてもよいし、高くてもよい。ただし、第２拡張ドレイン領域３ｂが第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その理由は、保護素子領域３２の耐圧が活性領域３１の耐圧よりも低くなり、保護素子領域３２を活性領域３１よりも早くブレークダウンさせてラッチアップさせることができるので、保護素子として期待した性能が得られるからである。
【００４２】
次に、図１に示す半導体装置の製造プロセスについて図２〜図５を参照しながら説明する。まず、ｐ型半導体基板１の表面領域にｎ型ウェル領域２ａを形成する。続いて、ｎ型ウェル領域２ａの表面領域にｐ型領域を形成する。続いて、酸化膜２３をマスクとしてトレンチ５を形成し、ｐ型領域を、活性領域３１のｐ型チャネル領域４ａと保護素子領域３２のｐ型コレクタ領域４ｂに分割する。そして、バッファ酸化膜３０を形成した後、各トレンチ５の底面に例えばリン（Ｐ３１）を垂直または斜めにイオン注入する（図２）。
【００４３】
ここで、ウェル領域２の導電型がｐ型ではなくｎ型であるのは、ウェル領域２がｎ型拡張ドレイン領域３ａ，３ｂとつながることによって第２メサ領域３４の表面からドレイン電流を引き出すことができるようにするためである。なお、トレンチ５を形成した後に、ｎ型ウェル領域２ａと、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成してもよい。また、上述したように、ｐ型領域をトレンチ５で分割することにより、ｐ型チャネル領域４ａとｐ型コレクタ領域４ｂを同時に形成してもよいし、別々に形成してもよい。同時に形成する場合には、同一のマスクを用いてイオン注入を行うと、マスクの枚数を少なくでき、コストを低減することができるので、好ましい。
【００４４】
次いで、酸化膜２３を除去し、熱拡散を行って拡張ドレイン領域３ａ，３ｂを形成する。また、トレンチ５の内壁にゲート酸化膜１３と第１フィールドプレート酸化膜１４ａと第２フィールドプレート酸化膜１４ｂを形成し、さらにゲート電極１１と第１フィールドプレート電極１２ａと第２フィールドプレート電極１２ｂを形成する。続いて、基板表面に、ｎ型第１ドレイン領域６とｎ型ソース領域７を形成するためのレジストマスク２４を形成し、第１メサ領域３３のトレンチ脇の部分と第２メサ領域３４に同時に例えば砒素（Ａｓ７５）をイオン注入する（図３）。
【００４５】
なお、ゲート酸化膜１３と第１フィールドプレート酸化膜１４ａと第２フィールドプレート酸化膜１４ｂを同時に形成してもよいし、別々に形成してもよい。また、ゲート電極１１と第１フィールドプレート電極１２ａと第２フィールドプレート電極１２ｂを同時に形成してもよいし、別々に形成してもよい。それらを同時に形成する場合には、上述したように、コストの点で、同一のマスクを用いて形成するのが好ましい。
【００４６】
レジストマスク２４を除去した後、基板表面に、ｐ型ソース領域８を形成するためのレジストマスク２５を形成し、例えばホウ素（Ｂ１１）をイオン注入する（図４）。なお、ホウ素のイオン注入（図４）を行った後に砒素のイオン注入（図３）を行ってもよい。レジストマスク２５を除去した後、熱拡散を行ってｎ型第１ドレイン領域６、ｎ型ソース領域７およびｐ型ソース領域８を形成する。さらに、絶縁膜を堆積し、トレンチ５の、ゲート電極１１と第１フィールドプレート電極１２ａの間、およびゲート電極１１と第２フィールドプレート電極１２ｂの間の部分をそれぞれ第１層間絶縁膜１５で埋めるとともに、基板表面に第２層間絶縁膜１６を堆積する。
【００４７】
その後、第２層間絶縁膜１６の表面を例えばＣＭＰ（化学機械研磨）などにより平坦化する。そして、第２層間絶縁膜１６の上に所望のパターンのレジストマスク２６を形成し、ドレイン用のタングステンプラグ１９ａとソース用のタングステンプラグ２０とコレクタ用のタングステンプラグ１９ｂを埋めるためのコンタクトホール２７を開口する（図５）。レジストマスク２６を除去し、バリアメタル２１ａ，２１ｂ，２２、タングステンプラグ１９ａ，１９ｂ，２０、およびドレイン電極９ａとコレクタ電極９ｂとソース電極１０となる配線を形成すると、図１に示す半導体装置が完成する。コンタクトホール２７を形成する際、また各電極９ａ，９ｂ，１０を形成する際には、上述したように、コストの点で、それぞれ同一のマスクを用いて形成するのが好ましい。
【００４８】
実施の形態１によれば、保護素子領域３２にＰＮＰＮサイリスタ構造の保護素子が形成されるので、静電気でドレインが正電位になった場合に、活性領域３１においてドレイン電極９ａとソース電極１０の間で静電破壊が起こる前に、サイリスタがラッチアップし、静電気を逃がすことができる。従って、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置が得られる。また、同一のマスクを用いて保護素子の各部とＴＬＰＭの各部を同時に形成することができるので、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置を製造することができる。
【００４９】
実施の形態２．
図６は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図６に示すように、実施の形態２の半導体装置は、実施の形態１において、活性領域３１の最も外側に第２メサ領域３４を配置したものである。従って、実施の形態２では、ＴＬＰＭのソース側とドレイン側の配置が実施の形態１とは逆になっている。その他の構成は、実施の形態１と同じである。
【００５０】
ただし、実施の形態１の説明において、第１拡張ドレイン領域３ａと第２拡張ドレイン領域３ｂの不純物濃度の関係については、第２メサ領域３４と第３メサ領域３５の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ｂを第２拡張ドレイン領域３ｂとする。また、実施の形態２の半導体装置の製造方法については、活性領域３１においてソース形成領域とドレイン形成領域の配置が実施例１とは逆になっているだけで、その他は実施の形態１と同じである。実施の形態２によれば、実施の形態１と同様の効果が得られる。
【００５１】
実施の形態３．
図７は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図７に示すように、実施の形態３の半導体装置は、実施の形態１において、ｎ型第１ドレイン領域６と第１拡張ドレイン領域３ａの間にｎ型第２ドレイン領域１７ａを設けたものである。ｎ型第２ドレイン領域１７ａは、第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その理由は、ドレイン電流を引き出す部分の拡散抵抗を減らすことによって、全体のオン抵抗を低減させることができるからである。その他の構成は、実施の形態１と同じである。
【００５２】
また、実施の形態３の半導体装置の製造方法については、実施の形態１の製造方法に、マスク１枚でｎ型第２ドレイン領域１７ａを形成する工程を追加すればよい。例えば、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成するためのイオン注入を行う際に、これらのｐ型領域４ａ，４ｂを形成するためのイオン注入を行う際のマスクとは別のマスクを用いてｎ型不純物をイオン注入し、同一の不純物拡散処理によってｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂとともにｎ型第２ドレイン領域１７ａを形成するようにしてもよい。実施の形態３によれば、実施の形態１と同様の効果が得られる。また、実施の形態１よりもオン抵抗の低減を図ることができる。
【００５３】
実施の形態４．
図８は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図８に示すように、実施の形態４の半導体装置は、実施の形態２において、ｎ型第１ドレイン領域６と第１拡張ドレイン領域３ａの間にｎ型第２ドレイン領域１７ａを設けたものである。実施の形態４においても、実施の形態３と同様の理由により、ｎ型第２ドレイン領域１７ａは、第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その他の構成は、実施の形態２と同じである。また、実施の形態４の半導体装置の製造方法については、実施の形態３で説明した通りである。実施の形態４によれば、実施の形態１と同様の効果が得られる。また、実施の形態２よりもオン抵抗の低減を図ることができる。
【００５４】
実施の形態５．
図９は、本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。図９に示すように、実施の形態５の半導体装置は、実施の形態１において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。この場合には、ｐ型コレクタ領域４ｂと第２拡張ドレイン領域３ｂの間に、ｎ型第３ドレイン領域１７ｂが第２拡張ドレイン領域３ｂにつながるように設けられているのが望ましい。その理由は、ｎ型第３ドレイン領域１７ｂによってｐ型コレクタ領域４ｂとｐ型ウェル領域２ｂを接合分離することによって、ｐ型コレクタ領域４ｂとｐ型ウェル領域２ｂの間のリーチスルーによる耐圧低下を防ぐことができるからである。また、第１拡散ドレイン領域３ａは、必ず形成し、ｎ型第１ドレイン領域とつながるように設けられているのが望ましい。その理由は、メサ領域３４でドレイン電流を引き出せるようにするためである。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態１と同じである。
【００５５】
また、実施の形態５の半導体装置を製造する際には、実施の形態１の製造方法において、まずｐ型半導体基板１の表面領域にｐ型ウェル領域２ｂを形成する。また、例えば、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成するためのイオン注入を行う際に、これらのｐ型領域４ａ，４ｂを形成するためのイオン注入を行う際のマスクとは別のマスクを用いてｎ型不純物をイオン注入し、同一の不純物拡散処理によってｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂとともにｎ型第３ドレイン領域１７ｂを形成すればよい。実施の形態５によれば、実施の形態１と同様の効果が得られる。また、実施の形態１よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。
【００５６】
実施の形態６．
図１０は、本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。図１０に示すように、実施の形態６の半導体装置は、実施の形態２において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態６においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましく、また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第１ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態２と同じである。また、実施の形態６の半導体装置の製造方法については、実施の形態２および実施の形態５で説明した通りである。実施の形態６によれば、実施の形態２と同様の効果が得られる。また、実施の形態２よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。
【００５７】
実施の形態７．
図１１は、本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。図１１に示すように、実施の形態７の半導体装置は、実施の形態３において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態７においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましい。また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第２ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態３と同じである。また、実施の形態７の半導体装置の製造方法については、実施の形態３および実施の形態５で説明した通りである。
【００５８】
なお、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを形成するにあたって、同一マスクを用いてｎ型不純物のイオン注入を行い、同一の不純物拡散処理により、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを同時に形成するようにしてもよい。実施の形態７によれば、実施の形態３と同様の効果が得られる。また、実施の形態３よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。
【００５９】
実施の形態８．
図１２は、本発明の実施の形態８にかかる半導体装置の構成を示す断面図である。図１２に示すように、実施の形態８の半導体装置は、実施の形態４において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態８においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましい。また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第２ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態４と同じである。また、実施の形態８の半導体装置の製造方法については、実施の形態４および実施の形態５で説明した通りである。
【００６０】
なお、実施の形態７において説明したように、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを同一のマスクを用い、同一の不純物拡散処理を行うことによって、同時に形成するようにしてもよい。実施の形態８によれば、実施の形態４と同様の効果が得られる。また、実施の形態４よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。
【００６１】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、ｐ型半導体基板１に代えてｎ型の半導体基板を用いてもよい。また、活性領域３１において第１メサ領域３３と第２メサ領域３４が上記各実施の形態よりも多く設けられていてもよい。さらに、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としてもよい。さらに、第１フィールドプレート電極１２ａ，１２ｂおよび第２フィールドプレート電極１４ａ、１４ｂを備えない半導体装置においても同様の効果を奏することができる。
【産業上の利用可能性】
【００６２】
以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧で大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなどに集積されるパワーＭＯＳＦＥＴに適している。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】図１に示す半導体装置の製造途中の構成を示す断面図である。
【図３】図１に示す半導体装置の製造途中の構成を示す断面図である。
【図４】図１に示す半導体装置の製造途中の構成を示す断面図である。
【図５】図１に示す半導体装置の製造途中の構成を示す断面図である。
【図６】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図７】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図８】本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。
【図９】本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。
【図１０】本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。
【図１１】本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。
【図１２】本発明の実施の形態８にかかる半導体装置の構成を示す断面図である。
【図１３】ＴＬＰＭの構成を示す断面図である。
【符号の説明】
【００６４】
１ 半導体基板
２ａ，２ｂ ウェル領域
３ａ，３ｂ 拡張ドレイン領域
４ａ チャネル領域
４ｂ コレクタ領域
５ トレンチ
６ 第１ドレイン領域
７ ソース領域
９ａ ドレイン電極
９ｂ コレクタ電極
１０ ソース電極
１１ ゲート電極
１２ａ 第１フィールドプレート電極
１２ｂ 第２フィールドプレート電極
１３ ゲート酸化膜
１４ａ 第１フィールドプレート酸化膜
１４ｂ 第２フィールドプレート酸化膜
１５，１６ 層間絶縁膜
１７ａ 第２ドレイン領域
１７ｂ 第３ドレイン領域
２７ コンタクトホール
３１ 活性領域
３２ 保護素子領域
３３ 第１メサ領域
３４ 第２メサ領域
３５ 第３メサ領域
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣまたはフラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＯＳＦＥＴ（金属−酸化膜−半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）に関する。
【背景技術】
【０００２】
近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳ回路よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同一半導体基板上に集積するため、ＣＭＯＳプロセスをベースにした高性能な横型パワーＭＯＳＦＥＴの開発が活発に行われている。
【０００３】
パワーＩＣに搭載される高耐圧パワーＭＯＳＦＥＴの性能を表す重要な指標の１つに、単位面積あたりのオン抵抗がある。最近、このオン抵抗を低減するため、基板にトレンチを形成する技術が導入されている。図１３は、従来のトレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）の構成を示す断面図である。
【０００４】
図１３に示すように、ｐ型半導体基板５１の表面領域にｎ型ウェル領域５２が形成されており、その表面領域にｐ型オフセット領域５４が形成されている。基板表面からはトレンチ５５がｐ型オフセット領域５４を貫通してｎ型拡張ドレイン領域５３に達するように形成されている。トレンチ５５の底部は、ドリフト領域となるｎ型拡張ドレイン領域５３により囲まれている。
【０００５】
トレンチ５５の内側には、その側壁に沿ってゲート酸化膜６３が設けられている。ゲート酸化膜６３の内側には、ゲートポリシリコン電極６１が設けられている。トレンチ５５の、ゲートポリシリコン電極６１の内側領域は、第１の層間絶縁膜６５により埋められている。この第１の層間絶縁膜６５の中央部には、基板表面の第２の層間絶縁膜６６と第１の層間絶縁膜６５を貫通してｎ＋プラグ領域６８に達するタングステンプラグ６９が設けられている。
【０００６】
タングステンプラグ６９は、バリアメタル７１により囲まれている。タングステンプラグ６９およびバリアメタル７１は、ｎ型拡張ドレイン領域５３内に設けられたｎ＋プラグ領域６８と基板表面に設けられたドレイン電極５９を電気的に接続する。ｐ型オフセット領域５４において、トレンチ５５の外側には、ｎ型ソース領域５７とｐ型ソース領域５８が設けられている。ｎ型ソース領域５７およびｐ型ソース領域５８は、第２の層間絶縁膜６６を貫通するタングステンプラグ７０とこれを囲むバリアメタル７２を介して、ソース電極６０に電気的に接続されている。
【０００７】
ところで、プレーナ型のＭＯＳＦＥＴにおいて、静電破壊（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）対策として、保護用サイリスタを同一基板上に形成したものが公知である（例えば、特許文献１参照。）。また、ツェナーダイオードと高利得のサイリスタを組み合わせ、静電気の印加後にツェナーダイオードをブレークダウンさせ、サイリスタにて静電気を放電させるようにした静電気保護回路を内蔵する半導体装置が公知である（例えば、特許文献２参照。）。
【０００８】
【特許文献１】特開２００５−１８３４９９号公報
【特許文献２】特開２００１−３５１９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
静電破壊に対する高い信頼性を確保するには、上記特許文献１または２に開示されているように、静電破壊対策を行うのが好ましい。これは、図１３に示すようなＴＬＰＭにおいても同様である。静電破壊対策を行わない場合には、静電気によりドレインがグランドに対して正電位になったときに、活性領域に直接大電流が流れ、それによってＴＬＰＭが破壊される危険性がある。
【００１０】
そこで、ＴＬＰＭを有するパワーＩＣにおいては、ダイオードなどの保護素子を外付けにすることが考えられる。しかし、その場合には、部品点数が増えるため、コスト増、歩留まりの低下および信頼性の低下を招くおそれがある。一方、上記特許文献１または２に開示されているような保護素子を設けることが考えられるが、それらの文献に開示されている保護素子をそのまま適用できるわけではない。ＴＬＰＭとともに集積される保護素子には、ＴＬＰＭと集積するのに適した構成であることと、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できることが求められる。
【００１１】
この発明は、上述した従来技術による問題点を解消するため、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置を提供することを目的とする。また、この発明は、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、半導体基板上に設けられた第１導電型のウェル領域と、前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００１３】
請求項２の発明にかかる半導体装置は、第１導電型の半導体基板と、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００１４】
請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域を備えることを特徴とする。
【００１５】
請求項４の発明にかかる半導体装置は、請求項請求項１または２に記載の発明において、前記第１ドレイン領域と前記拡張ドレイン領域の間に、第１導電型の第２ドレイン領域をさらに備えることを特徴とする。
【００１６】
請求項５の発明にかかる半導体装置は、半導体基板上に設けられた第２導電型のウェル領域と、前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００１７】
請求項６の発明にかかる半導体装置は、第２導電型の半導体基板と、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、前記ゲート酸化膜に沿って設けられたゲート電極と、前記第１メサ領域の表面に設けられた第１導電型のソース領域と、前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、前記ソース領域に電気的に接続するソース電極と、前記第１ドレイン領域に電気的に接続するドレイン電極と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
【００１８】
請求項７の発明にかかる半導体装置は、請求項５または６に記載の発明において、前記第１ドレイン領域の下に第１導電型第２ドレイン領域をさらに備え、前記拡張ドレイン領域は前記第２ドレイン領域と接触されたことを特徴とする。
【００１９】
請求項８の発明にかかる半導体装置は、請求項３〜７のいずれか一つに記載の発明において、前記コレクタ領域と前記拡張ドレイン領域の間に、第１導電型の第３ドレイン領域をさらに備えることを特徴とする。
【００２０】
請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記トレンチの側壁のうち、前記第２メサ領域に接する側壁に沿って設けられた第１フィールド酸化膜と、前記第１フィールド酸化膜に沿って設けられた第１フィールドプレート電極と、前記トレンチの側壁のうち、前記第３メサ領域に接する側壁に沿って設けられた第２フィールド酸化膜と、前記第２フィールド酸化膜に沿って設けられた第２フィールドプレート電極と、を備えることを特徴とする。
【００２１】
請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする。
【００２２】
請求項１１の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする。
【００２３】
請求項１２の発明にかかる半導体装置の製造方法は、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域の表面層に第２導電型のチャネル領域を形成する工程と、前記ウェル領域にトレンチを形成して、前記ウェル領域を、活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置される第３メサ領域に分割する工程と、前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、前記第３メサ領域の表面層に第２導電型のコレクタ領域を形成する工程と、前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、を含むことを特徴とする。
【００２４】
請求項１３の発明にかかる半導体装置の製造方法は、半導体基板の表面層にウェル領域を形成する工程と、前記ウェル領域の、活性領域の表面層に第２導電型のチャネル領域を形成し、前記活性領域の外側の保護素子領域の表面層に第２導電型のコレクタ領域を形成する工程と、前記ウェル領域にトレンチを形成して、前記ウェル領域を、前記活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記保護素子領域に配置される第３メサ領域に分割する工程と、前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、を含むことを特徴とする。
【００２５】
請求項１４の発明にかかる半導体装置の製造方法は、請求項１３に記載の発明において、前記チャネル領域と前記コレクタ領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする。
【００２６】
請求項１５の発明にかかる半導体装置の製造方法は、請求項１２〜１４のいずれか一つに記載の発明において、前記チャネル領域を形成する際に、前記ウェル領域の、前記活性領域の表面層に選択的に第１導電型の第２ドレイン領域を形成し、前記第１ドレイン領域を形成する際に、前記第２ドレイン領域の表面層に前記第１ドレイン領域を形成することを特徴とする。
【００２７】
請求項１６の発明にかかる半導体装置の製造方法は、請求項１２〜１５のいずれか一つに記載の発明において、前記チャネル領域を形成する際に、前記ウェル領域の、前記保護素子領域の表面層に選択的に第１導電型の第３ドレイン領域を形成し、前記コレクタ領域を形成する際に、前記第３ドレイン領域の表面層に前記コレクタ領域を形成することを特徴とする。
【００２８】
請求項１７の発明にかかる半導体装置の製造方法は、請求項１６に記載の発明において、前記第２ドレイン領域と前記第３ドレイン領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする。
【００２９】
請求項１８の発明にかかる半導体装置の製造方法は、請求項１２〜１７のいずれか一つに記載の発明において、前記ゲート酸化膜と前記第１フィールドプレート酸化膜と前記第２フィールドプレート酸化膜を同時に形成することを特徴とする。
【００３０】
請求項１９の発明にかかる半導体装置の製造方法は、請求項１２〜１８のいずれか一つに記載の発明において、前記ゲート電極と前記第１フィールドプレート電極と前記第２フィールドプレート電極を同時に形成することを特徴とする。
【００３１】
上記請求項１〜１１の発明によれば、コレクタ電極とソース電極の間に、ウェル領域が第１導電型である場合には、第２導電型のコレクタ領域と、第１導電型のウェル領域および第１導電型の拡張ドレイン領域と、第２導電型のチャネル領域と、第１導電型のソース領域により、また、ウェル領域が第２導電型である場合には、第２導電型のコレクタ領域および第２導電型のウェル領域と、第１導電型の拡張ドレイン領域と、第２導電型のチャネル領域と、第１導電型のソース領域により、それぞれ保護素子としてＰＮＰＮサイリスタ構造ができる。それによって、静電気でドレインが正電位になった場合に、活性領域においてドレイン電極とソース電極の間で静電破壊が起こる前に、このサイリスタがラッチアップし、静電気を逃がすことができる。
【００３２】
また、上記請求項１２によれば、保護素子となるＰＮＰＮサイリスタ構造を構成する拡張ドレイン領域およびコレクタ電極を、それぞれＴＬＰＭを構成する拡張ドレイン領域およびソース電極と一緒に形成することができる。また、上記請求項１７〜３７の発明によれば、保護素子となるＰＮＰＮサイリスタ構造を構成する拡張ドレイン領域、コレクタ領域およびコレクタ電極を、それぞれＴＬＰＭを構成する拡張ドレイン領域、チャネル領域およびソース電極と一緒に形成することができる。従って、ＴＬＰＭの製造プロセスで、ＴＬＰＭとともに保護素子を作製することができる。
【発明の効果】
【００３３】
本発明にかかる半導体装置によれば、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置が得られる。また、本発明にかかる半導体装置の製造方法によれば、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３４】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。図中の破線は、拡散領域を示す。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３５】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、活性領域３１を囲むように保護素子領域３２が設けられている。ｐ型半導体基板１の表面領域には、ｎ型ウェル領域２ａが設けられている。ｎ型ウェル領域２ａにおいて、４本以上、図示例では４本のトレンチ５が基板表面から形成されている。ｎ型ウェル領域２ａは、これらのトレンチ５により、第１メサ領域３３と第２メサ領域３４と第３メサ領域３５に分割されている。
【００３６】
第１メサ領域３３と第２メサ領域３４は、活性領域３１において交互に配置されており、活性領域３１における最も外側には、第１メサ領域３３が配置されている。第３メサ領域３５は、保護素子領域３２に配置されている。ｎ型ウェル領域２ａにおいて、第１メサ領域３３と第２メサ領域３４の間のトレンチ５の底部には、ドリフト領域となるｎ型拡張ドレイン領域３ａがそのトレンチ底部を囲むように形成されている。また、ｎ型ウェル領域２ａにおいて、第１メサ領域３３と第３メサ領域３５の間のトレンチ５の底部には、ドリフト領域となるｎ型拡張ドレイン領域３ｂがそのトレンチ底部を囲むように形成されている。図では、ｎ型拡張ドレイン領域３ａ，３ｂは拡散領域を示す。
【００３７】
第２メサ領域３４の表面層には、高不純物濃度のｎ型第１ドレイン領域６が設けられている。第１メサ領域３３の表面層には、高不純物濃度のｎ型ソース領域７がトレンチ５に接して設けられている。また、第１メサ領域３３の表面層には、高不純物濃度のｐ型ソース領域８がｎ型ソース領域７に接して設けられている。これらｎ型およびｐ型のソース領域７，８とｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ａ，３ｂの間には、ｐ型チャネル領域４ａがｎ型拡張ドレイン領域３ａ，３ｂに接して設けられている。なお、ｎ型ソース領域７とｐ型ソース領域８がトレンチ５の奥行き方向（図面に垂直な方向）に交互に並んで配置されていてもよい。また、ｎ型拡張ドレイン領域３ａ，３ｂは形成しなくてもよい場合もある。第３メサ領域３５の表面層には、ｐ型コレクタ領域４ｂが設けられている。
【００３８】
各トレンチ５において、第１メサ領域３３に接する側の側壁には、ゲート酸化膜１３とゲート電極１１が設けられている。また、各トレンチ５において、第２メサ領域３４に接する側の側壁には、第１フィールドプレート酸化膜１４ａと第１フィールドプレート電極１２ａが設けられている。各トレンチ５において、第３メサ領域３５に接する側の側壁には、第２フィールドプレート酸化膜１４ｂと第２フィールドプレート電極１２ｂが設けられている。各トレンチ５の、ゲート電極１１と第１フィールドプレート電極１２ａの間、およびゲート電極１１と第２フィールドプレート電極１２ｂの間は、第１層間絶縁膜１５で埋められている。
【００３９】
ｎ型ソース領域７、ｐ型ソース領域８、ｎ型第１ドレイン領域６およびｐ型コレクタ領域４ｂのそれぞれの一部を除いて、基板表面は第２層間絶縁膜１６で覆われている。ドレイン電極９ａは、バリアメタル２１ａで覆われたタングステンプラグ１９ａを介して、ｎ型第１ドレイン領域６に電気的に接続している。ソース電極１０は、バリアメタル２２で覆われたタングステンプラグ２０を介して、ｎ型ソース領域７およびｐ型ソース領域８に電気的に接続している。従って、活性領域３１に形成されたＴＬＰＭは、第２メサ領域３４の表面からドレイン電流を引き出し、第１メサ領域３３の表面からソース電流を引き出す構成となっている。
【００４０】
また、コレクタ電極９ｂは、バリアメタル２１ｂで覆われたタングステンプラグ１９ｂを介して、ｐ型コレクタ領域４ｂに電気的に接続している。コレクタ電極９ｂとソース電極１０の間には、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７により、保護素子となるＰＮＰＮサイリスタ構造ができている。この保護素子は、第１メサ領域３３および第３メサ領域３５からの電流を引き出す構成となっている。これらドレイン電極９ａ、コレクタ電極９ｂ、第１フィールドプレート電極１２ａおよび第２フィールドプレート電極１２ｂは、配線により短絡されて同電位となる。
【００４１】
ここで、第１メサ領域３３と第２メサ領域３４の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ａ（便宜上、第１拡張ドレイン領域３ａとする）の不純物濃度は、第１メサ領域３３と第３メサ領域３５の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ｂ（便宜上、第２拡張ドレイン領域３ｂとする）の不純物濃度に等しくてもよい。あるいは、第１拡張ドレイン領域３ａの不純物濃度が第２拡張ドレイン領域３ｂの不純物濃度よりも低くてもよいし、高くてもよい。ただし、第２拡張ドレイン領域３ｂが第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その理由は、保護素子領域３２の耐圧が活性領域３１の耐圧よりも低くなり、保護素子領域３２を活性領域３１よりも早くブレークダウンさせてラッチアップさせることができるので、保護素子として期待した性能が得られるからである。
【００４２】
次に、図１に示す半導体装置の製造プロセスについて図２〜図５を参照しながら説明する。まず、ｐ型半導体基板１の表面領域にｎ型ウェル領域２ａを形成する。続いて、ｎ型ウェル領域２ａの表面領域にｐ型領域を形成する。続いて、酸化膜２３をマスクとしてトレンチ５を形成し、ｐ型領域を、活性領域３１のｐ型チャネル領域４ａと保護素子領域３２のｐ型コレクタ領域４ｂに分割する。そして、バッファ酸化膜３０を形成した後、各トレンチ５の底面に例えばリン（Ｐ３１）を垂直または斜めにイオン注入する（図２）。
【００４３】
ここで、ウェル領域２の導電型がｐ型ではなくｎ型であるのは、ウェル領域２がｎ型拡張ドレイン領域３ａ，３ｂとつながることによって第２メサ領域３４の表面からドレイン電流を引き出すことができるようにするためである。なお、トレンチ５を形成した後に、ｎ型ウェル領域２ａと、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成してもよい。また、上述したように、ｐ型領域をトレンチ５で分割することにより、ｐ型チャネル領域４ａとｐ型コレクタ領域４ｂを同時に形成してもよいし、別々に形成してもよい。同時に形成する場合には、同一のマスクを用いてイオン注入を行うと、マスクの枚数を少なくでき、コストを低減することができるので、好ましい。
【００４４】
次いで、酸化膜２３を除去し、熱拡散を行って拡張ドレイン領域３ａ，３ｂを形成する。また、トレンチ５の内壁にゲート酸化膜１３と第１フィールドプレート酸化膜１４ａと第２フィールドプレート酸化膜１４ｂを形成し、さらにゲート電極１１と第１フィールドプレート電極１２ａと第２フィールドプレート電極１２ｂを形成する。続いて、基板表面に、ｎ型第１ドレイン領域６とｎ型ソース領域７を形成するためのレジストマスク２４を形成し、第１メサ領域３３のトレンチ脇の部分と第２メサ領域３４に同時に例えば砒素（Ａｓ７５）をイオン注入する（図３）。
【００４５】
なお、ゲート酸化膜１３と第１フィールドプレート酸化膜１４ａと第２フィールドプレート酸化膜１４ｂを同時に形成してもよいし、別々に形成してもよい。また、ゲート電極１１と第１フィールドプレート電極１２ａと第２フィールドプレート電極１２ｂを同時に形成してもよいし、別々に形成してもよい。それらを同時に形成する場合には、上述したように、コストの点で、同一のマスクを用いて形成するのが好ましい。
【００４６】
レジストマスク２４を除去した後、基板表面に、ｐ型ソース領域８を形成するためのレジストマスク２５を形成し、例えばホウ素（Ｂ１１）をイオン注入する（図４）。なお、ホウ素のイオン注入（図４）を行った後に砒素のイオン注入（図３）を行ってもよい。レジストマスク２５を除去した後、熱拡散を行ってｎ型第１ドレイン領域６、ｎ型ソース領域７およびｐ型ソース領域８を形成する。さらに、絶縁膜を堆積し、トレンチ５の、ゲート電極１１と第１フィールドプレート電極１２ａの間、およびゲート電極１１と第２フィールドプレート電極１２ｂの間の部分をそれぞれ第１層間絶縁膜１５で埋めるとともに、基板表面に第２層間絶縁膜１６を堆積する。
【００４７】
その後、第２層間絶縁膜１６の表面を例えばＣＭＰ（化学機械研磨）などにより平坦化する。そして、第２層間絶縁膜１６の上に所望のパターンのレジストマスク２６を形成し、ドレイン用のタングステンプラグ１９ａとソース用のタングステンプラグ２０とコレクタ用のタングステンプラグ１９ｂを埋めるためのコンタクトホール２７を開口する（図５）。レジストマスク２６を除去し、バリアメタル２１ａ，２１ｂ，２２、タングステンプラグ１９ａ，１９ｂ，２０、およびドレイン電極９ａとコレクタ電極９ｂとソース電極１０となる配線を形成すると、図１に示す半導体装置が完成する。コンタクトホール２７を形成する際、また各電極９ａ，９ｂ，１０を形成する際には、上述したように、コストの点で、それぞれ同一のマスクを用いて形成するのが好ましい。
【００４８】
実施の形態１によれば、保護素子領域３２にＰＮＰＮサイリスタ構造の保護素子が形成されるので、静電気でドレインが正電位になった場合に、活性領域３１においてドレイン電極９ａとソース電極１０の間で静電破壊が起こる前に、サイリスタがラッチアップし、静電気を逃がすことができる。従って、ＴＬＰＭとの集積に適した構成の保護素子を備えた半導体装置が得られる。また、同一のマスクを用いて保護素子の各部とＴＬＰＭの各部を同時に形成することができるので、ＴＬＰＭの製造プロセスでＴＬＰＭとともに作製できる保護素子を備えた半導体装置を製造することができる。
【００４９】
実施の形態２．
図６は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図６に示すように、実施の形態２の半導体装置は、実施の形態１において、活性領域３１の最も外側に第２メサ領域３４を配置したものである。従って、実施の形態２では、ＴＬＰＭのソース側とドレイン側の配置が実施の形態１とは逆になっている。その他の構成は、実施の形態１と同じである。
【００５０】
ただし、実施の形態１の説明において、第１拡張ドレイン領域３ａと第２拡張ドレイン領域３ｂの不純物濃度の関係については、第２メサ領域３４と第３メサ領域３５の間のトレンチ底面に設けられたｎ型拡張ドレイン領域３ｂを第２拡張ドレイン領域３ｂとする。また、実施の形態２の半導体装置の製造方法については、活性領域３１においてソース形成領域とドレイン形成領域の配置が実施例１とは逆になっているだけで、その他は実施の形態１と同じである。実施の形態２によれば、実施の形態１と同様の効果が得られる。
【００５１】
実施の形態３．
図７は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図７に示すように、実施の形態３の半導体装置は、実施の形態１において、ｎ型第１ドレイン領域６と第１拡張ドレイン領域３ａの間にｎ型第２ドレイン領域１７ａを設けたものである。ｎ型第２ドレイン領域１７ａは、第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その理由は、ドレイン電流を引き出す部分の拡散抵抗を減らすことによって、全体のオン抵抗を低減させることができるからである。その他の構成は、実施の形態１と同じである。
【００５２】
また、実施の形態３の半導体装置の製造方法については、実施の形態１の製造方法に、マスク１枚でｎ型第２ドレイン領域１７ａを形成する工程を追加すればよい。例えば、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成するためのイオン注入を行う際に、これらのｐ型領域４ａ，４ｂを形成するためのイオン注入を行う際のマスクとは別のマスクを用いてｎ型不純物をイオン注入し、同一の不純物拡散処理によってｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂとともにｎ型第２ドレイン領域１７ａを形成するようにしてもよい。実施の形態３によれば、実施の形態１と同様の効果が得られる。また、実施の形態１よりもオン抵抗の低減を図ることができる。
【００５３】
実施の形態４．
図８は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図８に示すように、実施の形態４の半導体装置は、実施の形態２において、ｎ型第１ドレイン領域６と第１拡張ドレイン領域３ａの間にｎ型第２ドレイン領域１７ａを設けたものである。実施の形態４においても、実施の形態３と同様の理由により、ｎ型第２ドレイン領域１７ａは、第１拡張ドレイン領域３ａよりも高不純物濃度であるのが望ましい。その他の構成は、実施の形態２と同じである。また、実施の形態４の半導体装置の製造方法については、実施の形態３で説明した通りである。実施の形態４によれば、実施の形態１と同様の効果が得られる。また、実施の形態２よりもオン抵抗の低減を図ることができる。
【００５４】
実施の形態５．
図９は、本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。図９に示すように、実施の形態５の半導体装置は、実施の形態１において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。この場合には、ｐ型コレクタ領域４ｂと第２拡張ドレイン領域３ｂの間に、ｎ型第３ドレイン領域１７ｂが第２拡張ドレイン領域３ｂにつながるように設けられているのが望ましい。その理由は、ｎ型第３ドレイン領域１７ｂによってｐ型コレクタ領域４ｂとｐ型ウェル領域２ｂを接合分離することによって、ｐ型コレクタ領域４ｂとｐ型ウェル領域２ｂの間のリーチスルーによる耐圧低下を防ぐことができるからである。また、第１拡散ドレイン領域３ａは、必ず形成し、ｎ型第１ドレイン領域とつながるように設けられているのが望ましい。その理由は、メサ領域３４でドレイン電流を引き出せるようにするためである。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態１と同じである。
【００５５】
また、実施の形態５の半導体装置を製造する際には、実施の形態１の製造方法において、まずｐ型半導体基板１の表面領域にｐ型ウェル領域２ｂを形成する。また、例えば、ｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂを形成するためのイオン注入を行う際に、これらのｐ型領域４ａ，４ｂを形成するためのイオン注入を行う際のマスクとは別のマスクを用いてｎ型不純物をイオン注入し、同一の不純物拡散処理によってｐ型チャネル領域４ａおよびｐ型コレクタ領域４ｂとともにｎ型第３ドレイン領域１７ｂを形成すればよい。実施の形態５によれば、実施の形態１と同様の効果が得られる。また、実施の形態１よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。
【００５６】
実施の形態６．
図１０は、本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。図１０に示すように、実施の形態６の半導体装置は、実施の形態２において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態６においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましく、また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第１ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態２と同じである。また、実施の形態６の半導体装置の製造方法については、実施の形態２および実施の形態５で説明した通りである。実施の形態６によれば、実施の形態２と同様の効果が得られる。また、実施の形態２よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。
【００５７】
実施の形態７．
図１１は、本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。図１１に示すように、実施の形態７の半導体装置は、実施の形態３において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態７においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましい。また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第２ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態３と同じである。また、実施の形態７の半導体装置の製造方法については、実施の形態３および実施の形態５で説明した通りである。
【００５８】
なお、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを形成するにあたって、同一マスクを用いてｎ型不純物のイオン注入を行い、同一の不純物拡散処理により、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを同時に形成するようにしてもよい。実施の形態７によれば、実施の形態３と同様の効果が得られる。また、実施の形態３よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。
【００５９】
実施の形態８．
図１２は、本発明の実施の形態８にかかる半導体装置の構成を示す断面図である。図１２に示すように、実施の形態８の半導体装置は、実施の形態４において、ｎ型ウェル領域２ａの代わりにｐ型ウェル領域２ｂを設けたものである。実施の形態８においても、実施の形態５と同様の理由により、ｎ型第３ドレイン領域１７ｂが設けられているのが望ましい。また、拡張ドレイン領域３ａ、３ｂは、必ず形成し、ｎ型第２ドレイン領域とつながるように設けられているのが望ましい。半導体基板１がｐ型の場合は、ｐ型ウェル領域２ｂを形成しなくてもよい場合がある。その他の構成は、実施の形態４と同じである。また、実施の形態８の半導体装置の製造方法については、実施の形態４および実施の形態５で説明した通りである。
【００６０】
なお、実施の形態７において説明したように、ｎ型第２ドレイン領域１７ａとｎ型第３ドレイン領域１７ｂを同一のマスクを用い、同一の不純物拡散処理を行うことによって、同時に形成するようにしてもよい。実施の形態８によれば、実施の形態４と同様の効果が得られる。また、実施の形態４よりも大幅な高耐圧化を実現できるので、オン抵抗と耐圧のトレードオフ関係を改善することができる。
【００６１】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、ｐ型半導体基板１に代えてｎ型の半導体基板を用いてもよい。また、活性領域３１において第１メサ領域３３と第２メサ領域３４が上記各実施の形態よりも多く設けられていてもよい。さらに、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としてもよい。さらに、第１フィールドプレート電極１２ａ，１２ｂおよび第２フィールドプレート電極１４ａ、１４ｂを備えない半導体装置においても同様の効果を奏することができる。
【産業上の利用可能性】
【００６２】
以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧で大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなどに集積されるパワーＭＯＳＦＥＴに適している。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】図１に示す半導体装置の製造途中の構成を示す断面図である。
【図３】図１に示す半導体装置の製造途中の構成を示す断面図である。
【図４】図１に示す半導体装置の製造途中の構成を示す断面図である。
【図５】図１に示す半導体装置の製造途中の構成を示す断面図である。
【図６】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図７】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図８】本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。
【図９】本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。
【図１０】本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。
【図１１】本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。
【図１２】本発明の実施の形態８にかかる半導体装置の構成を示す断面図である。
【図１３】ＴＬＰＭの構成を示す断面図である。
【符号の説明】
【００６４】
１ 半導体基板
２ａ，２ｂ ウェル領域
３ａ，３ｂ 拡張ドレイン領域
４ａ チャネル領域
４ｂ コレクタ領域
５ トレンチ
６ 第１ドレイン領域
７ ソース領域
９ａ ドレイン電極
９ｂ コレクタ電極
１０ ソース電極
１１ ゲート電極
１２ａ 第１フィールドプレート電極
１２ｂ 第２フィールドプレート電極
１３ ゲート酸化膜
１４ａ 第１フィールドプレート酸化膜
１４ｂ 第２フィールドプレート酸化膜
１５，１６ 層間絶縁膜
１７ａ 第２ドレイン領域
１７ｂ 第３ドレイン領域
２７ コンタクトホール
３１ 活性領域
３２ 保護素子領域
３３ 第１メサ領域
３４ 第２メサ領域
３５ 第３メサ領域
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１導電型のウェル領域と、
前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。
【請求項３】
前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１ドレイン領域の下に、第１導電型の第２ドレイン領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板上に設けられた第２導電型のウェル領域と、
前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。
【請求項６】
第２導電型の半導体基板と、
活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。
【請求項７】
前記第１ドレイン領域の下に第１導電型第２ドレイン領域をさらに備え、前記拡張ドレイン領域は前記第２ドレイン領域と接触されたことを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記コレクタ領域と前記拡張ドレイン領域の間に、第１導電型の第３ドレイン領域をさらに備えることを特徴とする請求項３〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記トレンチの側壁のうち、前記第２メサ領域に接する側壁に沿って設けられた第１フィールド酸化膜と、
前記第１フィールド酸化膜に沿って設けられた第１フィールドプレート電極と、
前記トレンチの側壁のうち、前記第３メサ領域に接する側壁に沿って設けられた第２フィールド酸化膜と、
前記第２フィールド酸化膜に沿って設けられた第２フィールドプレート電極と、
を備えることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記活性領域の最外周に前記第１メサ領域が配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
【請求項１１】
前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
【請求項１２】
半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域の表面層に第２導電型のチャネル領域を形成する工程と、
前記ウェル領域にトレンチを形成して、前記ウェル領域を、活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置される第３メサ領域に分割する工程と、
前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、
前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、
前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、
前記第３メサ領域の表面層に第２導電型のコレクタ領域を形成する工程と、
前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、
前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域の、活性領域の表面層に第２導電型のチャネル領域を形成し、前記活性領域の外側の保護素子領域の表面層に第２導電型のコレクタ領域を形成する工程と、
前記ウェル領域にトレンチを形成して、前記ウェル領域を、前記活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記保護素子領域に配置される第３メサ領域に分割する工程と、
前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、
前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、
前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、
前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、
前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記チャネル領域と前記コレクタ領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記チャネル領域を形成する際に、前記ウェル領域の、前記活性領域の表面層に選択的に第１導電型の第２ドレイン領域を形成し、前記第１ドレイン領域を形成する際に、前記第２ドレイン領域の表面層に前記第１ドレイン領域を形成することを特徴とする請求項１２〜１４のいずれか一つに記載の半導体装置の製造方法。
【請求項１６】
前記チャネル領域を形成する際に、前記ウェル領域の、前記保護素子領域の表面層に選択的に第１導電型の第３ドレイン領域を形成し、前記コレクタ領域を形成する際に、前記第３ドレイン領域の表面層に前記コレクタ領域を形成することを特徴とする請求項１２〜１５のいずれか一つに記載の半導体装置の製造方法。
【請求項１７】
前記第２ドレイン領域と前記第３ドレイン領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記ゲート酸化膜と前記第１フィールドプレート酸化膜と前記第２フィールドプレート酸化膜を同時に形成することを特徴とする請求項１２〜１７のいずれか一つに記載の半導体装置の製造方法。
【請求項１９】
前記ゲート電極と前記第１フィールドプレート電極と前記第２フィールドプレート電極を同時に形成することを特徴とする請求項１２〜１８のいずれか一つに記載の半導体装置の製造方法。
【請求項１】
半導体基板上に設けられた第１導電型のウェル領域と、
前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられた第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。
【請求項３】
前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１ドレイン領域の下に、第１導電型の第２ドレイン領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板上に設けられた第２導電型のウェル領域と、
前記ウェル領域を、活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。
【請求項６】
第２導電型の半導体基板と、
活性領域において交互に配置された第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置された第３メサ領域に分割するトレンチと、
前記トレンチの底面に設けられた第１導電型の拡張ドレイン領域と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿って設けられたゲート酸化膜と、
前記ゲート酸化膜に沿って設けられたゲート電極と、
前記第１メサ領域の表面に設けられた第１導電型のソース領域と、
前記ソース領域と前記拡張ドレイン領域の間に設けられた第２導電型のチャネル領域と、
前記第２メサ領域の表面に設けられ、前記拡張ドレイン領域と接触された第１導電型の第１ドレイン領域と、
前記第３メサ領域の表面に設けられた第２導電型のコレクタ領域と、
前記ソース領域に電気的に接続するソース電極と、
前記第１ドレイン領域に電気的に接続するドレイン電極と、
前記コレクタ領域に電気的に接続するコレクタ電極と、
を備えることを特徴とする半導体装置。
【請求項７】
前記第１ドレイン領域の下に第１導電型第２ドレイン領域をさらに備え、前記拡張ドレイン領域は前記第２ドレイン領域と接触されたことを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記コレクタ領域と前記拡張ドレイン領域の間に、第１導電型の第３ドレイン領域をさらに備えることを特徴とする請求項３〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記トレンチの側壁のうち、前記第２メサ領域に接する側壁に沿って設けられた第１フィールド酸化膜と、
前記第１フィールド酸化膜に沿って設けられた第１フィールドプレート電極と、
前記トレンチの側壁のうち、前記第３メサ領域に接する側壁に沿って設けられた第２フィールド酸化膜と、
前記第２フィールド酸化膜に沿って設けられた第２フィールドプレート電極と、
を備えることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記活性領域の最外周に前記第１メサ領域が配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
【請求項１１】
前記活性領域の最外周に前記第２メサ領域が配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
【請求項１２】
半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域の表面層に第２導電型のチャネル領域を形成する工程と、
前記ウェル領域にトレンチを形成して、前記ウェル領域を、活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記活性領域の外側の保護素子領域に配置される第３メサ領域に分割する工程と、
前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、
前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、
前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、
前記第３メサ領域の表面層に第２導電型のコレクタ領域を形成する工程と、
前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、
前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板の表面層にウェル領域を形成する工程と、
前記ウェル領域の、活性領域の表面層に第２導電型のチャネル領域を形成し、前記活性領域の外側の保護素子領域の表面層に第２導電型のコレクタ領域を形成する工程と、
前記ウェル領域にトレンチを形成して、前記ウェル領域を、前記活性領域において交互に配置される第１メサ領域および第２メサ領域、並びに前記保護素子領域に配置される第３メサ領域に分割する工程と、
前記ウェル領域内で前記トレンチの底面に第１導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁のうち、前記第１メサ領域に接する側壁に沿ってゲート酸化膜を形成し、前記第２メサ領域に接する側壁に沿って第１フィールド酸化膜を形成し、前記第３メサ領域に接する側壁に沿って第２フィールド酸化膜を形成する工程と、
前記ゲート酸化膜に沿ってゲート電極を形成し、前記第１フィールド酸化膜に沿って第１フィールドプレート電極を形成し、前記第２フィールド酸化膜に沿って第２フィールドプレート電極を形成する工程と、
前記第１メサ領域にあるチャネル領域の表面層に第１導電型のソース領域を形成し、前記第２メサ領域の表面層に第１導電型の第１ドレイン領域を形成する工程と、
前記トレンチの内部、並びに前記第１メサ領域、前記第２メサ領域および前記第３メサ領域の上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを開口する工程と、
前記コンタクトホールを介して、前記ソース領域に電気的に接続するソース電極を形成し、前記第１ドレイン領域に電気的に接続するドレイン電極を形成し、前記コレクタ領域に電気的に接続するコレクタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記チャネル領域と前記コレクタ領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記チャネル領域を形成する際に、前記ウェル領域の、前記活性領域の表面層に選択的に第１導電型の第２ドレイン領域を形成し、前記第１ドレイン領域を形成する際に、前記第２ドレイン領域の表面層に前記第１ドレイン領域を形成することを特徴とする請求項１２〜１４のいずれか一つに記載の半導体装置の製造方法。
【請求項１６】
前記チャネル領域を形成する際に、前記ウェル領域の、前記保護素子領域の表面層に選択的に第１導電型の第３ドレイン領域を形成し、前記コレクタ領域を形成する際に、前記第３ドレイン領域の表面層に前記コレクタ領域を形成することを特徴とする請求項１２〜１５のいずれか一つに記載の半導体装置の製造方法。
【請求項１７】
前記第２ドレイン領域と前記第３ドレイン領域を、同一マスクを用いてイオン注入を行うことにより同時に形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記ゲート酸化膜と前記第１フィールドプレート酸化膜と前記第２フィールドプレート酸化膜を同時に形成することを特徴とする請求項１２〜１７のいずれか一つに記載の半導体装置の製造方法。
【請求項１９】
前記ゲート電極と前記第１フィールドプレート電極と前記第２フィールドプレート電極を同時に形成することを特徴とする請求項１２〜１８のいずれか一つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−３２４４７２（Ｐ２００７−３２４４７２Ａ）
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願番号】特願２００６−１５５０２７（Ｐ２００６−１５５０２７）
【出願日】平成１８年６月２日（２００６．６．２）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成１９年１２月１３日（２００７．１２．１３）
【国際特許分類】
【出願日】平成１８年６月２日（２００６．６．２）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
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