【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子は少なくとも１つの第１アモルファス領域を含み、前記第２トランジスタ素子は少なくとも１つの第２アモルファス領域を含む。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。第１アニールプロセスが実施される。前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合されている。前記第１アニールプロセス後に、第２アニールプロセスが実施される。前記第２アニールプロセス中は、前記応力発生層が前記基板上に残されている。
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【課題】ｐ型不純物領域の活性化を低温で行うことを可能にする固体撮像素子の製造方法を提供する。
【解決手段】光電変換が行われる受光センサ部が半導体基体内に形成され、この半導体基体の表面側に配線層又は電極層が形成され、半導体基体に、表面側とは反対の裏面側から光を入射させる裏面照射型構造を有する固体撮像素子を製造する際に、半導体基体の裏面側の部分をアモルファス化してアモルファス半導体層６２を形成する工程と、半導体基体の裏面側へｐ型不純物をイオン注入６３する工程とを、それぞれ行い、その後に、レーザーアニール６５によってｐ型不純物を活性化させることにより、半導体基体の裏面側にｐ型半導体領域３１を形成する。 （もっと読む）

【課題】基板上の半導体装置における素子の電気的特性を概ね同じに揃える。
【解決手段】加熱部１２と記憶部１６と演算部１７と制御部１５とを具備するアニール装置を用いる。加熱部１２は、複数の領域を有し、複数の領域の各々ごとにアニール温度の調整が可能である。記憶部１６は、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と加熱対象の素子の電気的特性とを関連付けた実績データを記憶する。演算部１７は、複数の領域の各々ごとに、基板上の製造中の当該領域に対応する素子の形状パラメータに基づいて、記憶部１６を参照して、所望の電気的特性を得られるアニール温度）を決定する。制御部１５は、記複数の領域の各々ごとに、決定されたアニール温度で当該領域に対応する素子を加熱するように加熱部１２を制御する。 （もっと読む）

【課題】フィン構造体及びこれを適用したフィントランジスタの製造方法を提供する。
【解決手段】側面を持つメサ構造体を基板に複数形成した後、この上に半導体層を形成するフィン構造体の製造方法を提供する。半導体層上にはキャッピング層が形成され、したがって、半導体層は、キャッピング層により保護され、フィン構造体で製造される部分を持つ。キャッピング層は、平坦化によりその上部が一部除去され、これを通じてメサ構造体の上面に位置する半導体層が除去され、したがって、メサ構造体の側面に相互隔離されたフィン構造体が形成される。これにより、非常に狭い幅のフィン構造体を形成でき、フィン構造体の厚さ及び位置の制御が非常に容易になる。 （もっと読む）

【課題】 トランジスタのドレイン電流がその表面に形成された絶縁膜の応力によって変化することを利用して、ウェハ面内におけるドレイン電流バラツキの抑制された半導体装置を提供する。
【解決手段】 ＭＯＳ型トランジスタ素子上に応力調整用絶縁膜１０を有し、ＭＯＳ型トランジスタ素子のゲート線幅Ｌｇの設計値からの変動量に応じて、応力調整用絶縁膜１０の応力が紫外線１１の照射により調整されている。ＭＯＳ型トランジスタ素子がＰ型ＭＯＳＦＥＴの場合は、同じ設計値に対してゲート線幅が小さいほど応力が大きくなるように調整され、ＭＯＳ型トランジスタ素子がＮ型ＭＯＳＦＥＴの場合は、同じ設計値に対してゲート線幅が大きいほど応力が大きくなるように調整されている。 （もっと読む）

【課題】ゲート絶縁膜のリーク電流の増加を抑制することができる半導体装置を得ること。
【解決手段】シリコン基板１上にＳｉＯＮ膜１２−１ａを形成する工程と、ＳｉＯＮ膜１２−１ａ上にハフニウムと酸素とが結合したハフニウムオキサイドを含むハフニウムオキサイド膜１２−２ａを形成する工程と、ハフニウムオキサイド膜１２−２ａ中にハフニウムをイオン注入する工程と、ハフニウムをイオン注入したハフニウムオキサイド膜１２−２ａをアニール処理して活性化させる工程と、ハフニウムオキサイド膜１２−２ａ上にゲート電極となるＰｔ膜を形成する工程と、Ｐｔ膜、ハフニウムオキサイド膜１２−２ａ、ＳｉＯＮ膜１２−１ａを所定の形状にパターニングする工程と、を含む。 （もっと読む）

本発明において、半導体デバイスの接触抵抗を減少する方法が提供される。一実施形態では、この方法は、ソース及びドレイン領域並びにゲート構造を有する半導体デバイスが形成された基板を準備するステップと、熱アニールプロセスにより基板上でケイ化プロセスを遂行するステップと、基板上でレーザーアニールプロセスを遂行するステップと、を備えている。別の実施形態では、この方法は、注入されたドーパントを有する基板を準備するステップと、熱アニールプロセスにより基板上でケイ化プロセスを遂行するステップと、レーザーアニールプロセスによってドーパントを活性化するステップと、を備えている。 （もっと読む）

【課題】所望の仕事関数を有するフルシリサイドゲート電極を形成する。
【解決手段】半導体基板上にゲート絶縁膜を介してポリシリコンを形成して（ステップＳ１）、ボロンやヒ素等の不純物をイオン注入した後（ステップＳ２）、そのポリシリコンにレーザを照射する（ステップＳ３）。このレーザ照射後のポリシリコンをフルシリサイド化し（ステップＳ４）、フルシリサイドゲート電極を形成する。イオン注入後のレーザ照射により、不純物を固溶限界の制限を受けずにゲート電極材料内に分布させることが可能になるため、導入した不純物の量に応じた仕事関数を有するフルシリサイドゲート電極を形成することが可能になる。 （もっと読む）

【課題】ｐ型及びｎ型のＭＯＳＦＥＴのいずれにおいても、仕事関数が制御されていることにより、閾値電圧が低減され且つ制御されたＣＭＯＳトランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１０１と、半導体基板１０１におけるｎ型ＭＯＳＦＥＴ領域の上に形成された第１のゲート電極１３１と、半導体基板１０１におけるｐ型ＭＯＳＦＥＴ領域の上に形成された第２のゲート電極１３２とを備え、第１のゲート電極１３１は、シリコン層１０７及びその上に形成された第１の金属シリサイド層１１８を含み、第２のゲート電極１３２は、金属過剰な第２の金属シリサイド層１１９を含む。 （もっと読む）

【課題】超高速昇降温アニールによるスリップ転位や脆性破壊に対するウェハ強度を確保できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、バルク内部の酸素析出物密度が５×１０^６〜５×１０^７ｃｍ^−３で、そのサイズが１００ｎｍより小さく、且つ溶存酸素濃度が１．１×１０^１８〜１．２×１０^１８ｃｍ^−３のＳｉ基板の主表面に不純物をイオン注入する工程と、前記Ｓｉ基板に昇降温速度が１×１０^５℃／ｓｅｃより高い超高速昇降温アニールを施し、前記不純物を電気的に活性化して半導体素子の少なくとも一部を形成する工程とを具備する。 （もっと読む）

【課題】ＭＩＳＦＥＴのゲート電極、ソース領域およびドレイン領域にニッケルシリサイド膜を形成した場合に、このニッケルシリサイド膜の高抵抗化および凝集を抑制できる一方で、層間絶縁膜中に含まれる水素や水分を充分に除去できる技術を提供する。
【解決手段】ＭＩＳＦＥＴのゲート電極６ａ、６ｂ、ソース領域およびドレイン領域にニッケルシリサイド膜１６を形成する。その後、半導体基板１上に窒化シリコン膜１７を形成する。続いて、半導体基板１に対してスパイクアニールを実施する。スパイクアニールは、例えば、レーザアニール装置を用いて行ない、温度を７００℃以上１３００℃以下にし、かつ、加熱時間を１マイクロ秒以上１ミリ秒以下にする条件で実施する。 （もっと読む）

【課題】 高温で長時間の活性化熱処理を行うことなく、パターンエッジ部周辺に発生す
る応力を軽減することにより高濃度不純物領域の活性化熱処理で発生する転位の拡張を抑
制する。
【解決手段】 ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成に
おいて、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を
形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処
理によって、ｎ−低濃度不純物領域１０６を形成する。さらにゲート電極に隣接するゲー
ト電極側壁１０４を形成する。このゲート電極側壁１０４等をイオン注入マスクとして、
ｎ＋高濃度不純物領域１０７をイオン注入で形成し、ソース・ドレイン領域１０８を形成
する。
さらに第１のゲート電極側壁１０４に隣接して、第２のゲート電極側壁１０５を形成す
る。その後、ソース・ドレイン領域１０８の活性化熱処理を行う。 （もっと読む）

【課題】高性能の高誘電率ゲート絶縁膜を安価に製造することができる、半導体装置の製造方法を提供する。
【解決手段】半導体基板１０１に、ｐウェル１０３およびｎウェル１０４を形成し、半導体基板１０１の表面に高誘電率膜１０５ａおよびシリコン膜１０５ｂを形成し、さらに、これらの膜を１０００〜１０５０℃でアニールする。そして、高誘電率膜１０５ａおよびシリコン膜１０５ｂをパターニングして、高誘電率ゲート絶縁膜１０６，１０７およびゲート電極１０８，１０９を形成し、エクステンション領域１１１，１１４、サイドウォール１１０，１１３、高濃度不純物領域１１２，１１５等を形成する。 （もっと読む）

【課題】エピタキシャル成長層からなるエクステンション部を有し、かつ、ゲート長の短い半導体装置の製造方法を提供する。
【解決手段】本実施形態に係る半導体装置の製造方法は、半導体基板１上に、第１ゲート２２を形成する工程と、少なくとも第１ゲート２２の表面を窒化処理して、第１ゲートを保護する窒化膜２４を形成する工程と、窒化処理において半導体基板１上に形成された窒化膜２４を選択的に除去する工程と、第１ゲート２２の両側における半導体基板１上に、エピタキシャル成長層を形成する工程とを有する。 （もっと読む）

本発明は概して、基板の所望の領域にアニーリングプロセスを実行するために使用される１つ以上の装置および種々の方法について説明している。一実施形態では、多量のエネルギーが該基板の表面に送出されて、該基板のある所望の領域を優先的に溶解して、事前の処理ステップから作成された不要なダメージを除去して、該基板の種々の領域においてドーパントをより均等に分布させて、および／または該基板の種々の領域を活性化させる。該優先的溶解プロセスは、該基板の該溶解領域における該ドーパント原子の拡散レートおよび溶解度の増大ゆえに、該溶解領域における該ドーパントのより均一な分布を可能にする。従って溶解領域の作成は、１）ドーパント原子をより均一に再分布させること、２）事前処理ステップで作成された欠陥が除去されること、および３）極めて急激なドーパント濃度を有する領域が形成されることを可能にする。 （もっと読む）

【課題】ソース・ドレイン領域及びゲート電極を高不純物密度化し、且つゲートリーク電流を抑制した半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体領域２と、半導体領域２の一部を挟んだ第２導電型のソース領域９ａ及びドレイン領域９ｂと、ソース領域９ａと半導体領域２との間のソース領域９ａより浅い第２導電型のソースエクステンション領域１１ａと、ドレイン領域９ｂと半導体領域２との間のドレイン領域９ｂより浅い第２導電型のドレインエクステンション領域１１ｂと、半導体領域２の上の第１ゲート絶縁膜７１ｎと、この第１ゲート絶縁膜７１ｎの上の窒素濃度２０〜５７％の第２ゲート絶縁膜７２ｎと、この第２ゲート絶縁膜７２ｎの上の第２導電型の半導体多結晶膜からなるゲート電極７７ｎとを備える。 （もっと読む）

【課題】Ｓｉウェハ中にダメージを発生させないフラッシュランプアニール法を実現すること。
【解決手段】半導体装置の製造方法は、単結晶Ｓｉ領域を含むＳｉウェハであって、前記単結晶Ｓｉ領域上に長手方向が前記単結晶Ｓｉ領域の結晶方位と異なるラインパターンを含むパターンが設けられた前記Ｓｉウェハの上方に、光源としてフラッシュランプ光源またはライン状のビームを出射するレーザーを配置する工程と、前記光源から放射された光により前記Ｓｉウェハを加熱する工程であって、前記光により前記Ｓｉウェハ上に形成される光強度分布が、前記単結晶Ｓｉ体領域の結晶方位とは異なる方向において強度が最大値となる分布が形成されるように、前記Ｓｉウェハを加熱する工程とを有し、前記単結晶Ｓｉ領域の前記結晶方位が、前記単結晶Ｓｉ領域の劈開面の面方位であることを特徴とする。 （もっと読む）

【課題】高集積化に最適化された、不純物ドーピング領域を含む半導体素子及びその形成方法を提供する。
【解決手段】この方法は、半導体基板にクラスタ型ドーパントイオンを注入して不純物注入領域を形成する段階（Ｓ２００）と、前記不純物注入領域にレーザアニーリング工程を実行して不純物ドーピング領域を形成する段階（Ｓ２１０）とを含む。 （もっと読む）

【課題】応力制御膜に生ずる複数の歪によって異なる複数種のトランジスタのチャネル移動度を向上させる。
【解決手段】シリコン基板２１上にｎ型ＦＥＴ素子領域３０aとｐ型ＦＥＴ素子領域３０bとを形成し、ゲート電極２５a,２５bおよびソース・ドレイン領域２８a,２８bを内包すると共に、ｐ型ＦＥＴ素子領域３０bに対して最適化された真性応力を有する応力制御膜３１を形成し、ｎ型ＦＥＴ素子領域３０a上の応力制御膜３１に対して化学反応処理を施すことによって、ｎ型ＦＥＴ素子領域３０a上に他とは異なる真性応力を有する応力制御膜３１aにす。こうして、互いに異なる応力を両ＦＥＴ素子領域３０a,３０bに作用させてチャネル領域の電子移動度を向上させ、ドレイン電流を向上させる。 （もっと読む）