制御されたチャネル歪みおよび接合抵抗を有するＮＭＯＳトランジスタ、およびその製造方法が、本明細書で提供される。いくつかの実施形態において、ＮＭＯＳトランジスタを形成するための方法は、（ａ）ｐ型シリコン区域を有する基板を準備すること、（ｂ）ｐ型シリコン区域の上にシリコンシード層を堆積すること、（ｃ）シリコン、シリコンおよび格子調整元素またはシリコンおよびｎ型ドーパントを備えるシリコン含有バルク層をシリコンシード層の上に堆積すること、（ｄ）（ｃ）で堆積されたシリコン含有バルク層に欠けている格子調整元素またはｎ型ドーパントのうちの少なくとも１つをシリコン含有バルク層の中に注入すること、（ｅ）（ｄ）の注入の後、シリコン含有バルク層をエネルギービームを用いてアニールすることを含むことができる。いくつかの実施形態において、基板は、その中に画定されたソース／ドレイン区域を有する、部分的に製造されたＮＭＯＳトランジスタデバイスを備えることができる。
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【課題】 高誘電体ゲート絶縁膜およびシリコン基板との界面を高品質化して、ＭＩＳＦＥＴの特性向上を図る。
【解決手段】 シリコン基板１１上にｈｉｇｈ−ｋ膜２１とゲート電極２４を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理２３を施し、その後のプロセス温度を６００℃以下で行う、半導体装置の製造方法。 （もっと読む）

【課題】 所望の極浅拡散層を形成することが可能な半導体製造方法を提供する。
【解決手段】
シリコン基板１にイオン注入するイオン注入工程と、イオン注入工程の後に、シリコン
基板１にマイクロ波を照射するマイクロ波照射工程と、マイクロ波照射工程の後に、シリ
コン基板１を熱処理装置に移し、シリコン基板に０．１ミリ以上１００ｍ秒以下のパルス
幅の光を照射することにより、シリコン基板１を熱処理する熱処理工程と、を備える。 （もっと読む）

【課題】混晶層に発生する転位、結晶欠陥を抑制することができる半導体装置を提供すること。
【解決手段】ｐ型のＳｉ基板１３表面のｎ型ウェル層１６の両端に形成され、ＳｉおよびＧｅからなる混晶層１８と、これらの混晶層１８の表面にそれぞれ形成されたｐ型の不純物注入層１９、２０と、これらの不純物注入層１９、２０をそれぞれドレイン領域、ソース領域とするｐＭＯＳＦＥＴ１５−１と、を具備する素子領域１１と、この素子領域１１を囲うようにＳｉ基板１３の表面に形成された素子分離層１４−１と、この素子分離層１４−１外のＳｉ基板１３の表面に前記素子領域１１の混晶層１８と同一材料で形成され、その主方向が、Ｓｉ基板１３の＜１１０＞方向とは異なるダミーパターン３５と、を具備する。 （もっと読む）

【課題】低いシート抵抗を得る不純物活性化方法、および、ソース・ドレイン拡張部を均一な深さで再現性よく形成する製造方法を提供。
【解決手段】半導体基板２１において半導体基板２１よりも不純物濃度が高いボロンイオン注入層４３が形成されており、ボロンイオン注入層４３にパルス幅が１０〜１０００フェムト秒のパルスレーザー光を照射して、ボロンイオン注入層４３を活性化させる。パルスレーザー光におけるパルス幅、レーザーフルーエンスおよび照射パルス数を含む照射条件を変更することにより、パルスレーザー光照射後のボロンイオン注入層４３のシート抵抗を制御する。 （もっと読む）

【課題】工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現する。
【解決手段】ゲート電極１０４ａ，１０４ｂ及びソース／ドレイン領域１０７ａ，１０７ｂのＮｉシリサイド化を行うに際して、１回目のＮｉシリサイド化の後に１回目のｍsecアニール処理であるフラッシュランプアニール処理を行い、２回目のＮｉシリサイド化、更には必要であれば２回目のフラッシュランプアニール処理を行って、ソース／ドレイン領域１０７ａ，１０７ｂ上には１回目のフラッシュランプアニール処理で形成されたＮｉＳｉ層１１１ｂを維持した状態で、フル・シリサイドゲート電極１１５ａ，１１５ｂを形成する。 （もっと読む）

【課題】歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。 （もっと読む）

【課題】より高温の活性化ＦＬＡを行ってもウェハが割れることなく、ＳＤエクステンション抵抗を下げることができる半導体装置の製造方法を提供する。
【解決手段】ウェハをウェハ表面温度１１００℃以上に０．１〜１０ミリ秒で加熱するための高強度のフラッシュランプアニールを照射する際、その直前のウェハ表面温度を８００〜１０００℃と高温にする。ウェハの予備加熱を、波形を調整したフラッシュで行うことにより不純物の拡散を抑制する。この手法により、アモルファス層を形成していないウェハ表面を効果的に活性化できるため、欠陥が少なく、かつ浅く低抵抗な接合が形成できる。 （もっと読む）

【課題】不純物を活性化するときにミリ秒アニールを用いても、電圧ストレスに起因した閾値電圧のシフト量が大きくなることを抑制する。
【解決手段】半導体基板１００上に、酸化シリコンより誘電率が高い高誘電率膜１３４を含むゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０上に、金属膜を含むゲート電極１４０を形成する。半導体基板１００に不純物を導入することにより、エクステンション領域１７０を形成する。エクステンション領域１７０に光を照射することにより、エクステンション領域１７０が１０００℃以上となる時間を１００ミリ秒以下にした第１の熱処理を行う。ついで、半導体基板１００に７００℃以上９００℃以下の第２の熱処理を行う。 （もっと読む）

【課題】高い仕事関数及び高温安定性を備えたメタルゲートを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート誘電体層１０８と、ゲート誘電体層１０８上に形成された酸素を含む合金層１１０と、酸素を含む合金層１１０上に形成されたRe層１１２と、ゲート誘電体層１０８と酸素を含む合金層１１０との間に位置するRe酸化物層５０２を含むp 型電界効果トランジスタを具備する。 （もっと読む）

【課題】半導体基板の表面を均一にアニールする半導体装置の製造方法を提供する。
【解決手段】半導体基板に第１不純物元素を注入する工程と、前記半導体基板上に絶縁膜となる酸化膜または窒化膜を形成する膜成膜工程と、前記絶縁膜上にシリコン膜を形成するシリコン膜成膜工程と、前記シリコン膜に第２不純物元素を注入する注入工程と、前記第２不純物元素が注入された前記シリコン膜にシリコンの吸収端の波長よりも短い波長の光を照射する短波長光アニール工程と、前記短波長光アニール工程の後、前記シリコン膜にシリコンの吸収端の波長よりも長い波長の光を照射する長波長光アニール工程と、を有する半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】素子基板の剛性を確保することと、ゲート絶縁膜に効率良く水素を供給することを、両立させることができる技術を提供する。
【解決手段】本発明の半導体素子の製造方法は、素子基板２の第１面側にトランジスタ３とこれに電気的につながる配線層１２，１６を形成する工程と、素子基板２の第１面と反対側の第２面に複数の孔２１を形成する工程と、それらの孔２１を通して素子基板２の第２面からトランジスタ３のゲート絶縁膜５に水素を供給する工程とを有する。 （もっと読む）

【解決手段】
トランジスタのドーパントプロファイルは、その場で(in situ)ドープされた歪誘起半導体合金に基いて得ることができ、段階的なドーパント濃度が高さ方向に沿って確立され得る。その結果、半導体合金をチャネル領域にごく近接して位置させることができ、それにより全体的な歪誘起効果を高めることができる一方で、最終的に得られるドーパントプロファイルについて過度に妥協しなくてよい。更に、半導体合金を選択的に成長させるのに先立ち追加的な注入種が組み込まれてよく、それにより内部歪の注入誘起緩和を回避することができる。 （もっと読む）

【課題】ゲート電極の空乏化と、ゲート電極内の不純物量の減少ないしはバラつきと、イオンがゲート絶縁膜を突き抜けてしまうことに起因したゲート絶縁膜の信頼性低下及び閾値変動を抑制する。
【解決手段】第１注入工程（図１（ｂ）、図１（ｃ））と第２注入工程（図１（ｄ）、図１（ｅ））を備える。第１注入工程ではゲート絶縁膜５と、ゲート電極９、１０となる膜６と、が形成された半導体基板１のゲート電極９、１０となる部分に、ｎ型又はｐ型の導電型のイオンを注入する。第２注入工程では、ゲート電極９、１０に同じ導電型のイオンを注入する。第１注入工程で注入するイオンの質量は、第２注入工程で注入するイオンよりも大きくする。これにより第１注入工程による不純物の濃度分布の縦方向におけるピーク位置を、第２注入工程による不純物のピーク位置よりもゲート絶縁膜５寄りにする。 （もっと読む）

【課題】 エッチング処理を行わなくても、基底面内転位を有する半導体層から結晶成長された半導体層に基底面内転位が伝播することを防止することができる技術を提供する。
【解決手段】 本発明の方法は、半導体層２の表面２ａにおける基底面内転位６の位置８を特定する特定工程と、特定工程で特定された位置８において結晶の再配列を行う結晶再配列工程と、結晶再配列工程の後に表面２ａから半導体層を結晶成長させる結晶成長工程とを備えている。本発明によると、結晶成長された半導体層に基底面内転位６が伝播しない。基底面内転位６が結晶成長された半導体層に伝播していないために、リーク電流を抑えることができる。 （もっと読む）

【課題】ゲート絶縁膜形成工程のような大きな熱負荷を避けて、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現し、オン電流が向上する半導体装置の製造方法を提供することである。
【解決手段】 ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡを用いたアニールで行う、さらに、その後のエクステンション／ハロー注入、深いＳ／Ｄ注入の後の活性化を、拡散レスアニールで行う。 （もっと読む）

【課題】微細化し、サーマルバジェットの小さなアニールプロセスを用いてトランジスタを作製しても、リーク電流の増大を抑制できる半導体装置を提供すること。
【解決手段】第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、前記ゲート電極とは絶縁された形で、前記ゲート電極の直下の前記半導体基板のチャネル領域の両側に、第２導電型の不純物がドーピングされたソース・ドレイン領域を有し、前記ソース・ドレイン領域と前記チャネル領域の間に、前記ソース・ドレイン領域と同じ第２導電型であり、前記ソース・ドレイン領域よりも浅く、前記ソース・ドレイン領域と繋がったエクステンション領域を有し、前記エクステンション領域の近傍の第１導電型の領域に、周囲の領域よりも格子欠陥密度の高い高密度欠陥領域が局所的に形成され、前記高密度欠陥領域には、点欠陥が集合した点欠陥集合体が含まれている。 （もっと読む）

【課題】製造プロセスにおいてフォトレジスト構造等の追加工程を必要としない、非対称なＤＳＳ構造の半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ１３、２３と、一方のオフセットスペーサ２３の側面に形成されたゲート側壁２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５を挟む領域に形成され、チャネル領域２５側に導電型不純物が偏析して形成されたエクステンション領域２４ａを有するソース・ドレイン領域２４と、ソース・ドレイン領域２４上にオフセットスペーサ１３に接して形成されたシリサイド層１６、及び、ゲート側壁２７に接して形成されたシリサイド層２６と、を有した半導体装置１とする。 （もっと読む）

【課題】 低温で形成されたＳｉＯ_２膜は高温で形成されたＳｉＯ_２膜より特性が僅かに劣るため、そのままでは使う事が出来なかった。又、高温で形成されたＳｉＯ_２膜と同等の特性を得るためには、後工程で少なくとも５００℃以上でのアニールを行う必要があった。ところが、プロセス低温化の要求から、基板温度を５００℃以下に維持したまま、高品質なＳｉＯ_２膜を形成する技術の開発が必要とされていた。
【解決手段】
活性な酸素原子を用いて５００℃以下の低温でＳｉＯ_２膜を成膜後、紫外光をシリコン基板のシリコン酸化膜側表面に１回または複数回照射する事で、Ｓｉ基板を高温にする事なくＳｉＯ_２膜の特性を改善させる事が可能となった。前記紫外光とは、２００ｎｍ以上３７０ｎｍ以下の波長のみが含まれ、１回の照射時間が０．１マイクロ秒以下であり、照射１回当たりのエネルギー密度が０．０１Ｊ／ｃｍ^２以上であるという条件を満たす紫外光である。 （もっと読む）

【課題】熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置を提供する。
【解決手段】ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子を備えるＣＭＩＳ素子において、ｎ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上にケイ窒化タンタル膜よりなるゲート電極１０を形成する。一方、ｐ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上に、酸化アルミニウム膜よりなるしきい値調整膜７を形成する。そして、このしきい値調整膜７上に、ケイ窒化タンタル膜よりなるゲート電極１１を形成する。 （もっと読む）