半導体装置及びその製造方法
【課題】製造プロセスにおいてフォトレジスト構造等の追加工程を必要としない、非対称なＤＳＳ構造の半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ１３、２３と、一方のオフセットスペーサ２３の側面に形成されたゲート側壁２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５を挟む領域に形成され、チャネル領域２５側に導電型不純物が偏析して形成されたエクステンション領域２４ａを有するソース・ドレイン領域２４と、ソース・ドレイン領域２４上にオフセットスペーサ１３に接して形成されたシリサイド層１６、及び、ゲート側壁２７に接して形成されたシリサイド層２６と、を有した半導体装置１とする。
【解決手段】半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ１３、２３と、一方のオフセットスペーサ２３の側面に形成されたゲート側壁２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５を挟む領域に形成され、チャネル領域２５側に導電型不純物が偏析して形成されたエクステンション領域２４ａを有するソース・ドレイン領域２４と、ソース・ドレイン領域２４上にオフセットスペーサ１３に接して形成されたシリサイド層１６、及び、ゲート側壁２７に接して形成されたシリサイド層２６と、を有した半導体装置１とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、非対称なソース・ドレイン電極を持つＤＳＳ半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、ゲート電極の側面に通常のゲート側壁を形成せずに、オフセットスペーサ（幅の狭いゲート側壁）のみを形成し、ソース・ドレイン領域の上面にシリサイド層を形成したトランジスタが知られている（例えば、非特許文献１参照）。
【０００３】
この非特許文献１に記載の半導体装置によれば、シリサイド層がソース・ドレイン領域のエクステンション領域のチャネル領域側の端部に近い領域に形成される。そのため、エクステンション領域中の導電型不純物が、シリサイド層により、エクステンション領域と半導体基板との界面付近に押し出されて偏析する。これにより、界面付近のエクステンション領域の不純物プロファイルは非常に高濃度かつ急峻になり、界面寄生抵抗が減少するため、トランジスタオン電流が向上する。なお、この様な技術は偏析ショットキー技術等と呼ばれ、この様な構造は、ＤＳＳ（Dopant Segregated Schottky）構造等と呼ばれている。
【０００４】
しかし、ＤＳＳ構造の半導体装置は、通常のＭＯＳＦＥＴと比べ、寄生抵抗が低く、かつキャリアの注入速度が高いため、高い駆動電流を有するが、ゲート端においてシリサイド／Ｓｉ界面から接合端までの距離が極端に浅く接合リーク電流が高くなるため、オフ電流に影響を及ぼすという問題がある。
【０００５】
一方、ゲート構造におけるスペーサ構造をソース・ドレイン領域に対して非対称にするものがある（例えば、特許文献２参照）。この特許文献２に記載の非対称の側壁スペーサの形成方法では、フォトレジスト構造によりイオンビームを一部遮蔽することにより非対称の側壁スペーサ構造を形成するものであり、製造プロセスとしてフォトレジスト構造を形成するステップが必要であるという問題がある。
【非特許文献１】A Kinoshita et al., Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials Tokyo, 2004, pp.172-173.
【特許文献２】特表２００７−５０１５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、製造プロセスにおいてフォトレジスト構造等の追加工程を必要としない、非対称なＤＳＳ構造の半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側面に形成されたスペーサ、一方の前記スペーサの側面に形成されたゲート側壁、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域、前記チャネル領域の両側に形成され前記チャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有するソース・ドレイン領域、および前記ソース・ドレイン領域上に形成されたシリサイド領域を有し、前記ソース・ドレイン領域のソース側の前記シリサイド領域とドレイン側の前記シリサイド領域が、ゲート電極に対して非対称に形成されていることを特徴とする半導体装置を提供する。
【０００８】
また、本発明の一態様によれば、半導体基板上のトランジスタ領域に、ゲート電極をゲート絶縁膜を介して形成する工程と、前記ゲート電極の両側面に、スペーサをそれぞれ形成する工程と、前記スペーサ、及び、前記ゲート電極をマスクとして用いて、前記半導体基板上の前記トランジスタ領域に不純物を注入して、ソース・ドレイン領域のエクステンション領域を形成する工程と、前記スペーサの側面に、ゲート側壁を形成する工程と、前記スペーサ、及び、前記ゲート電極をマスクとして用いて、前記ソース・ドレイン領域のソース側又はドレイン側のいずれか一方の前記ゲート側壁に異方性の改質処理を施す工程と、前記ソース側の前記ゲート側壁を選択的に剥離する工程と、前記改質処理を施した前記ゲート側壁を剥離した後、前記半導体基板の前記トランジスタ領域の前記スペーサの両側の露出した領域に、シリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明の実施の態様によれば、製造プロセスにおいてフォトレジスト構造等の追加工程を必要としない、非対称なＤＳＳ構造の半導体装置及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
（本発明の第１の実施の形態）
（半導体装置１の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は
、半導体基板２上に素子分離領域３により電気的に分離されたＭＯＳＦＥＴ１０を有する。
【００１１】
半導体基板２は、バルクＳｉ基板、ＳＯＩ（Silicon on Insulator）基板等を用いることができる。
【００１２】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１３】
ＭＯＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ１３、２３と、一方のオフセットスペーサ２３の側面に形成されたゲート側壁２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５を挟む領域に形成され、チャネル領域２５側に導電型不純物が偏析して形成されたエクステンション領域２４ａを有するソース・ドレイン領域２４と、ソース・ドレイン領域２４上にオフセットスペーサ１３に接して形成されたシリサイド層１６、及び、ゲート側壁２７に接して形成されたシリサイド層２６と、を有して概略構成される。
【００１４】
ソース・ドレイン領域２４は、コンタクト層としてのシリサイド層１６、２６、及び、ビア３０を介して配線３１に接続され、層間絶縁膜３２、保護膜３３等を有して全体が構成されている。
【００１５】
ゲート絶縁膜２１は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１６】
ゲート電極２２は、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ゲート電極２２には、ＭＯＳＦＥＴ１０がｎ型ＭＯＳＦＥＴの場合には、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。また、ゲート電極２２がＳｉ系多結晶からなる場合は、上部にシリサイド層が形成されてもよい。また、ゲート電極２２は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極とＳｉ系多結晶電極を積層した構造であってもよい。
【００１７】
スペーサとしてのオフセットスペーサ１３、２３は、例えば、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。オフセットスペーサ１３、２３の厚さは、ソース・ドレイン領域２４のエクステンション領域２４ａ、２４ｂ、シリサイド層１６、２６等の形成位置に影響を与えるものであり、例えば、約１２ｎｍであることが好ましい。
【００１８】
ゲート側壁２７は、ソース・ドレイン領域２４のドレイン側にのみ形成されており、例えばＳｉＮからなる単層構造や、ＳｉＮとＳｉＯ２からなる２層構造、更には３層以上の構造であってもよい。
【００１９】
ソース・ドレイン領域２４は、浅いエクステンション領域２４ａと深いディープ領域２４ｂを含み、ＭＯＳＦＥＴ１０がｎ型ＭＯＳＦＥＴの場合には、Ａｓ、Ｐ等のｎ型不純物を半導体基板２のｎ型ＭＯＳＦＥＴの領域に注入することにより形成される。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ２等のｐ型不純物を半導体基板２のｐ型ＭＯＳＦＥＴの領域に注入することにより形成される。
【００２０】
シリサイド層１６、２６は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなり、ソース・ドレイン領域２４の上面の露出部分に形成される。シリサイド層１６は、ソース・ドレイン領域２４のソース側のオフセットスペーサ１３に、これと接して形成されている。また、シリサイド層２６は、ゲート側壁２７に、これと接して形成されている。
【００２１】
ソース側に形成されたシリサイド層１６は、ソース・ドレイン領域２４のエクステンション領域２４ａのチャネル領域２５側の端部に近い領域に形成される（ＤＳＳ構造）。そのため、エクステンション領域２４ａ中の不純物が、シリサイド層１６により、エクステンション領域２４ａと半導体基板２との界面付近に押し出されて偏析する。これにより、界面付近のエクステンション領域２４ａの不純物プロファイルは非常に高濃度かつ急峻になり、界面寄生抵抗が減少するため、ＭＯＳＦＥＴ１０のオン電流を向上させることができる。尚、ｎ型ＭＯＳＦＥＴは、ｐ型ＭＯＳＦＥＴと比較して、ＤＳＳ構造によるオン電流向上の効果が大きいことが知られている。
【００２２】
尚、上記説明はＭＯＳＦＥＴで行なったが、本発明の実施の形態は、一般的に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)に適用できる。
【００２３】
（第１の実施の形態の効果）
本発明の第１の実施の形態に係る半導体装置１は、非対称なソース／ドレイン電極を持つＤＳＳ構造のＭＯＳＦＥＴである。この非対称ＤＳＳ ＭＯＳＦＥＴによる効果を以下に示す従来のＭＯＳＦＥＴ、及び、ＤＳＳ ＭＯＳＦＥＴと比較する。
【００２４】
図４は、従来のＭＯＳＦＥＴ１００の半導体装置の断面図である。このＭＯＳＦＥＴ１００は、ゲート側壁２７が、ソース・ドレイン領域２４のソース側とドレイン側の両側に形成された構造である。シリサイド層２６は、ソース側及びドレイン側共に、ゲート側壁２７にこれと接して形成されている。従って、シリサイド−ドレイン接合間の距離が十分にあるので、接合リーク電流は問題にならない。しかし、シリサイドからゲート端までの距離が長いため、ソース端の抵抗が高くなり、キャリアの注入速度が小さい。従って、従来のＭＯＳＦＥＴ構造は、ＬＳＴＰ（Low Stand-by Power）ＣＭＯＳには適すが、ＨＰ（High Performance）ＣＭＯＳには、あまり適さないという問題がある。
【００２５】
また、図５は、ＤＳＳ ＭＯＳＦＥＴ２００の半導体装置の断面図である。このＭＯＳＦＥＴ１００は、ゲート側壁を有さず、オフセットスペーサ２３がソース・ドレイン領域２４のソース側とドレイン側の両側に形成された構造である。シリサイド層２６は、ソース側及びドレイン側共に、オフセットスペーサ２３にこれと接して形成されている。従って、通常のＭＯＳＦＥＴと比べ、寄生抵抗が低く、かつキャリアの注入速度が高いため、高い駆動電流を有することが知られている。しかし、ゲート端においてシリサイドから接合端までの距離が極端に浅いため、接合リーク電流が高くなり、オフ電流に影響を及ぼすことが問題である。例えば、１ｐＡ／ｕｍオーダーのオフ電流を必要とするＬＳＴＰ（Low Stand-by Power）ＣＭＯＳにはＤＳＳ技術は適用出来ない。従って、ＤＳＳ ＭＯＳＦＥＴの使用はＨＰ（High Performance）製品に限定せざるをえないという問題がある。
【００２６】
本発明の第１の実施の形態に係る半導体装置１は、非対称なソース／ドレイン電極を持つＤＳＳ構造であるので、シリサイド層２６は、ドレイン側のゲート側壁２７にこれと接して形成されている。従って、シリサイド−ドレイン接合間の距離が十分にあるので、接合リーク電流は問題にならない。一方、ソース側にはゲート側壁を有さず、シリサイド層１６は、ソース側のオフセットスペーサ１３にこれと接して形成されている。従って、通常のＭＯＳＦＥＴと比べ、寄生抵抗が低く、かつキャリアの注入速度が高いため、高い駆動電流を有する。
【００２７】
以上から、従来のＭＯＳＦＥＴとＤＳＳ ＭＯＳＦＥＴの問題点を克服し、長所だけを利用する画期的な技術が本発明の形態に係る非対称ＤＳＳ ＭＯＳＦＥＴである。すなわち、ソース端にもシリサイドがあるため、抵抗は十分低い。かつ、シリサイド−ドレイン接合間の距離が十分にあるので、接合リーク電流は問題にならない。この構造により、ＨＰ（High Performance）ＣＭＯＳのみならず、ＬＳＴＰ（Low Stand-by Power）ＣＭＯＳにも適用することが可能になった。
【００２８】
（本発明の第２の実施の形態）
（半導体装置の製造方法）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００２９】
まず、図２Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してＭＯＳＦＥＴ１０を他の半導体素子から分離した後、ＭＯＳＦＥＴ１００の領域にゲート絶縁膜２１、ゲート電極２２、およびオフセットスペーサ１３、２３を形成する。
【００３０】
次に、図２Ａ（ｂ）に示すように、ゲート電極２２およびオフセットスペーサ１３、２３をマスクとして用いて、イオン注入法により導電型不純物を半導体基板２に注入し、ＭＯＳＦＥＴ１００の領域にソース・ドレイン領域２４のエクステンション領域２４ａを形成する。ここで、ＭＯＳＦＥＴ１００がｎ型ＭＯＳＦＥＴの場合にはＡｓ、Ｐ等のｎ型不純物、ｐ型ＭＯＳＦＥＴの場合にはＢ、ＢＦ２、Ｉｎ等のｐ型不純物が注入される。
【００３１】
次に、図２Ａ（ｃ）に示すように、オフセットスペーサ１３、２３の側面にゲート側壁１７、２７をそれぞれ形成した後に、これをマスクとして用いてイオン注入法により導電型不純物を半導体基板２に注入し、ＭＯＳＦＥＴ１００の領域にソース・ドレイン領域２４のディープ領域２４ｂを形成する。
【００３２】
ここで、ゲート側壁１７、２７は、例えば、ＳｉＯ２等のゲート側壁１７、２７の材料膜をオフセットスペーサ１３、２３の側面を覆うように堆積させた後、ＲＩＥ（Reactive Ion Etching）法により、この材料膜をエッチング加工することにより形成される。また、ディープ領域２４ｂは、ＭＯＳＦＥＴ１００がｎ型ＭＯＳＦＥＴの場合にはＡｓ、Ｐ等のｎ型不純物、ｐ型ＭＯＳＦＥＴの場合にはＢ、ＢＦ２、Ｉｎ等のｐ型不純物が注入されることにより形成される。
【００３３】
次に、図２Ａ（ｄ）に示すように、ゲート側壁２７に対して異方性のＤｅｎｓｉｆｙ処理等の改質処理を行なう。異方性のＤｅｎｓｉｆｙ処理には、例えば、イオン注入、プラズマドーピング、レーザ照射等が用いられる。ドレイン側のゲート側壁２７にはＤｅｎｓｉｆｙ処理が施され、一方、ソース側のゲート側壁１７には、Ｄｅｎｓｉｆｙ処理が施されないよう、オフセットスペーサ１３、２３をマスクとして所定の角度からイオン注入等の異方性処理が行なわれる。この異方性のＤｅｎｓｉｆｙ処理により、ドレイン側のゲート側壁２７は、圧縮され、また、密度が高くなる。一方、ソース側のゲート側壁１７は、改質されない。
【００３４】
次に、図２Ｂ（ｅ）に示すように、ゲート側壁１７のみをエッチングにより剥離する。ゲート側壁１７、２７がＳｉＮからなる場合はホットリン酸、ＳｉＯ２からなる場合はフッ酸によりエッチング処理を行なう。このエッチング処理において、ドレイン側のゲート側壁２７に対してソース側のゲート側壁１７はエッチングレートが低く、ソース側のゲート側壁１７のみが剥離される。尚、オフセットスペーサ１３を除去せずに残すため、ゲート側壁１７とオフセットスペーサ１３はある程度の大きさのエッチング選択比を有することが好ましい。
【００３５】
次に、図２Ｂ（ｆ）に示すように、公知のサリサイドプロセスにより、シリサイド層１６、２６を形成する。シリサイド層１６、２６は、ソース・ドレイン領域２４の上面の露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、４００〜５００℃のＲＴＡを行って金属膜とゲート電極ならびにソース・ドレイン領域をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００３６】
このとき、ソース・ドレイン領域２４の上面は、ソース側において、オフセットスペーサ１３に接して露出しているため、シリサイド層１６はオフセットスペーサ１３に接して形成される。一方、ドレイン側においては、ソース・ドレイン領域２４の上面がゲート側壁２７に接して露出しているため、シリサイド層２６はゲート側壁２７に接して（オフセットスペーサ２３と離間して）形成される。
【００３７】
次に、図２Ｂ（ｇ）に示すように、プラズマＣＶＤ法等により、半導体基板２上の全面
に層間絶縁膜３２を形成する。
【００３８】
次に、図２Ｂ（ｈ）に示すように、ビア３０及び配線３１を形成した後、保護膜３３を形成することにより、図１に示す半導体装置１とする。
【００３９】
（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体装置１の製造方法によれば、異方性のＤｅｎｓｉｆｙ処理を行なうので、別途のフォトレジスト工程等が不要である。従って、フォトレジストの形成、除去等のプロセスの追加工程なしで第１の実施の形態に示したような非対称ＤＳＳ ＭＯＳＦＥＴを製造することが可能となる。これにより、コスト増加を伴わずに、ＨＰ（High Performance）で、ＬＳＴＰ（Low Stand-by Power）のＭＯＳＦＥＴ、ＣＭＯＳが製造可能となる。
【００４０】
尚、上記説明はＭＯＳＦＥＴで行なったが、本発明の実施の形態は、一般的に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)に適用できる。
【００４１】
（本発明の第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置の製造方法は、第２の実施の形態に係る半導体装置の製造方法とゲート側壁の改質処理工程が異なるのみであるので、この異なる改質処理工程について、以下に説明する。
【００４２】
図３は、第２の実施の形態で説明した図２Ａ（ｄ）に示すゲート側壁２７の改質処理工程に相当する製造工程を示す断面図である。第２の実施の形態ではドレイン側のゲート側壁２７に改質処理を施したが、第３の実施の形態に係る半導体装置１の製造方法では、ソース側のゲート側壁１７に異方性のＡｍｏｒｐｈｏｕｓ化処理を行なう。図３に示すように、ソース側のゲート側壁１７に対して、例えば、レーザ光を照射して急冷することにより疎な膜組織へ改質し、Ａｍｏｒｐｈｏｕｓ化させることができる。所定の角度からレーザ光を照射するので、ソース側のゲート側壁１７のみが改質され、ドレイン側のゲート側壁２７は、オフセットスペーサ１３、２３がマスクとなるので、改質されない。また、イオン注入、またはプラズマドーピングにより、ゲート側壁１７の結晶組織を壊すことによりＡｍｏｒｐｈｏｕｓ化させてもよい。
【００４３】
上記の工程の後、、ゲート側壁１７のみをエッチングにより剥離する。ゲート側壁１７、２７がＳｉＮからなる場合はホットリン酸、ＳｉＯ２からなる場合はフッ酸によりエッチング処理を行なう。このエッチング処理において、ドレイン側のゲート側壁２７に対してソース側のゲート側壁１７はエッチングレートが低く、ソース側のゲート側壁１７のみが剥離される。尚、オフセットスペーサ１３を除去せずに残すため、ゲート側壁１７とオフセットスペーサ１３はある程度の大きさのエッチング選択比を有することが好ましい。
【００４４】
その他の製造工程は第２の実施の形態と同様であるので、説明を省略する。
【００４５】
（第３の実施の形態の効果）
本発明の第３の実施の形態に係る半導体装置１の製造方法によれば、異方性のＡｍｏｒｐｈｏｕｓ化処理を行なうので、別途のフォトレジスト工程等が不要である。従って、フォトレジストの形成、除去等のプロセスの追加工程なしで第１の実施の形態に示したような非対称ＤＳＳ ＭＯＳＦＥＴを製造することが可能となる。これにより、コスト増加を伴わずに、ＨＰ（High Performance）で、ＬＳＴＰ（Low Stand-by Power）のＭＯＳＦＥＴ、ＣＭＯＳが製造可能となる。
【００４６】
尚、上記説明はＭＯＳＦＥＴで行なったが、本発明の実施の形態は、一般的に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)に適用できる。
【図面の簡単な説明】
【００４７】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】図２Ａ（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【図２Ｂ】図２Ｂ（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【図３】図３は、第２の実施の形態で説明した図２Ｂ（ｄ）に示すゲート側壁２７の改質処理工程に相当する製造工程を示す断面図である。
【図４】図４は、従来のＭＯＳＦＥＴ１００の半導体装置の断面図である。
【図５】図５は、ＤＳＳ ＭＯＳＦＥＴ２００の半導体装置の断面図である。
【符号の説明】
【００４８】
１…半導体装置、２…半導体基板、３…素子分離領域、１３…オフセットスペーサ、１４…ソース・ドレイン領域、１４ｂ…ディープ領域、１６…シリサイド層、１７…ゲート側壁、２１…ゲート絶縁膜、２２…ゲート電極、２３…オフセットスペーサ、２４…ソース・ドレイン領域、２４ａ…エクステンション領域、２４ｂ…ディープ領域、２５…チャネル領域、２６…シリサイド層、２７…ゲート側壁、３０…ビア、３１…配線、３２…層間絶縁膜、３３…保護膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、非対称なソース・ドレイン電極を持つＤＳＳ半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、ゲート電極の側面に通常のゲート側壁を形成せずに、オフセットスペーサ（幅の狭いゲート側壁）のみを形成し、ソース・ドレイン領域の上面にシリサイド層を形成したトランジスタが知られている（例えば、非特許文献１参照）。
【０００３】
この非特許文献１に記載の半導体装置によれば、シリサイド層がソース・ドレイン領域のエクステンション領域のチャネル領域側の端部に近い領域に形成される。そのため、エクステンション領域中の導電型不純物が、シリサイド層により、エクステンション領域と半導体基板との界面付近に押し出されて偏析する。これにより、界面付近のエクステンション領域の不純物プロファイルは非常に高濃度かつ急峻になり、界面寄生抵抗が減少するため、トランジスタオン電流が向上する。なお、この様な技術は偏析ショットキー技術等と呼ばれ、この様な構造は、ＤＳＳ（Dopant Segregated Schottky）構造等と呼ばれている。
【０００４】
しかし、ＤＳＳ構造の半導体装置は、通常のＭＯＳＦＥＴと比べ、寄生抵抗が低く、かつキャリアの注入速度が高いため、高い駆動電流を有するが、ゲート端においてシリサイド／Ｓｉ界面から接合端までの距離が極端に浅く接合リーク電流が高くなるため、オフ電流に影響を及ぼすという問題がある。
【０００５】
一方、ゲート構造におけるスペーサ構造をソース・ドレイン領域に対して非対称にするものがある（例えば、特許文献２参照）。この特許文献２に記載の非対称の側壁スペーサの形成方法では、フォトレジスト構造によりイオンビームを一部遮蔽することにより非対称の側壁スペーサ構造を形成するものであり、製造プロセスとしてフォトレジスト構造を形成するステップが必要であるという問題がある。
【非特許文献１】A Kinoshita et al., Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials Tokyo, 2004, pp.172-173.
【特許文献２】特表２００７−５０１５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、製造プロセスにおいてフォトレジスト構造等の追加工程を必要としない、非対称なＤＳＳ構造の半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側面に形成されたスペーサ、一方の前記スペーサの側面に形成されたゲート側壁、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域、前記チャネル領域の両側に形成され前記チャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有するソース・ドレイン領域、および前記ソース・ドレイン領域上に形成されたシリサイド領域を有し、前記ソース・ドレイン領域のソース側の前記シリサイド領域とドレイン側の前記シリサイド領域が、ゲート電極に対して非対称に形成されていることを特徴とする半導体装置を提供する。
【０００８】
また、本発明の一態様によれば、半導体基板上のトランジスタ領域に、ゲート電極をゲート絶縁膜を介して形成する工程と、前記ゲート電極の両側面に、スペーサをそれぞれ形成する工程と、前記スペーサ、及び、前記ゲート電極をマスクとして用いて、前記半導体基板上の前記トランジスタ領域に不純物を注入して、ソース・ドレイン領域のエクステンション領域を形成する工程と、前記スペーサの側面に、ゲート側壁を形成する工程と、前記スペーサ、及び、前記ゲート電極をマスクとして用いて、前記ソース・ドレイン領域のソース側又はドレイン側のいずれか一方の前記ゲート側壁に異方性の改質処理を施す工程と、前記ソース側の前記ゲート側壁を選択的に剥離する工程と、前記改質処理を施した前記ゲート側壁を剥離した後、前記半導体基板の前記トランジスタ領域の前記スペーサの両側の露出した領域に、シリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明の実施の態様によれば、製造プロセスにおいてフォトレジスト構造等の追加工程を必要としない、非対称なＤＳＳ構造の半導体装置及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
（本発明の第１の実施の形態）
（半導体装置１の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。半導体装置１は
、半導体基板２上に素子分離領域３により電気的に分離されたＭＯＳＦＥＴ１０を有する。
【００１１】
半導体基板２は、バルクＳｉ基板、ＳＯＩ（Silicon on Insulator）基板等を用いることができる。
【００１２】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１３】
ＭＯＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面に形成されたオフセットスペーサ１３、２３と、一方のオフセットスペーサ２３の側面に形成されたゲート側壁２７と、半導体基板２中のゲート絶縁膜２１下に形成されたチャネル領域２５と、半導体基板２内のチャネル領域２５を挟む領域に形成され、チャネル領域２５側に導電型不純物が偏析して形成されたエクステンション領域２４ａを有するソース・ドレイン領域２４と、ソース・ドレイン領域２４上にオフセットスペーサ１３に接して形成されたシリサイド層１６、及び、ゲート側壁２７に接して形成されたシリサイド層２６と、を有して概略構成される。
【００１４】
ソース・ドレイン領域２４は、コンタクト層としてのシリサイド層１６、２６、及び、ビア３０を介して配線３１に接続され、層間絶縁膜３２、保護膜３３等を有して全体が構成されている。
【００１５】
ゲート絶縁膜２１は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１６】
ゲート電極２２は、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ゲート電極２２には、ＭＯＳＦＥＴ１０がｎ型ＭＯＳＦＥＴの場合には、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。また、ゲート電極２２がＳｉ系多結晶からなる場合は、上部にシリサイド層が形成されてもよい。また、ゲート電極２２は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極とＳｉ系多結晶電極を積層した構造であってもよい。
【００１７】
スペーサとしてのオフセットスペーサ１３、２３は、例えば、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。オフセットスペーサ１３、２３の厚さは、ソース・ドレイン領域２４のエクステンション領域２４ａ、２４ｂ、シリサイド層１６、２６等の形成位置に影響を与えるものであり、例えば、約１２ｎｍであることが好ましい。
【００１８】
ゲート側壁２７は、ソース・ドレイン領域２４のドレイン側にのみ形成されており、例えばＳｉＮからなる単層構造や、ＳｉＮとＳｉＯ２からなる２層構造、更には３層以上の構造であってもよい。
【００１９】
ソース・ドレイン領域２４は、浅いエクステンション領域２４ａと深いディープ領域２４ｂを含み、ＭＯＳＦＥＴ１０がｎ型ＭＯＳＦＥＴの場合には、Ａｓ、Ｐ等のｎ型不純物を半導体基板２のｎ型ＭＯＳＦＥＴの領域に注入することにより形成される。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ２等のｐ型不純物を半導体基板２のｐ型ＭＯＳＦＥＴの領域に注入することにより形成される。
【００２０】
シリサイド層１６、２６は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉを含む化合物からなり、ソース・ドレイン領域２４の上面の露出部分に形成される。シリサイド層１６は、ソース・ドレイン領域２４のソース側のオフセットスペーサ１３に、これと接して形成されている。また、シリサイド層２６は、ゲート側壁２７に、これと接して形成されている。
【００２１】
ソース側に形成されたシリサイド層１６は、ソース・ドレイン領域２４のエクステンション領域２４ａのチャネル領域２５側の端部に近い領域に形成される（ＤＳＳ構造）。そのため、エクステンション領域２４ａ中の不純物が、シリサイド層１６により、エクステンション領域２４ａと半導体基板２との界面付近に押し出されて偏析する。これにより、界面付近のエクステンション領域２４ａの不純物プロファイルは非常に高濃度かつ急峻になり、界面寄生抵抗が減少するため、ＭＯＳＦＥＴ１０のオン電流を向上させることができる。尚、ｎ型ＭＯＳＦＥＴは、ｐ型ＭＯＳＦＥＴと比較して、ＤＳＳ構造によるオン電流向上の効果が大きいことが知られている。
【００２２】
尚、上記説明はＭＯＳＦＥＴで行なったが、本発明の実施の形態は、一般的に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)に適用できる。
【００２３】
（第１の実施の形態の効果）
本発明の第１の実施の形態に係る半導体装置１は、非対称なソース／ドレイン電極を持つＤＳＳ構造のＭＯＳＦＥＴである。この非対称ＤＳＳ ＭＯＳＦＥＴによる効果を以下に示す従来のＭＯＳＦＥＴ、及び、ＤＳＳ ＭＯＳＦＥＴと比較する。
【００２４】
図４は、従来のＭＯＳＦＥＴ１００の半導体装置の断面図である。このＭＯＳＦＥＴ１００は、ゲート側壁２７が、ソース・ドレイン領域２４のソース側とドレイン側の両側に形成された構造である。シリサイド層２６は、ソース側及びドレイン側共に、ゲート側壁２７にこれと接して形成されている。従って、シリサイド−ドレイン接合間の距離が十分にあるので、接合リーク電流は問題にならない。しかし、シリサイドからゲート端までの距離が長いため、ソース端の抵抗が高くなり、キャリアの注入速度が小さい。従って、従来のＭＯＳＦＥＴ構造は、ＬＳＴＰ（Low Stand-by Power）ＣＭＯＳには適すが、ＨＰ（High Performance）ＣＭＯＳには、あまり適さないという問題がある。
【００２５】
また、図５は、ＤＳＳ ＭＯＳＦＥＴ２００の半導体装置の断面図である。このＭＯＳＦＥＴ１００は、ゲート側壁を有さず、オフセットスペーサ２３がソース・ドレイン領域２４のソース側とドレイン側の両側に形成された構造である。シリサイド層２６は、ソース側及びドレイン側共に、オフセットスペーサ２３にこれと接して形成されている。従って、通常のＭＯＳＦＥＴと比べ、寄生抵抗が低く、かつキャリアの注入速度が高いため、高い駆動電流を有することが知られている。しかし、ゲート端においてシリサイドから接合端までの距離が極端に浅いため、接合リーク電流が高くなり、オフ電流に影響を及ぼすことが問題である。例えば、１ｐＡ／ｕｍオーダーのオフ電流を必要とするＬＳＴＰ（Low Stand-by Power）ＣＭＯＳにはＤＳＳ技術は適用出来ない。従って、ＤＳＳ ＭＯＳＦＥＴの使用はＨＰ（High Performance）製品に限定せざるをえないという問題がある。
【００２６】
本発明の第１の実施の形態に係る半導体装置１は、非対称なソース／ドレイン電極を持つＤＳＳ構造であるので、シリサイド層２６は、ドレイン側のゲート側壁２７にこれと接して形成されている。従って、シリサイド−ドレイン接合間の距離が十分にあるので、接合リーク電流は問題にならない。一方、ソース側にはゲート側壁を有さず、シリサイド層１６は、ソース側のオフセットスペーサ１３にこれと接して形成されている。従って、通常のＭＯＳＦＥＴと比べ、寄生抵抗が低く、かつキャリアの注入速度が高いため、高い駆動電流を有する。
【００２７】
以上から、従来のＭＯＳＦＥＴとＤＳＳ ＭＯＳＦＥＴの問題点を克服し、長所だけを利用する画期的な技術が本発明の形態に係る非対称ＤＳＳ ＭＯＳＦＥＴである。すなわち、ソース端にもシリサイドがあるため、抵抗は十分低い。かつ、シリサイド−ドレイン接合間の距離が十分にあるので、接合リーク電流は問題にならない。この構造により、ＨＰ（High Performance）ＣＭＯＳのみならず、ＬＳＴＰ（Low Stand-by Power）ＣＭＯＳにも適用することが可能になった。
【００２８】
（本発明の第２の実施の形態）
（半導体装置の製造方法）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００２９】
まず、図２Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成してＭＯＳＦＥＴ１０を他の半導体素子から分離した後、ＭＯＳＦＥＴ１００の領域にゲート絶縁膜２１、ゲート電極２２、およびオフセットスペーサ１３、２３を形成する。
【００３０】
次に、図２Ａ（ｂ）に示すように、ゲート電極２２およびオフセットスペーサ１３、２３をマスクとして用いて、イオン注入法により導電型不純物を半導体基板２に注入し、ＭＯＳＦＥＴ１００の領域にソース・ドレイン領域２４のエクステンション領域２４ａを形成する。ここで、ＭＯＳＦＥＴ１００がｎ型ＭＯＳＦＥＴの場合にはＡｓ、Ｐ等のｎ型不純物、ｐ型ＭＯＳＦＥＴの場合にはＢ、ＢＦ２、Ｉｎ等のｐ型不純物が注入される。
【００３１】
次に、図２Ａ（ｃ）に示すように、オフセットスペーサ１３、２３の側面にゲート側壁１７、２７をそれぞれ形成した後に、これをマスクとして用いてイオン注入法により導電型不純物を半導体基板２に注入し、ＭＯＳＦＥＴ１００の領域にソース・ドレイン領域２４のディープ領域２４ｂを形成する。
【００３２】
ここで、ゲート側壁１７、２７は、例えば、ＳｉＯ２等のゲート側壁１７、２７の材料膜をオフセットスペーサ１３、２３の側面を覆うように堆積させた後、ＲＩＥ（Reactive Ion Etching）法により、この材料膜をエッチング加工することにより形成される。また、ディープ領域２４ｂは、ＭＯＳＦＥＴ１００がｎ型ＭＯＳＦＥＴの場合にはＡｓ、Ｐ等のｎ型不純物、ｐ型ＭＯＳＦＥＴの場合にはＢ、ＢＦ２、Ｉｎ等のｐ型不純物が注入されることにより形成される。
【００３３】
次に、図２Ａ（ｄ）に示すように、ゲート側壁２７に対して異方性のＤｅｎｓｉｆｙ処理等の改質処理を行なう。異方性のＤｅｎｓｉｆｙ処理には、例えば、イオン注入、プラズマドーピング、レーザ照射等が用いられる。ドレイン側のゲート側壁２７にはＤｅｎｓｉｆｙ処理が施され、一方、ソース側のゲート側壁１７には、Ｄｅｎｓｉｆｙ処理が施されないよう、オフセットスペーサ１３、２３をマスクとして所定の角度からイオン注入等の異方性処理が行なわれる。この異方性のＤｅｎｓｉｆｙ処理により、ドレイン側のゲート側壁２７は、圧縮され、また、密度が高くなる。一方、ソース側のゲート側壁１７は、改質されない。
【００３４】
次に、図２Ｂ（ｅ）に示すように、ゲート側壁１７のみをエッチングにより剥離する。ゲート側壁１７、２７がＳｉＮからなる場合はホットリン酸、ＳｉＯ２からなる場合はフッ酸によりエッチング処理を行なう。このエッチング処理において、ドレイン側のゲート側壁２７に対してソース側のゲート側壁１７はエッチングレートが低く、ソース側のゲート側壁１７のみが剥離される。尚、オフセットスペーサ１３を除去せずに残すため、ゲート側壁１７とオフセットスペーサ１３はある程度の大きさのエッチング選択比を有することが好ましい。
【００３５】
次に、図２Ｂ（ｆ）に示すように、公知のサリサイドプロセスにより、シリサイド層１６、２６を形成する。シリサイド層１６、２６は、ソース・ドレイン領域２４の上面の露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、４００〜５００℃のＲＴＡを行って金属膜とゲート電極ならびにソース・ドレイン領域をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００３６】
このとき、ソース・ドレイン領域２４の上面は、ソース側において、オフセットスペーサ１３に接して露出しているため、シリサイド層１６はオフセットスペーサ１３に接して形成される。一方、ドレイン側においては、ソース・ドレイン領域２４の上面がゲート側壁２７に接して露出しているため、シリサイド層２６はゲート側壁２７に接して（オフセットスペーサ２３と離間して）形成される。
【００３７】
次に、図２Ｂ（ｇ）に示すように、プラズマＣＶＤ法等により、半導体基板２上の全面
に層間絶縁膜３２を形成する。
【００３８】
次に、図２Ｂ（ｈ）に示すように、ビア３０及び配線３１を形成した後、保護膜３３を形成することにより、図１に示す半導体装置１とする。
【００３９】
（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体装置１の製造方法によれば、異方性のＤｅｎｓｉｆｙ処理を行なうので、別途のフォトレジスト工程等が不要である。従って、フォトレジストの形成、除去等のプロセスの追加工程なしで第１の実施の形態に示したような非対称ＤＳＳ ＭＯＳＦＥＴを製造することが可能となる。これにより、コスト増加を伴わずに、ＨＰ（High Performance）で、ＬＳＴＰ（Low Stand-by Power）のＭＯＳＦＥＴ、ＣＭＯＳが製造可能となる。
【００４０】
尚、上記説明はＭＯＳＦＥＴで行なったが、本発明の実施の形態は、一般的に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)に適用できる。
【００４１】
（本発明の第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置の製造方法は、第２の実施の形態に係る半導体装置の製造方法とゲート側壁の改質処理工程が異なるのみであるので、この異なる改質処理工程について、以下に説明する。
【００４２】
図３は、第２の実施の形態で説明した図２Ａ（ｄ）に示すゲート側壁２７の改質処理工程に相当する製造工程を示す断面図である。第２の実施の形態ではドレイン側のゲート側壁２７に改質処理を施したが、第３の実施の形態に係る半導体装置１の製造方法では、ソース側のゲート側壁１７に異方性のＡｍｏｒｐｈｏｕｓ化処理を行なう。図３に示すように、ソース側のゲート側壁１７に対して、例えば、レーザ光を照射して急冷することにより疎な膜組織へ改質し、Ａｍｏｒｐｈｏｕｓ化させることができる。所定の角度からレーザ光を照射するので、ソース側のゲート側壁１７のみが改質され、ドレイン側のゲート側壁２７は、オフセットスペーサ１３、２３がマスクとなるので、改質されない。また、イオン注入、またはプラズマドーピングにより、ゲート側壁１７の結晶組織を壊すことによりＡｍｏｒｐｈｏｕｓ化させてもよい。
【００４３】
上記の工程の後、、ゲート側壁１７のみをエッチングにより剥離する。ゲート側壁１７、２７がＳｉＮからなる場合はホットリン酸、ＳｉＯ２からなる場合はフッ酸によりエッチング処理を行なう。このエッチング処理において、ドレイン側のゲート側壁２７に対してソース側のゲート側壁１７はエッチングレートが低く、ソース側のゲート側壁１７のみが剥離される。尚、オフセットスペーサ１３を除去せずに残すため、ゲート側壁１７とオフセットスペーサ１３はある程度の大きさのエッチング選択比を有することが好ましい。
【００４４】
その他の製造工程は第２の実施の形態と同様であるので、説明を省略する。
【００４５】
（第３の実施の形態の効果）
本発明の第３の実施の形態に係る半導体装置１の製造方法によれば、異方性のＡｍｏｒｐｈｏｕｓ化処理を行なうので、別途のフォトレジスト工程等が不要である。従って、フォトレジストの形成、除去等のプロセスの追加工程なしで第１の実施の形態に示したような非対称ＤＳＳ ＭＯＳＦＥＴを製造することが可能となる。これにより、コスト増加を伴わずに、ＨＰ（High Performance）で、ＬＳＴＰ（Low Stand-by Power）のＭＯＳＦＥＴ、ＣＭＯＳが製造可能となる。
【００４６】
尚、上記説明はＭＯＳＦＥＴで行なったが、本発明の実施の形態は、一般的に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)に適用できる。
【図面の簡単な説明】
【００４７】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】図２Ａ（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【図２Ｂ】図２Ｂ（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【図３】図３は、第２の実施の形態で説明した図２Ｂ（ｄ）に示すゲート側壁２７の改質処理工程に相当する製造工程を示す断面図である。
【図４】図４は、従来のＭＯＳＦＥＴ１００の半導体装置の断面図である。
【図５】図５は、ＤＳＳ ＭＯＳＦＥＴ２００の半導体装置の断面図である。
【符号の説明】
【００４８】
１…半導体装置、２…半導体基板、３…素子分離領域、１３…オフセットスペーサ、１４…ソース・ドレイン領域、１４ｂ…ディープ領域、１６…シリサイド層、１７…ゲート側壁、２１…ゲート絶縁膜、２２…ゲート電極、２３…オフセットスペーサ、２４…ソース・ドレイン領域、２４ａ…エクステンション領域、２４ｂ…ディープ領域、２５…チャネル領域、２６…シリサイド層、２７…ゲート側壁、３０…ビア、３１…配線、３２…層間絶縁膜、３３…保護膜
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側面に形成されたスペーサ、一方の前記スペーサの側面に形成されたゲート側壁、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域、前記チャネル領域の両側に形成され前記チャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有するソース・ドレイン領域、および前記ソース・ドレイン領域上に形成されたシリサイド領域を有し、
前記ソース・ドレイン領域のソース側の前記シリサイド領域とドレイン側の前記シリサイド領域が、ゲート電極に対して非対称に形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート側壁は、前記ソース・ドレイン領域のドレイン側にのみ形成され、前記ソース・ドレイン領域のソース側の前記シリサイド領域が前記スペーサに接して形成されると共に、ドレイン側の前記シリサイド領域が前記スペーサから離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上のトランジスタ領域に、ゲート電極をゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側面に、スペーサをそれぞれ形成する工程と、
前記スペーサ、及び、前記ゲート電極をマスクとして用いて、前記半導体基板上の前記トランジスタ領域に不純物を注入して、ソース・ドレイン領域のエクステンション領域を形成する工程と、
前記スペーサの側面に、ゲート側壁を形成する工程と、
前記スペーサ、及び、前記ゲート電極をマスクとして用いて、前記ソース・ドレイン領域のソース側又はドレイン側のいずれか一方の前記ゲート側壁に異方性の改質処理を施す工程と、
前記ソース側の前記ゲート側壁を選択的に剥離する工程と、
前記改質処理を施した前記ゲート側壁を剥離した後、前記半導体基板の前記トランジスタ領域の前記スペーサの両側の露出した領域に、シリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記異方性の改質処理は、イオン注入、プラズマドーピング、またはレーザ照射の少なくともいずれか１つを用いたＤｅｎｓｉｆｙ処理であり、前記ドレイン側の前記ゲート側壁に施されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記異方性の改質処理は、イオン注入、プラズマドーピング、またはレーザ照射の少なくともいずれか１つを用いたＡｍｏｒｐｈｏｕｓ化処理であり、前記ソース側の前記ゲート側壁に施されることを特徴とする請求項３に記載の半導体装置。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側面に形成されたスペーサ、一方の前記スペーサの側面に形成されたゲート側壁、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域、前記チャネル領域の両側に形成され前記チャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有するソース・ドレイン領域、および前記ソース・ドレイン領域上に形成されたシリサイド領域を有し、
前記ソース・ドレイン領域のソース側の前記シリサイド領域とドレイン側の前記シリサイド領域が、ゲート電極に対して非対称に形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート側壁は、前記ソース・ドレイン領域のドレイン側にのみ形成され、前記ソース・ドレイン領域のソース側の前記シリサイド領域が前記スペーサに接して形成されると共に、ドレイン側の前記シリサイド領域が前記スペーサから離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上のトランジスタ領域に、ゲート電極をゲート絶縁膜を介して形成する工程と、
前記ゲート電極の両側面に、スペーサをそれぞれ形成する工程と、
前記スペーサ、及び、前記ゲート電極をマスクとして用いて、前記半導体基板上の前記トランジスタ領域に不純物を注入して、ソース・ドレイン領域のエクステンション領域を形成する工程と、
前記スペーサの側面に、ゲート側壁を形成する工程と、
前記スペーサ、及び、前記ゲート電極をマスクとして用いて、前記ソース・ドレイン領域のソース側又はドレイン側のいずれか一方の前記ゲート側壁に異方性の改質処理を施す工程と、
前記ソース側の前記ゲート側壁を選択的に剥離する工程と、
前記改質処理を施した前記ゲート側壁を剥離した後、前記半導体基板の前記トランジスタ領域の前記スペーサの両側の露出した領域に、シリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記異方性の改質処理は、イオン注入、プラズマドーピング、またはレーザ照射の少なくともいずれか１つを用いたＤｅｎｓｉｆｙ処理であり、前記ドレイン側の前記ゲート側壁に施されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記異方性の改質処理は、イオン注入、プラズマドーピング、またはレーザ照射の少なくともいずれか１つを用いたＡｍｏｒｐｈｏｕｓ化処理であり、前記ソース側の前記ゲート側壁に施されることを特徴とする請求項３に記載の半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１１８５００（Ｐ２０１０−１１８５００Ａ）
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願番号】特願２００８−２９０７３０（Ｐ２００８−２９０７３０）
【出願日】平成２０年１１月１３日（２００８．１１．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願日】平成２０年１１月１３日（２００８．１１．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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