【課題】マルチチップ・パッケージを構成する各ＩＣチップ内でのクロック信号の遅延を小さくし、各ＩＣチップ内部のタイミング調整を容易にするとともに、ＩＣチップ間のタイミング調整を容易にすること。
【解決手段】ロジック・チップ４にクロック出力パッド４２，５２とリターン・クロック入力パッド４３，５３を、チップの左右両側の辺の近傍にそれぞれ配置する。メモリ・チップ７にクロック入力パッド７１，８１を、チップの左右両側の辺の近傍にそれぞれ配置する。メモリ・チップ７の各クロック入力パッド７１，８１をロジック・チップ４のクロック出力パッド４２，５２とリターン・クロック入力パッド４３，５３に電気的に接続し、ロジック・チップ４からメモリ・チップ７に複数のクロック信号ＣＬＫを供給するとともに、メモリ・チップ７からロジック・チップ４に複数のリターン・クロック信号ＲｅＣＬＫが戻るようにする。 （もっと読む）

【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）

【課題】 外部クロックの周波数の低い場合にも、半導体集積回路を高速に動作させ、動作マージンを評価する。
【課題を解決するための手段】
【解決手段】 位相調整部１１０は、位相が順次ずれた複数の外部クロックＣＬＫ１−４の位相を調整して、隣り合う遷移エッジの位相差が全て等しい複数の内部クロックＩＣＬＫ１−４を生成する。内部クロックＩＣＬＫ１−４を合成して生成される合成クロックＳＣＬＫのパルス間隔は、全て等しくなる。したがって、低い周波数の外部クロックＣＬＫ１−４が半導体集積回路に供給される場合にも、半導体集積回路を高速に動作させることができる。例えば、クロック周波数が低い低コストのＬＳＩテスタを用いて、内部回路３００を高速で動作させ試験できる。この結果、半導体集積回路の試験コストを削減でき、チップコストを削減できる。 （もっと読む）

【課題】 高い精度で遅延時間を制御できる可変遅延回路を用いた半導体集積回路装置を提供することを目的とする。
【解決手段】入力クロック信号を遅延させる第１のＤＬＬ回路３と、第１のＤＬＬ回路よりも高い精度で遅延を制御できる第２のＤＬＬ回路１０とを有し、第１及び第２のＤＬＬ回路の位相比較（３１、１４）を独立に動作させ、かつ第２のＤＬＬ回路の遅延量制御を第１のＤＬＬ回路の動作に従属させることで、入力クロック信号に対し所定の位相関係を有する出力クロック信号を出力するように第１及び第２のＤＬＬ回路で遅延を与える半導体集積回路装置。 （もっと読む）

本発明は、クロック発生器を含む同期集積回路と共に使用するのに適した時間サイクルサプレッサ回路を有する遅延ロックループ（ＤＬＬ）構造を開示している。ここに開示された時間サイクルサプレッサ回路を有する改良された遅延ロックループ構造を使用すると、同期回路のロック時間を減らすことができる。
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【課題】 位相が誤ってロックされるという誤ロック状態の防止が図られたＤＬＬ回路を提供する。
【解決手段】 フリップフロップ１７＿１，１７＿２，イクスクルーシブノア回路１７＿３からなるコースサーチ回路１７で、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとを比較しておおまかなロックポイントを求め、次いで、フリップフロップ１８＿１，１８＿２，１８＿５，切替回路１８＿３，遅延回路１８＿４からなるファインサーチ回路１８で、リファレンスクロックＣＬＫＩＮの立ち上りと、二分周フィードバッククロックＣＬＫＦＢ２の立ち上りおよび立ち下り双方との位相を比較することによって、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相が所定の位相となるように可変遅延セル１６の遅延量を制御回路１９で制御する。 （もっと読む）

【課題】基準クロック信号/クロック信号間の位相を合致させるように位相制御の遅延ロックループ(DLL)回路で、回路規模縮小化、低消費電力化を図かった、電圧制御可変遅延線（VCDL）を使用するアナログDLL回路を提供
【解決手段】イニシャル信号入力により第1のクロック信号の初期位相設定を行う遅延ロックループ回路で、基準クロック信号位相と第1のクロック信号位相の比較結果に応じた信号を出力の位相比較器と、イニシャル信号入力時に位相比較器出力信号に応じた選択信号を発生の初期位相差検出器と、イニシャル信号入力時に初期位相差検出器からの選択信号で位相が異なる第2のクロック信号中の基準クロック信号に最近接位相の第2のクロックを選択し、第3のクロック信号として出力の初期位相差設定回路と、第3のクロック信号に位相比較器からの信号に応じた位相遅延を付加の第1のクロック信号を出力の電圧制御可変遅延線とを備える遅延ロックループ回路を提供。 （もっと読む）

【課題】遅延時間を細かく制御でき、発振回路の発振周波数のステップ幅を低減でき、且つ簡単な回路構成でディジタル信号で制御可能な遅延回路を用いた発振回路を提供する。
【解決手段】遅延回路の最後段の遅延素子ＤＬＹｎの出力信号ＣＫｎはＮＡＮＤゲートＮＧＴ１を介して、遅延回路の入力端子に帰還され、環状発振回路（リングオシレータ）が構成され、ＮＡＮＤゲートＮＧＴ１の一方の入力端子は遅延素子ＤＬＹｎの出力端子ＯＵＴに接続され、他方の入力端子は発振回路の動作／停止状態を制御する制御信号Ｓ_ＯＮの入力端子に接続されている。 （もっと読む）

【課題】入力されるパルス列の立ち上がりエッジ及び立ち下がりエッジに付加する遅延時間を従来よりも高速に更新可能にする。
【解決手段】第１及び第２遅延パス１６及び１８は、入力されるパルス列の立ち上がりエッジ又は立ち下がりエッジに遅延データに応じた遅延を付加する。論理和回路４６は、これら遅延パスの出力信号を合成して出力する。ゲート５０及び５２は、パルス列を受け、制御信号ＣＴＲＬに応じて第１及び第２遅延パス１６及び１８へのパルス列の供給を制御する。遅延時間設定回路４４、第１遅延パス１６にパルス列が供給されているときに、第２遅延パス１８に遅延データをロードするのに続いてゲート５２を制御して第２遅延パス１８にパルス列の供給を開始した後、第１遅延パス１６へのパルス列の供給を停止させる制御を行う。 （もっと読む）

連続する２つの遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）ごとに複数の結合点（Ａ１，Ａ２，Ａ３，Ａ４，Ａ５）で結合された、遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の直列結合を備え、前記遅延素子（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）の直列結合はそれぞれ第１信号（ｙ）及び第２信号（ｘ）に結合された第１端（Ａ０）及び第２端（Ａ５）を持っており、第１及び第２信号（ｘ，ｙ）は同一周波数を持っていると共に互いに位相がずらされているパルス発生器において、２つの互いに異なる結合点（Ａ２，Ａ３）に結合され、２つの異なる結合点間の遅延素子の数と遅延素子の直列結合の総遅延時間との比率によって決定される時間幅の出力パルス（Ｏ）を発生するゼロクロス検出器（３）をさらに備えることを特徴とする。
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【課題】本発明は、データをストローブ信号に同期させて取り込む際のデータとストローブ信号の同期を簡単かつ適切にとる遅延制御装置を提供する。
【解決手段】遅延制御装置１は、ＭＵＸ１１がストローブ信号を選択しているときに、遅延素子１３が、当該ストローブ信号を遅延値だけ遅延させて、データをストローブ信号に基づいて取り込むフリップフロップ２３〜２６に入力させ、ＭＵＸ１１がクロックを選択しているときに、遅延素子１２と遅延素子１３のクロックの遅延出力の位相を、位相比較器１４で比較し、遅延制御回路１５で、位相比較器１４の比較結果に基づいて、第２遅延素子の遅延値を制御する。したがって、遅延素子１３のフリップフロップ２３〜２６に至るまでの遅延値を基準となる遅延素子１２の遅延値と等しくし、データ転送を適切に行うことができる。 （もっと読む）

【課題】
入力信号に同期し逓倍数が可変に設定される信号を出力する逓倍回路の提供。
【解決手段】
入力信号の周波数を可変に逓倍した出力信号を出力する逓倍回路であって、入力信号の周期を測定する周期測定用の遅延回路と、周期測定用の遅延回路で測定された周期に基づき、遅延時間が可変に設定され、遅延時間を再現する遅延再現用の遅延回路とを備えた同期遅延回路１０と、同期遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路２０と、設定逓倍値にしたがって、周期測定用の遅延回路の遅延段数、遅延再現用の複数の遅延回路の段数の設定を可変に設定する制御回路３０とを備え、多重回路２０から入力信号に同期しその周波数を逓倍した出力信号が出力される。 （もっと読む）

【解決手段】同期回路(例えば、遅延ロックドループ即ちＤＬＬ)の初期化中にクロックのシフトモードを開始及び終了するシステム及び方法が開示されている。初期化の際に、ＤＬＬは、ＦｏｒｃｅＳＬ(Force Shift Left)モード及びＯｎ１ｘモード(即ち、クロックサイクル毎にレフトシフト)に入る。フィードバッククロックは、(システムクロックから順次供給される)リファレンスクロックの位相をトラックし、コース位相検出ウインドウに与えられる前に、最初にコース位相検出器内で遅延される。フィードバッククロックの２つの遅延バージョンが、リファレンスクロックでサンプリングされて、一組の位相情報信号が生成される。それら信号は、その後、アドバンスド等位相(ＡＰＨＥＱ)信号を確立するために使用される。ＡＰＨＥＱ信号は、ＰＨＥＱ(位相等化)位相のオンセットを進め、ＦｏｒｃｅＳＬモード及びＯｎ１ｘモードの終了に使用される。これによって、クロックジッタによる不適切なＦｏｒｃｅＳＬの終了、又はＯｎ１ｘが終了する間におけるフィードバックパスのオーバーシューティングが防止される。不適切なＦｏｒｃｅＳＬの終了及びＯｎ１ｘのオーバーシューティングの問題が避けられることで、ＤＬＬのロッキングタイムはより速くなる。 （もっと読む）

【課題】 波形歪みが補正された信号を用いて復調を行うことによりビット誤り率の低いDUTY補正回路を提供する。
【解決手段】 波形の形状を観測することで、波形歪を検出することにより歪補正を行うので、受信マンチェスタ信号のDUTY比が50%を維持できない場合でも本DUTY補正回路を使用することで、補正信号は50％近傍となり、より精度の高い再生クロックを作成することができる。また、精度の高い再生クロックと波形歪みが補正された信号を用いて復調を行うことで、ビット誤り率の低い復調が可能となる。 （もっと読む）

【課題】 周波数は同じであるが位相は一致しない非同期のクロックで動作するユニット間で、より高い周波数で安定してデータ等を送受信できるようにする。
【解決手段】 送信側ユニット１００のクロック信号に同期して送出されたデータを、受信側ユニット２００のクロック信号に同期して正しく取り込まれるように、多段に遅延時間を制御可能な可変遅延回路２０３、２１３を伝送路中に設ける。更に、送信側ユニットのクロック信号に同期して送出したテストデータを可変遅延回路２０３のどの遅延時間において正しく受信したかを判定する手段４００と、そのチェック結果と、伝送路の特性及び周波数に基いて外部から設定される遅延時間変動情報及び位相マージン情報の値を用いて、可変遅延回路２０３、２１３の最適な遅延時間を計算する手段５０２を設けた。 （もっと読む）