進歩した位相等化を用いたDLL位相検出
【解決手段】同期回路(例えば、遅延ロックドループ即ちDLL)の初期化中にクロックのシフトモードを開始及び終了するシステム及び方法が開示されている。初期化の際に、DLLは、ForceSL(Force Shift Left)モード及びOn1xモード(即ち、クロックサイクル毎にレフトシフト)に入る。フィードバッククロックは、(システムクロックから順次供給される)リファレンスクロックの位相をトラックし、コース位相検出ウインドウに与えられる前に、最初にコース位相検出器内で遅延される。フィードバッククロックの2つの遅延バージョンが、リファレンスクロックでサンプリングされて、一組の位相情報信号が生成される。それら信号は、その後、アドバンスド等位相(APHEQ)信号を確立するために使用される。APHEQ信号は、PHEQ(位相等化)位相のオンセットを進め、ForceSLモード及びOn1xモードの終了に使用される。これによって、クロックジッタによる不適切なForceSLの終了、又はOn1xが終了する間におけるフィードバックパスのオーバーシューティングが防止される。不適切なForceSLの終了及びOn1xのオーバーシューティングの問題が避けられることで、DLLのロッキングタイムはより速くなる。
【発明の詳細な説明】
【技術分野】
【0001】
本出願の開示内容は、2000年8月31日に出願された同一出願人による米国特許出願第09/652,364号、発明の名称「A Phase Detector for All-Digital Phase Locked and Delay Locked Loops」の開示内容に関係している。
【背景技術】
【0002】
本発明は、概して同期回路に関しており、より詳細には、同期回路の初期化の間にクロックシフトモードを開始及び終了するシステム及び方法に関する。
【0003】
集積回路で実装されるデジタルロジックの大半は、クロック同期式シーケンシャルロジック(clocked synchronous sequential logic)である。同期式ダイナミックランダムアクセスメモリ(SDRAM)、マイクロプロセッサ、デジタルシグナルプロセッサのような電子デバイスにおいて、情報の処理、格納及び取得は、クロック信号を用いて調整又は同期されている。クロック信号の速度及び安定性は、回路が機能するデータレートに大きく影響する。SDRAMやマイクロプロセッサのような高速の集積回路デバイスの多くは、クロック信号に頼って、そのデバイスに出入りするコマンド、データやアドレスの流れを制御する。
【0004】
SDRAMやその他の半導体デバイスでは、メモリからの出力を、マイクロプロセッサにも作用するシステムクロックと同期させるのが望まれる。遅延ロックドループ(DLL)は、SDRAMに使用されて、外部クロック(例えば、マイクロプロセッサに作用するシステムクロック)と内部クロック(例えば、様々なメモリセル上で読出/書込動作を実行するために、SDRAM内部で使用されるクロック)を互いに同期させる同期回路である。通常、DLLは、位相差に関する信号をフィードバックして遅延ラインを制御する動作を行うフィードバック回路であって、あるクロック信号(例えば、システムクロック)の立ち上がりエッジが、第2のクロック信号(例えば、メモリ内部クロック)の立ち上がりエッジと一致する(即ち「ロックされる」)まで、あるクロック信号のタイミングは、進められ、又は遅くされる。
【0005】
図1は、メモリチップ、即ちメモリデバイス(12)示す模式的なブロック図である。メモリチップ(12)は、多数のメモリチップを含むDIMM(デュアルインラインメモリモジュール)やPCB(プリント回路基板)(図1に図示せず)の一部であってよい。メモリチップ(12)は、その外側に配置された複数のピン(14)を含んでよく、それらのピン(14)は、その他のシステムデバイスにチップを電気的に接続する。それらのピン(14)の幾つかは、アドレスピン即ちアドレスバス(17)、データピン即ちデータバス(18)、制御ピン即ち制御バス(19)であってよい。符号(17-19)の各々は、対応するバスにおける1を超えるピンを示すことは明らかである。さらに、図1の模式図は、単に説明を目的としていることは理解されるべきである。つまり、一般的なメモリチップのピンの配置又は構成は、図1に示す形態でなくともよい。
【0006】
プロセッサ又はメモリコントローラ(図示せず)が、チップ(12)と通信して、メモリの読出/書込を実行してよい。プロセッサ及びチップ(12)は、アドレスライン即ちアドレスバス(17)上のアドレス信号、データライン即ちデータバス(18)上のデータ信号、制御ライン即ち制御バス(19)上の制御信号(例えば、行アドレスストローブ(RAS)信号や列アドレスストローブ(CAS)信号など(図示せず))を用いて通信してよい。アドレス、データ及び制御バスの「幅」(即ち、ピン数)は、メモリ構成に応じて異なり得る。
【0007】
当該技術分野の通常の知識を有する者には、図1のメモリチップ(12)は、メモリチップの一実施例を説明するために模式化されており、典型的なメモリチップの全ての特徴に係る詳細な説明を意図したものでないことは容易に理解されるだろう。メモリセル(20)でデータを読み書きするために、メモリチップ(12)と共に多数の周辺デバイス又は回路が通常設けられる。しかしながら、これらの周辺デバイス又は回路は、簡単化のために図1には示されていない。
【0008】
メモリチップ(12)は、概ね列状及び行状に配置された複数のメモリセル(20)を含んでよく、それらメモリセル(20)は、列状及び行状にデータを格納する。各メモリセル(20)は、1ビットのデータを格納する。行デコード回路(22)及び列デコード回路(24)は、アドレスバス(17)に与えられたアドレスをデコードして、メモリセル(20)の行及び列を選択する。また、メモリセル(20)へのデータ、又はメモリセル(20)からのデータは、センスアンプ及びデータ出力パス(図示せず)を介して、データバス(18)に亘って伝送される。メモリコントローラ(図示せず)は、適切な制御信号(図示せず)を制御バス上に与えて、I/O(入力/出力)ユニット(26)を介してメモリに出入りするデータ通信を制御する。I/Oユニット(26)は、多数のデータ出力バッファを含んでよく、それらバッファは、メモリセル(20)からのデータビットを受信して、データバス(18)における対応するデータラインに、それらのデータビット即ちデータ信号を与える。I/Oユニット(26)は、さらに、クロック同期ユニット、即ち遅延ロックドループ(DLL)(28)を含んでよく、外部システムクロック(例えば、そのクロックは、メモリコントローラ(図示せず)で使用されて、メモリチップ(12)とコントローラ間のアドレス、データ及び制御信号を発生する)と、メモリで使用される内部クロックとをDLL(28)が同期させて、メモリセル(20)でデータの読出/書込動作が実行される。
【0009】
メモリコントローラ(図示せず)は、メモリチップ(12)の動作モードを決定してよい。制御バス(19)上の入力信号、即ち制御信号の例の幾つか(図1に図示せず)には、外部クロック信号、チップ選択信号、行アクセスストローブ信号、列アクセスストローブ信号、ライトイネーブル信号などがある。メモリチップ(12)は、そのメモリチップ(12)にあるピン(14)を介して接続された他のデバイスと通信する。上述したようにそれらのピンは、適切なアドレス、データ及び制御ラインに接続されて、データ伝送(例えば、データの送信及び受信)動作が実行される。
【0010】
図2は、図1に示す遅延ロックドループ(DLL)(28)の単純化されたブロック図である。DLL(28)は、入力としてリファレンスクロック(ClkREF)を受信し、出力クロック、即ちClkOUT信号(32)を生成して出力する。ClkOUT信号(32)は、次に、後述するようにフィードバッククロック(ClkFB)(34)としてフィードバックされる。リファレンスクロック(30)は、本明細書では、「ClkREF」、「ClkREF信号」、「Refクロック信号」又は「Refクロック」と同義的に用いられる。一方で、フィードバッククロック(34)は、本明細書では、「ClkFB」、「ClkFB信号」、「FBクロック信号」又は「FBクロック」と同義的に用いられる。リファレンスクロック(30)は、通常、マイクロプロセッサに作用する外部クロック、又はそれが遅延/バッファリングされたものである。図2の実施例に示されたシステムクロック(36)は、クロックバッファ(37)でバッファリングされている。つまり、クロックバッファ(37)の出力、即ち、Refクロック(30)は、システムクロック(36)がバッファリングされたものである。レジスタ制御DDLでは、図2に示すように、Refクロック(30)は、複数のレジスタ及び遅延ラインのバンク(38)に入力される。バンク(38)内のレジスタは、後述するように、位相検出器(40)から得られる位相差情報を用いて遅延ラインを制御する。説明の簡単化のために、図2に示すレジスタ及び遅延ラインのバンク(38)は、以後「遅延ラインブロック」と称する。
【0011】
遅延ラインブロック(38)のクロック出力、ClkOUT信号(32)は、内部クロック(図示せず)を与えるためにSDRAM(12)によって使用され、該SDRAM(12)は、メモリセル(20)への読出/書込動作を実行し、SDRAMから出されたデータは、そのデータを要求しているデバイス(例えば、マイクロプロセッサ(図示せず))に送られる。故に、図2に示すように、ClkOUT信号(32)は、クロック分配網に、即ちデータツリー回路(42)に送られる。その回路(42)の出力は、I/Oユニット(26)内のSDRAMクロックドライバ及びデータ出力ステージ(図示せず)に結合されて、データ取得動作及び転送動作がクロックされてよい。図2から理解されるように、ClkOUT信号(32)(故に、FBクロック(34))は、遅延ラインブロック(38)内の遅延ラインを用いて生成されており、遅延ラインブロック(38)が、入力されたRefクロック(30)に特定の遅延を導入して、「ロック」状態が得られる。
【0012】
先に述べたように、DLL(28)の目的は、メモリ(12)の内部クロック(図示せず)をシステムの外部クロック(例えば、システムクロック(36))に合わせる、即ちロックすることである。位相検出器(PD)(40)は、ロック状態を確立するために、システムクロック(36)のエッジとメモリ内部クロック(図示せず)のエッジの相対的なタイミングを比較する。これは、それら個々を代表する信号、即ちシステムクロックに関するRefクロック(30)と、メモリ内部クロックに関するFBクロック信号(34)との相対的なタイミングを比較するころで行われる。図2に示すように、I/O遅延モデル回路(44)がDLL(28)の一部であって、ClkOUT信号(32)がFBクロック(34)として位相検出器(40)に供給される前に、ClkOUT信号(32)に対するバッファ又はダミー遅延回路として働いてよい。ClkOUT信号(32)は、I/O遅延モデル回路(44)への入力として示されているが、幾つかの実用用途では、ClkOUT信号(32)は、クロック分配網(42)への入力のままであるが、クロック分配網(42)から受け取った別のクロック信号(図示せず)が、ClkOUT信号(32)の代わりにI/O遅延モデル回路(44)に入力されてもよいことに注意すべきである。何れにしても、I/O遅延モデル回路(44)の出力(即ち、FBクロック(34))は、メモリ内部クロックを効果的に代表する。メモリ内部クロックは、I/Oユニット(26)内のクロックドライバ及びデータ出力ステージ(図示せず)を介して与えられてよい。I/O遅延モデル回路(44)は、クロックフィードバックパス固有の遅延を複製する。その遅延は、システムクロック入力バッファ(37)の遅延「A」と、メモリ内部クロック(図示せず)の出力より前に、メモリ(12)の出力データパス(図示せず)においてClkOUT信号(32)に起こる遅延を含む遅延「B」とを含んでいる。故に、I/O遅延モデル回路(44)は、外部クロックバッファ(37)を含むシステムクロック受信回路(図示せず)と、クロック及びデータ出力パス(図示せず)との複製であって、これらのステージでシステムクロック(36)とClkOUT信号(32)に与えられる各々の遅延をマッチさせて、Refクロック(30)及びFBクロック(34)を、夫々システムクロック(36)及びメモリ内部クロック(図示せず)に可能な限り近づける。従って、I/O遅延モデル回路(44)は、Refクロック(30)とFBクロック(34)の間の位相関係が、システムクロック(36)とメモリ内部クロック(図示せず)の間にある位相関係にできるだけ近づいた状態を維持することを試みる。
【0013】
Refクロック(30)及びFBクロック(34)は、位相比較のために位相検出器に入力として供給される。PD(40)の出力、即ちシフトレフト(SL)/シフトライト(SR)信号(45)は、遅延ラインブロック(38)によってClkREF(30)に与えられる遅延量を制御する。SL/SR信号(45)は、Refクロック(30)とFBクロック(34)を一致させてロック状態を確立するために、遅延ラインブロック(38)の適切な遅延ユニットを介して、Refクロック(30)を左にシフトさせるべきか(SL)、右にシフトさせるべきか(SR)を決定する。SL/SR信号(45)は、遅延制御ユニット(46)を介して遅延ラインブロック(38)に供給される。遅延制御ユニット(46)は、遅延調整信号(47)を生成して、SL/SR信号(45)を与えるタイミングを制御する。遅延調整信号(47)は、実質的にはSL/SR信号(45)と同じ目的で使用されるが、その遅延ラインブロック(38)への供給が、遅延制御ユニット(46)で制御される。遅延ラインブロック(38)でRefクロック(30)に与えられる遅延は、出力クロック(即ち、FBクロック(34))と、入力されたRefクロック(30)との間の時間差を、それらが合わせられるまで調整するように働く。位相検出器(40)は、当該技術分野で知られているように、Refクロック(30)とFBクロック(34)の間における検出された位相差、即ちタイミング差に基づいてシフトレフト信号及びシフトライト信号を生成する。
【0014】
図3は、図2に示す位相検出器(40)に作用するClkREF(30)及びClkFB信号(34)の間のタイミングのミスマッチを示している。図3に示すように、位相検出器(40)によってClkREF(30)の最初の立ち上がりエッジが受信されてからtID秒の固有遅延(即ち、図2の遅延Aと遅延Bの和)が経過した後、ClkFB信号(34)が生成される。ClkREF(30)とClkFB(34)の間のタイミングのミスマッチは、位相検出器(40)によって修正される。これは、適切な左シフト(SL)又は右シフト(SR)の指示(45)を遅延ラインブロック(38)に指示して、m*tDに等しい遅延を与えることで行われる。ここで、「m」は、遅延ラインブロック(38)における遅延要素又は遅延ラインの数であり(m=0,1,2,3,・・・)、「tD」は、単一の遅延要素又は遅延ラインで与えられる遅延である。例えば、Refクロック(30)のクロック周期(tCK)が12nsであり、tID=10nsであるならば、DLL(28)は、2ns(tCK−tID=2ns)だけ、ClkFB信号(34)の立ち上がりエッジを押し出し、又はClkREF(30)を左にシフトさせて、「ロック」を達成する(即ち、Refクロック(30)及びFBクロック(34)の立ち上がりエッジは、ほぼ「一致」、「同期」又はほとんど「同相」になる)。この例では、tD=200psならば、m=10である。周知のように、ClkRef(30)及びClkFB(34)のクロック周期は等しいままであるが、それら2つのクロック間の位相差、即ちタイミングの不一致(「ラグ」又は「リード(lead)」)は存在し得る。これは、位相検出器(40)によって検出され、位相検出器(40)のSL/SR信号(45)を用いて遅延ラインブロック(38)で調整される。
【0015】
図4は、図2の位相検出器(40)の主たる回路要素をブロック図で示している。位相検出器(40)は、2つの位相検出ユニット(40)、つまりコース(coarse)位相検出器(50)とファイン(fine)位相検出器(52)とを含んでよい。コース(coarse)位相検出器(50)とファイン(fine)位相検出器(52)の出力(53-54)は、夫々、別個のSL/SR信号(45)として、遅延制御ユニット(46)に供給される。故に、図4の実施例において、図2のSL/SR信号(45)は、2つの別個のSL/SR信号、つまり、各々がコース位相検出器(50)とファイン位相検出器(52)の一方から出された信号から構成される。コース位相検出器(50)が、ClkREF(30)及びClkFB(34)に最初に働いて、ClkREF(30)に粗い(coarse)遅延を与えるように遅延ラインブロック(38)に指示することで、ClkREF(30)及びClkFB(34)の間の粗い位相調整が達成される。そして、ファイン位相検出器(52)が、これら2つのクロックの「微調整(fine turning)」即ち精密な位相調整を、引き継いで実行することで、完全なロック状態が確立される。コース位相検出器(50)の動作中、遅延制御ユニット(52)は、ファイン位相検出器(50)の出力(53)が、(完全なロックと比較して不完全又はそれ未満であっても)ClkREF(30)及びClkFB(34)の間における最初の「ロック」を示すまで、ファイン位相検出器(50)の如何なる出力(54)も無視してよい。そして、遅延制御ユニット(46)は、ファイン位相検出器(52)の出力(54)を受け取って、ClkREF(30)及びClkFB(34)の間の精密なロックが達成されるまで、ClkFB(34)に粗い(coarse)遅延を与えるように遅延ラインブロック(38)に指示してもよい。
【0016】
図5は、図4に示したコース位相検出器(50)を含む様々な回路要素を表した典型的なブロック図である。コース位相検出器(50)は、コース遅延検出(PD)ウインドウ(56)を含んでおり、該ウインドウ(56)は、初期遅延「tPDW」をClkFB(34)に与えて、遅延フィードバッククロック信号(ClkFB2d)(57)を出力する。遅延量tPDWは、固定又は既定されてよい。もう一つの遅延要素(58)は、tPDW/2の遅延(即ち、コースPDウインドウ(56)で与えられる遅延の半分)をClkREF(30)に与えて、遅延リファレンスクロック信号(ClkREFd)(59)を生成して出力する。ClkREFd信号(59)は、サンプラ回路(ここでは、Dフリップフロップの形態である)(60)(62)をクロックし、図5に示すようにフィードバッククロック(ClkFB)(34)及び遅延フィードバッククロック(ClkFB2d)(57)をサンプリングする(sample)。Dフリップフロップ(62)の出力PH1(64)及びDフリップフロップ(61)の出力PH2(65)は、ClkREFd(59)の立ち上がりエッジでサンプリングされたそれらの個々のD入力(ClkFB(34)又はClkFB2d(57))の値を示す。与えられた任意の瞬間におけるPH1(64)及びPH2(65)は、ClkREF(30)の位相に対するClkFB(34)の位相を(即ち、以下に述べるように、ClkFB(34)が、ClkREF(30)に対して同位相、又は180°ずれた位相であるか否かを)決定する。PH1(64)及びPH2(65)の位相の間の関係は、以下で詳細に述べるように、リファレンスクロック(30)を左に又は右にシフトさせるかを決定する。多数決フィルタ(66)が設けられて、PH1(64)、PH2(65)及び計数クロック信号(図示せず)を入力として受信し、それらに応答して、コース位相検出器(50)の出力(53)として適切なSL/SR信号を生成する。多数決フィルタ(66)の構成は示されていないが、多数決フィルタ(66)が、(計数クロック信号(図示せず)でクロックされる)バイナリアップ/ダウンカウンタを含んでおり、該カウンタは、PH1信号(64)及びPH2信号(65)によってインクリメント又はデクリメントされることは、当該技術分野で知られている。計数クロックは、システムクロック(36)又はリファレンスクロック(30)と同じであってよい。しかしながら、一定数の入力クロックパルス(即ち、計数クロックパルス(図示せず)のクロックパルス)の計数が、SL又はSR信号が出力できるまでに多数決フィルタ(66)のカウンタで要求されてよいことに留意のこと。例えば、多数決フィルタ(66)は、SL又はSRの指示を生成する前に、常に、4つの入力信号(c=4)をカウントアップする。このような計数は、時間を費やし、REF信号(30)のシフトを送らせ、故に、以下で詳細を述べるようにロックの達成を送らせる。
【0017】
図6は、図5のコース位相検出器(50)で生成されたPH1信号(64)とPH2信号(65)の位相関係を示す。図6に示すように、PH1とPH2の間の位相関係が利用されて、ClkREF(30)に対するClkFB信号(34)の位相が特定される。図6では、用語「DP」(位相差)は、ClkREF(30)に対するClkFB信号(34)の相対位相を意味する。故に、例えば、PH1及びPH2の両方が、それらの各々の立ち上がりエッジの後に「ハイ」即ちロジック値「1」に達する場合、それは、図6に示すように、ClkFB(34)の位相が、ClkREF(30)に対し、180度より大きく360度未満でずれていることを示す。ClkFB(34)とClkREF(30)の間にこの位相関係がある場合、シフトレフト(SL)信号が、(図7Aに示すように)コース位相検出器(50)で生成されてよい。同様に、図6に示すように、PH1とPH2の間に適切な関係が起こる場合には、シフトライト(SR)信号が生成される。図6に示すように、PH1とPH2の間にてある関係が存在する場合には、コース位相検出器(50)の出力(53)は、等位相状態(phase equal condition)(PHEQ)を示す。PHEQ状態は、ClkREF(30)に対して、ClkFB信号(34)がほぼ同位相(ほぼ0度の位相差)であるか、ほぼ360度ずれているかを意味する。ClkFB(34)とClkREF(30)の間におけるその他の位相関係と、それらに対応して図6に示した機能記号は自明であるので、説明しない。
【0018】
図7A乃至7Cは、図5のコース位相検出器(50)の様々な波形の間におけるタイミング関係を示しており、ロックを確立するために、リファレンスクロックが左にシフトされるべきか右にシフトされるべきかも示している。図7Aでは、ClkFB(34)は、ClkREF(30)に対して180度を超える(しかし360度未満である)位相のずれ(180<DP<360)があって、PH1信号(64)及びPH2信号(65)の両方にハイ(ロジック「1」)の値が生じているので、コース位相検出器(50)は、シフトレフト(SL)モードにある。SLモードの間、DLL(28)は、ClkREF(30)に加わる遅延を増加する。図7Bは、PHEQモードにおける典型的な信号波形を示している。図7Bに(及び図6でも)示されているように、PHEQモードにおいて、PH1の値は「ハイ」即ちロジック「1」であるのに対し、PH2の値は「ロー」即ちロジック「0」である。これらの値は、ClkFB(34)の位相がClkREF(30)の位相に近い場合(約0度又は約360度の位相差)に生じる。コース位相検出器(50)がPHEQモードに入ると、遅延調節ユニット(46)はファイン位相検出器(52)の出力(54)の受信を始める。故に、PHEQモードの間、ファイン位相検出器(52)がアクティブとなって、幾つかの連続的なPHEQモードの後、ClkREF(30)とClkFB(34)の間に、安定したロックが確立される。一方、図7Cは、コース位相検出器(50)のシフトライト(SR)モードを示している。ClkFB(34)とClkREF(30)の間の位相のずれが、0度より大きく180度未満であるために、PH1信号及びPH2信号の値の両方が、図示されているように「ロー」即ちロジック「0」となるからである。SRモードの間、DLL(28)は、ClkREF(30)に加わる遅延を減少させる。位相のずれが180度である場合(図6に機能記号‘P180’と記載)の波形は、図7A乃至図7Cに示されていないが、ClkFB(34)の位相が、ClkREF(30)に対して約180度ずれる場合には、コース位相検出器(50)は、図6に示すようにSLモードになることに留意のこと。
【0019】
図8は、遅延ラインブロック(38)における典型的なレジスタ及び遅延ラインを、簡略化して示しており、DLL(28)の初期化の間に、遅延ラインを介してリファレンスクロック(30)がどのようにシフトするかを示している。図8は、ブロック(38)の遅延ラインにおける61個のレジスタ制御された遅延ラインを図示している。図8に示す遅延ライン及びレジスタの数は、単に説明を目的としていることに留意のこと。DLL(28)の機能を簡単にするために、DLL(28)の初期化の際に、レジスタ#0(R0)は、オン、即ちアクティブになると仮定する。これは、リファレンスクロック(30)が、最初にブロック(38)の遅延ラインをバイパスすることを意味する。図3と共に上述された例では、tCK=12ns、tID=10ns及びtD=200psである場合、DLL(28)は、m=10を要していたこと、即ち、DLL(28)は、10本の遅延ラインを介して遅延を加えていたことに留意のこと。故に、この例では、最初の入口ポート(R0)から、10のレフトシフト(SLs)がClkREF(30)に加えられて、レジスタ#10(R10)は、ロックポイントを示すであろう。レフトシフトは遅延を加える一方でライトシフトは遅延を減少させることは、以前に述べた。
【0020】
たとえDLL(28)がSRの範囲にあり得たとしても(例えば、様々なクロック波形の間のタイミング関係は、図7Cに示す関係と似ている)、図8のレジスタ#0(R0)の右側にレジスタが存在しないことから、DLL(28)の初期化中、SR(シフトライト)モードが許されないことが分かる。
【0021】
図9は、図1のDLL(28)が初期化される際における、リファレンスクロック(30)及びフィードバッククロック(34)の典型的な波形の組を図示している。(図9でバツ印の部分で示すように)DLL(28)がシフトライト(SR)モードにあっても、図9の波形は、リファレンスクロック(30)の強制レフトシフト(ForceSL又はForce Shift Left)が実行される状況を示している。例えば、図9の波形において、仮にtck=8ns、tid=10ns及びtd=200psであれば、図9では、6ns=2tCK−tID=m*tDであるから、DLL(28)の初期化に際してロックを確立するために、6nsの追加の遅延(強制レフトシフト)が必要とされる。上述の値の場合、ロックを確立するために必要な「m」の値(即ち、遅延ライン即ち遅延要素の数)は、m=30である。図10の例と共に以下で述べられてるように、DLLの初期化中に多数決フィルタ(66)が使用される場合は特に、このような「m」の比較的高い値が、ロックに要する時間を延ばし得る。PH1信号が「1」になる、つまりロジック「1」の値となると、ForceSLモードは終了することに留意のこと。
【0022】
図10は、図1のDLL(28)が初期化される際における、リファレンスクロック(30)及びフィードバッククロック(34)のもう一つの典型的な波形の組を示している。図10に示すタイミング関係では、DLL(28)は、初期化の際にシフトライト(SL)モードにあるだろう。しかしながら、図9で説明したように、DLL(28)の初期化中は、シフトライトモード(ForceSLモード)に入るように強制されるだろう。図10の波形では、tCK=9.8ns、tID=10ns及びtD=200psである場合、9.6ns=2*tCK−tID=m*tDとなるので、DLL(28)は、ForceSLモードを用いて9.6ns(m*tD)だけ左にシフトしなければならない。前述の値の場合、ロックを確立するために必要な「m」の値(即ち、遅延ライン即ち遅延要素の数)は、m=48となる。故に、DLL(28)が多数決フィルタ(66)(図5を参照して先述したように、計数間隔はc=4)を利用して、初期化中にロックを確立する場合、c*m=4*48=192であるから、ロックポイントを確立するために、192のクロックサイクルが必要となる。故に、初期化中における多数決フィルタ(66)の使用は、ロックポイントの確立を著しく遅らせる。この例は、ロックを確立するために要する時間を減らす必要性を説明している。
【0023】
DLL(28)の初期化の際のロックタイムを減らすため、初期化中に「On1x」モードが有効にされ得る。通常、On1xモードは、初期化中にのみ可能となる。さらに、On1xモードの間、DLL(28)は、(リファレンスクロック(30)の)クロックサイクルごとに、シフトレフト(SL)コマンドを有効にし、多数決フィルタ(66)は、On1xモードの間、無効のままである。故に、初期化の間、DLL(28)は、ForceSLモードに入るだけでなく、On1xモードに入って、クロックサイクルごとに左にシフトして、ロックポイントの達成を促進し得る。DLL(28)がPHEQモードに入ると、通常、On1xモードは終了する。しかし、On1xモードは、概ね、(tckが大きい)低周波数のクロックに、即ち、比(tCK/tID)>0.5について好ましいことが知られている。高周波数のリファレンスクロック(30)(tCKが小さい)だと、On1xモードが(図12に示すように、DLL(28)がPHEQモードに入ると生成される)PHEQ信号によって終了した後、ClkREF(30)とClkFB(34)の間でオーバーシュートを起こし得る。
【0024】
図11は、図1のDLL(28)の初期化の際における、高周波数のリファレンスクロック(30)とそれに対応するフィードバッククロック(34)の典型的な波形の組を示す。図11のタイミング図では、tCK=3ns、tID=10ns及びtD=200psである。従って、m*tD=4*tCK−tID=2nsである。故に、m=10となる。しかしながら、図12に拡大して示した波形について後述するように、On1xモードは、m=10に至る場合(つまり、レフトシフトが連続的に10サイクル起きる場合)には終了しないが、DLL(28)がPHEQモードに入れると終了するので、ClkREF(30)とClkFB(34)の間でオーバーシュートが起きる。図12と共に説明されるように、(ClkREF(30)の)tckが小さく、フィードバック時間(tFB)が長いことから、オーバーシュートがこのケースの結果となる。
【0025】
図12は、高いクロック周波数にてOn1xモードを出る際に遭遇するオーバーシュート問題を示す、典型的な波形の組を示している。図12には多数の波形があるので、説明及び図示を簡略化するために、図12には符号がないことに留意のこと。図12から、初期化の際に、DLL(28)はForceSLモード及びOn1xモードに入ることが分かる。故に、ClkFB信号(34)の最初のクロックサイクルが受信されると直ちに、図12の上にある一連のSLクロックで示されるように、ClkREF(30)のレフトシフトが開始する。On1xモードは、図12のSLクロックの計数で示されるように、ClkREF(30)のクロックサイクルごとにClkREF(30)を左にシフトさせる。さらに、On1xモードの間、多数決フィルタ(66)は、図12の下に示す「多数決フィルタイネーブル」信号の波形から分かるように無効のままである。PH1信号及びPH2信号の位相関係の生成も、図12に説明されている。PH1とPH2の間の関係が(図6に図示したように)PHEQモードを示す場合に、図12のPHEQ信号が生成される。その他の残りの信号は、つまり、ClkFB2d及びClkREFd信号は、図5に示した信号と同様である。
【0026】
図12のタイミング図では、図11と同様に、tCK=3ns、tID=10ns及びtD=200psである。従って、m*tD=4*tCK−tID=2nsとなる。故に、m=10である。しかるに、図12のClkREF及びClkFBの波形から、これら2つのクロックは、連続した10のレフトシフト即ち遅延の後に合わせられていることが分かる。しかしながら、固有遅延(tID)、小さなtCK(高いクロック周波数)、及び長いフィードバック時間即ちフィードバック遅延(図12ではtFB=tID+m*tD=4*tCK)によって、PHEQ信号の立ち上がりエッジによってOn1xモードが終了するまでに、(図12のSL信号で11乃至14の番号を付したクロックで示されるように)On1xモードは、さらに4つのレフトシフトを加える。これによって、図12に示すオーバーシュートが起こる。オーバーシュートは、ClkREFとClkFBの間の位相合わせを妨げるだけでなく、さらに、余分な遅延を加えてロックを確立することで、ロックを確立する時間を遅らせる。加えて、On1xモードの終了時でも、ClkREFとClkFBが合わせられていないことから、On1xモードが終了した後において、(On1xモードの間無効であった)多数決フィルタ(66)が、ロックを達成するために必要とされる。多数決フィルタ(66)の使用は、図10と共に先述したように、ロックの遅延をさらに加え得る。
【0027】
ForceSLモードは、(図12に示すように)PH1信号の立ち上がりエッジで終了することは先に述べた。しかしながら、前段落で説明したように、On1xモードが(図12に示すように)ForceSLモードが終了した後に継続する場合、特に、tFB>1*tCK(図12の波形では、tFB=4tCK)という、現代の高速なシステム及びリファレンスクロックでありふれた条件で、フィードバック経路のオーバーシュート問題が起こり得る。従って、オーバーシュートを防ぐためには、PHEQ信号をアクティブにする前に、On1xモードを無効にすることが望ましいであろう。
【0028】
図13A及び図13Bは、図12に示すForceSL(74)信号及びOn1x信号(76)を生成及び終了する典型的な回路(70)(72)を夫々図示している。図13Aの回路(70)では、初期化パルス75(Init#)は、アクティブローである。DLL(28)の初期化の間、Init#信号は(好ましくはパルスの形態で)ローになって、強制シフトレフトモードに入るためのForceSL信号(74)(図12参照)を生成する。On1x信号(76)(図12参照)も、図13Bの回路(72)で同様に生成される。(図12に示すように)PH1信号(64)がハイになると、図13Aの回路(70)を用いて、ForceSLモードは終了する(つまり、図13BのForceSL信号(74)がローになる)。同様に、(図12に示すように)PHEQ信号(77)が図13Bの回路(72)でハイになると、On1xモードは終了する(つまり、図13BのOn1x信号(76)はローになる)。図13A乃至図13B(と図6及び図12)から分かるように、PHEQ信号(77)は、PH1がハイ(ロジック「1」)であり、PH2がロー(ロジック「0」)である場合に生成される。
【0029】
図14は、クロックジッタによる不適切なForceSL終了問題を説明する一連の波形を示す。図12と同様に、図14には多数の波形があるので、説明及び図示を簡略化するために、図14には符号が示されていない。図13A乃至図13Bを参照して(さらに、図12も参照して)、ForceSLモードはPH1信号がハイになると終了することは、開示及び説明されている。しかしながら、長いtCK(より遅いクロック周波数)及び短いtIDでは、クロックジッタは、図14の波形を通して示されるように、ForceSLモードを早めに終了させる。図14の実施例では、On1xモードも、ForceSLモードと共に終了する。しかしながら、図12を参照して前述したように、ForceSLモードの後でOn1xモードが終了する場合、特に高周波数だと、フィードバック経路でオーバーシュートの問題が起こり得る。図14の波形のケースでは、早過ぎる又は不適切なForceSL/On1xの終了の結果、ロックを確立するため(多数決フィルタイネーブル信号を介して)多数決フィルタ(66)がアクティブにされる。多数決フィルタ(66)は、上述したように、特にDLL(28)の初期化中では、ロックの確立を著しく遅らせる。不適切なForceSLの終了問題は、適切なフィルタを使うことで解決するかもしれないが、On1xのオーバーシュートの問題は依然として残る。
【発明の開示】
【発明が解決しようとする課題】
【0030】
従って、特にOn1xモードがForceSLモードの後に終了する場合には、フィードバック経路におけるオーバーシュートを防ぐために、PHEQ信号がアクティブになる前にOn1xモードを無効にすることが好ましい。ForceSLモード及びOn1xモードが共に終了する場合には、フィルタ回路を追加せずに、クロックジッタ又はノイズによる不適切なForceSLの終了を防ぐことが未だに望まれている。より速いDLLのロック時間を得るために、不適切なForceSLの終了とOn1xのオーバーシュート問題を避けることもまた望まれている。
【課題を解決するための手段】
【0031】
本開示は、同期回路を動作する方法を検討する。その方法は、同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、リファレンスクロックを用いて、遅延ラインの出力にてフィードバッククロックを生成する工程と、フィードバックから第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、リファレンスクロック、第1遅延フィードバッククロック及び第2遅延フィードバッククロックの位相間の関係に基づいて、遅延ラインを通じてリファレンスクロックをシフトさせるシフト信号を生成する工程とを含む。
【0032】
ある実施例では、本開示が検討する方法は、リファレンスクロックを得る工程と、フィードバッククロックを、フィードバッククロックとリファレンスクロックの周波数が等しいようにリファレンスクロックから生成する工程と、フィードバッククロックから第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、リファレンスクロック、第1遅延フィードバッククロック及び第2遅延フィードバッククロックの位相間の関係に基づいて、リファレンスクロックをレフトシフト又はライトシフトさせる工程とを含む。
【0033】
さらなる実施例では、本開示が検討する方法は、リファレンスクロックを得る工程と、リファレンスクロックを左方にシフトさせる第1シフトレフトモードにさせる工程と、リファレンスクロックからフィードバッククロックを生成する工程と、フィードバッククロックとリファレンスクロックの位相間の位相関係をモニタする工程と、リファレンスクロックに対するフィードバッククロックの位相ずれが、180度より大きく360度未満であることを位相関係が示す場合に、第1シフトレフトモードを終了させる工程と含む。
【0034】
さらなる実施例では、本開示は、本開示の教示に基づいたコース位相検出器を含むように構成された同期回路(遅延ロックドループ)を検討する。代わりの実施例では、本開示は、プロセッサと、バスと、該バスを介してプロセッサと連結されており、同期回路を含んでいるメモリデバイスとを具えるシステムを検討する。
【0035】
本開示のシステム及び方法は、同期回路(例えば、遅延ロックドループ即ちDLL)の初期化中にクロックシフトモードを生成及び終了させる。初期化の際に、DLLは、ForceSL(フォースシフトレフト)モード及びOn1xモード(即ち、クロックサイクルごとにレフトシフトする)にされる。フィードバッククロックは、(システムクロックから順次得られる)リファレンスクロックの位相をトラックしており、コース位相検出ウインドウにそれを与える前に、最初にコース位相検出器内で遅延される。フィードバッククロックの2つの遅延バージョンは、リファレンスクロックでサンプリングされて、一対の位相情報信号が生成される。一対の位相情報信号は、その後、アドバンスド等位相(advanced phase equal)(APHEQ)信号を確立するために使用される。APHEQ信号は、PHEQ(位相等化(phase equalization))位相のオンセット(onset)を進めて、ForceSL及びOn1xモードを終了するのに使用される。その結果、クロックジッタによる不適切なForceSLの終了、又はOn1x終了の間におけるフィードバック経路のオーバーシュートが防止される。不適切なForceSLの終了の問題とOn1xのオーバーシュートの問題とが回避される結果、DLLのロック時間はより速くなる。
【発明を実施するための最良の形態】
【0036】
本開示の幾つかの実施例について詳細な説明をする。それらの具体例は、添付の図面に示されている。本開示の図及び説明は、本開示に特に関連した要素を図示及び説明しており、簡単化のため、典型的な半導体記憶装置又はメモリベースのシステムに見られるその他の要素は省略されている。「接続された」、「接続している」、「電気的に接続された」などの、相互に交換可能に本明細書で使用される用語は、概して電気的に接続される状態を意味する。さらに留意すべきは、図示及び説明される様々なブロック図、回路図及びタイミング波形は、正論理の回路を使用しており、信号のハイバリューがロジック「1」として処理される一方、ローバリューはロジック「0」として処理される。しかしながら、ここで論じられる任意の回路は、負論理でも容易に実施され得る(即ち、信号のハイバリューは、ロジック「0」として処理される一方、ローバリューがロジック「1」として処理される)。
【0037】
図15は、本開示の実施例であるコース位相検出器(80)を示す。位相検出器(80)は、図5に示す従来の位相検出器(50)に似ているが、制御遅延ユニット(82)及び位相制御ユニット(86)という2つの回路要素が追加されている。位相検出器(80)にユニット(82)(86)が存在することで、「背景技術」項で以前に説明した、不適切なForceSLの終了及びOn1xのオーバーシューティングの問題が解決される。ここで留意すべきは、同様な参照符号が、図5及び図15で同様な回路素子を示すために使用されており、説明が簡単化され、図5及び図15の実施例の間における比較が容易にされている。しかしながら、位相検出器(50)及び(80)の両方の最終出力はSL/SR信号(53)であるが、位相検出器(80)の全体的な動作は(図17の一組の波形で示す通り)、図5の従来の位相検出器(50)の動作とは異なることは、当業者には明らかである。
【0038】
図15のコース位相検出器(80)では、制御遅延ユニット(82)を通じて第1遅延がフィードバッククロック(34)に加えられ、それによって、第1遅延フィードバッククロック(FB1)(83)が生成される。制御遅延ユニット(82)の動作は、図16を参照して後述される。FB1クロック(83)は、その後コースPDウインドウ(56)に与えられて、第2遅延フィードバッククロック(FB2)(84)が生成される。遅延リファレンスクロック(59)は、図5を参照して先述した方法で、(Dフリップクロック(62)を介して)FB1クロック(83)をサンプリングしてPH1信号(64)を生成し、(Dフリップフロップ(60)を介して)FB2クロック(84)をサンプリングしてPH2信号(65)を生成する。最後に、SL/SR信号出力(53)は、図5を参照して先述した方法と同じ方法で、PH1信号及びPH2信号から生成される。位相制御ユニット(86)が、制御遅延ユニット(82)にForceSL信号(74)を与えることで、ClkFB(34)に対する遅延の適用が制御される。位相制御ユニット(86)の回路配置は、図18に示されており、後述される。同じ参照符号(74)が、図13Aと同様に図15(さらに、図16及び図18)に使用されて、ForceSL信号を示しているが、図13Aの実施例と、図15乃至図18の実施例とが異なることは明らかであることに留意すべきである。同じ名称の信号への同じ参照符号の使用は、単に説明の便宜と簡単化を目的としている。
【0039】
図16は、図15に示す制御遅延ユニット(82)に関して、典型的な回路配置(82)と、その信号波形とを示している。制御遅延ユニット(82)は、ForceSL信号(74)の信号レベルに基づいて、ClkFB(34)に遅延を与える(それにより、第1遅延フィードバッククロック(83)が生成される)。図16に示すように、制御遅延ユニット(82)は、多数の遅延要素(88)を含んでよく、その出力は、マルチプレクサ(90)を用いてClkFB信号(34)と多重化され(multiplexed)、マルチプレクサ(90)の出力(FB1クロック(83))は、ForceSL信号(74)で制御される。各遅延要素(88)は、図示するように、ClkFB(34)に単位遅延(tD)を与える。各遅延要素(88)は、図16に示すように、遅延ラインと一対のANDゲートの組合せで構成されてよい。遅延要素(88)は、遅延ラインブロック(38)の遅延ラインと同じであってもよい。単位遅延要素の構造及び働きは、当該分野でよく知られており、従って、この点についてさらに説明をしない。しかしながら、コース位相検出器(80)で使用される遅延要素(88)の数は、一定か(つまり、予め定められている)、可変であることに留意すべきである。ある実施例では、特定のコース位相検出器(80)の遅延要素(88)の数は、メモリコントローラ(図示せず)からのRAS(行アドレスストローブ)信号及びCAS(列アドレスストローブ)信号の待ち時間に基づいて、又は、リファレンスクロックサイクル(tCK)に対するフィードバック遅延(tFB)の比(tFB/tCK)に基づいて決定される。例えば、図12における高周波のクロックタイミング関係の場合、tFB=4*tCKである。故に、遅延制御ユニット(例えば、図16のユニット(82))は、図12に示した場合と同じクロック周波数に対処するために設計され、例えば図16に示すように、4つの遅延要素(88)を有していてもよい。
【0040】
図16はまた、制御遅延ユニット(82)の様々な信号間のタイミング関係を示す波形を図示している。図16に示すように、一旦ForceSL信号(74)が非アクティブ(つまり「ロー」)になると、制御遅延ユニット(82)は、4つの遅延要素(88)をバイパスする。その場合、FB1クロック(83)は、ClkFB(34)と同じになって、もはや、図16の波形に見られるようなClkFB(34)の遅延バージョンではなくなる。マルチプレクサ(90)で与えられる遅延は、図16の波形の描写では無視されていることに留意のこと。
【0041】
コース位相検出ウインドウ(56)(及び、サンプリング回路(62))にClkFB(34)を加える前に、遅延要素(88)でClkFB(34)に遅延を与え、制御遅延ユニット(82)を用いてフィードバック遅延(tFB)を「ミラー(mirror)」することで、アドバンスド等位相(APHEQ)信号(92)が生成される。該信号(92)は、図17及び図18と共に後述するように、クロックジッタとオーバーシュートの問題を起こすことなく、ForceSLモード及びOn1xモードを適時に終了させる。つまり、APHEQ信号(92)が、図12及び図13に示すPHEQ信号(77)よりも時間的に前又は先に生成されることで、クロックオーバーシュートが防止される。
【0042】
図17は、典型的な一組の波形を示しており、図12で説明したオーバーシュート問題が、図15のコース位相検出器(80)を用いてどのように回避されるかを説明している。先に指摘したように、高いクロック周波数では、tFB(フィードバック遅延)は、tCKと等しくないだろう。故に、(図12に示すような)On1xモードの正常終了は、結果的にオーバーシュートとなり望ましくない。なぜならば、図12を参照して先述したように、周波数が高いと、このようなオーバーシュートによって、幾つかのロックポイントがスキップされてしまう。図17の波形は、図12と同じ高周波数の信号(tFB=4*tCK)を示している。様々なタイミングパラメータ(例えば、tID、tDなど)の値も、図12及び図17では同じである。しかしながら、図17からは、オーバーシュート問題が解消されていることが分かる。つまり、On1xモードが解除された後でも、図17では、フィードバック経路のオーバーシューティングは起こっていない。図15の実施例のFB1クロック及びFB2クロックの生成によって、コースPDウインドウ(56)は、(図12の実施例の場合のように)tFBだけ遅延されているのではなく、(図15の制御遅延ユニット(82)の使用によって)tFBだけ進められた、ClkREF(30)及びClkFB(34)の間の位相情報を「見る」。故に、図15の配置によれば、図17で示すように、「普通の」PHEQ位相の生成よりも前にAPHEQ位相が生成される。図17の実施例では、On1xモード及びForceSLモードは、APHEQ信号(92)(図18)により終了される。APHEQ信号(92)は、ForceSLモードの間に、つまり、図6で示すように、ClkFB(34)及びClkREF(30)の位相差が180度より大きく360度未満である場合に生成される。従って、図15のコース位相検出器(80)は、(図6に示すような)PH2のローレベル及びPH1のハイレベルで表される「普通の」PHEQ位相よりも前に、(図17に示すように)PH2の波形に「窪み」を生成する。この「窪み」は、アドバンスド等位相(APHEQ位相)を表し、図17に示すように、ForceSLモード及びOn1xモードを終了させるトリガーイベントとして処理される。
【0043】
図17では、APHEQ信号を分けて示していないが、APHEQ位相は、図17のPHEQ信号の最初の「ハイ」レベルの出現で示されていることが分かるだろう。図17から分かるように、PHEQ信号の最初の「ハイ」レベルの後に、図6及び図12を参照して先述した「普通の」PHEQ位相を示す別の「ハイ」レベルが続く。従って、図15の回路配置によって、(図17のAPHEQ位相に示すように)PHEQ位相が進み、その位相が機能することで、余分なシフトレフト信号が生成される前に(図17で上に示すSLクロック)、ForceSLモード及びOn1xモードが適時に終了する。図12と図17を比べると、(図12では遅れたPHEQ信号によってOn1xモードが終了するので)図12において4つのSL信号が余分に生成されるのとは対照的に、APHEQ位相によるOn1xモードの終了は、m=10で、つまり、10番目のシフトレフト信号が生成される時にSLクロックを停止する。従って、図12及び図17の両方で、On1xモードはPHEQ信号により終了するが、図17では、(APHEQ位相によって)PHEQ信号の生成が進んでいるので、On1xモードは適時に終了し、従ってクロックのオーバーシューティング問題が防止される。
【0044】
図12に関して以前に述べたように、たとえOn1xモード及びForceSLモードが共に終了しても、ロックを確立する際に含まれる幾らかの時間遅延がなお存在する。多数決フィルタ(66)を用いてアクティブ化とロックの確立がなされるからである。一方、図17の実施例では、On1xモードが無効にされると、多数決フィルタ(66)は(適当な遅延の後)アクティブになるが、そのアクティブ化は、ロックを確立するための如何なる遅延もさらに与えない。なぜならば、図17に示すように、On1xモードの解除によって、ClkFB(34)及びClkREF(30)のクロックは、tFBの時間経過後に、既に粗く合わせられている(coarse-aligned)からである。オーバーシューティングがないので、多数決フィルタ(66)を用いて粗い調整を確立するという余計な必要はない。従って、その場合には、遅延制御ユニット(46)が、ファイン位相検出器(52)(図4)からの出力の受信を開始し、その結果、多数決フィルタ(66)による遅延の影響は、遅延制御ユニット(46)で無視される。
【0045】
図17に示した波形は、基本的な典型例である。故に、例えば、図17に示すPH1信号とPH2信号の値は、あるリファレンスクロック(30)と別のリファレンスクロック(30)で異なってもよく、DLLの初期化波形のある組と別の組とで同じでなくともよい。なぜなら、DLL初期化の各々で、FB1クロック(83)、FB2クロック(84)及びClkREFdクロック(59)の間に、若干異なるタイミング関係が存在し得るからである。しかしながら、APHEQ位相の生成(及び、それによるForceSLモード及びOn1xモードの終了)は、PH1信号及びPH2信号の特定の値に依存しており、故に、APHEQ位相の生成タイミングは、PH1信号及びPH2信号によってのみ影響されることに留意のこと。さらに、図17の実施例では、図12の実施例のようにPH1信号のみがForceSLモードを終了させる代わりに、PH1及びPH2の両信号が使用されて、(APHEQ位相のアクティブ化によって)ForceSLモードを終了する。従って、(結果としてAPHEQ位相を生成させる)PH1及びPH2の値の特定の組が最初に起こると、つまり、PH1の値が「ハイ」即ちロジック「1」で、PH2の値が「ロー」即ちロジック「0」となると直ちに、図17のOn1xモード及びForceSLモードは終了する。もちろん、PH1及びPH2の同じ値の組は、その後においてもPHEQ位相を生成するが、図17の実施例におけるOn1xモード及びForceSLモードの終了は、(図12の実施例の場合にように)後で生成されたこのPHEQ位相に依存しない。
【0046】
図17の実施例では、ForceSLモード及びOn1xモードが共に無効にされるが、On1xモードは、前述したように、(例えば、図17に示すAPHEQ位相の後に続くPHEQ位相のオンセットがあると)ForceSLモードの後に無効にされてよいことに留意のこと。どの場合も、つまり、On1xモード及びForceSLモードが共に又は異なる時間に解除されようとも、図15のコース位相検出器(80)は、クロックジッタによる不適切なForceSLの終了、又はOn1xモード終了によるフィードバッククロックのオーバーシューティングを防ぐ。ForceSLモードは、APHEQ位相(又は、図18のAPHEQ信号(92))によって終了され、それは、SRモード及びSLモード間のP180の境界(図6)からかなり離れて生じることから、クロックジッタによる不適切なForceSL終了問題は避けられる。例えば、図14の実施例では、不適切なForceSLの終了が、(図14にてPH2信号の波形に示されたように)P180境界で起こる一方で、図17では、ForceSLモードは、(ForceSLモードを終了させるAPHEQ信号が、SLモードの間に生成されるので)SLモードの間に終了し、P180境界から離れている。また、従来技術では、例えば図12について先述し、図14にも示したように、PH1信号の値のみを使って、ForceSLモードは終了されている。一方、図17の実施例では、ForceSLモードは、PH1及びPH2の両信号の値を使用して無効にされており、さらに、クロックジッタによる不適切なForceSLの終了が回避されている。
【0047】
さらに、ClkREF(30)及びClkFB(34)の位相は、例えば図17に示したように、APHEQ位相のオンセットの時間に合わせられてなくともよいことに留意のこと。故に、APHEQ信号(92)(図18)の生成は、ClkREF(30)及びClkFB(34)が実際に合わせられていることを意味しなくともよい。しかしながら、APHEQ位相の発生が、適切な時間遅延をもたらすようにForceSLモード(及び図17のOn1xモード)の終了を示すことで、クロックジッタやオーバーシューティングの問題の影響を受けることなく、ClkREF及びClkFBの粗いロックが達成される。ある実施例では、On1xモードは、APHEQ位相のオンセットではなく、図12を参照して前述したように、その後引き続いて起こるPHEQ位相によって終了されてよい。このような場合、前述したように、フィードバッククロック(34)の2つの遅延バージョン間の位相関係を利用して、PH1信号及びPH2信号がコース位相検出器(80)で生成されているので、フィードバッククロックのオーバーシューティングは生じない。
【0048】
図18は、図15の位相制御ユニット(86)の典型的な回路を示している。図18の回路は、図13Bの回路とほとんど同じなので、図18について詳細な説明はしない。図13Bと図18を比較すると、図18のAPHEQ信号(92)が、図13BのPHEQ信号(77)の代わりに使用されて、ForceSLモード及びOn1xモードの両方が終了されることが分かるだろう。ForceSL信号(74)及びOn1x信号(76)は、図13A及び図13Bを参照して前述した方法と同じ方法で、Init#信号を用いて共に生成される。しかしながら、On1xモードを終了させる「普通の」PHEQ信号(77)の代わりに、図18では、APHEQ信号(92)(「普通の」PHEQ信号(77)よりも前に生成される)が用いられて、ForceSLモード及びOn1xモードの両方が終了する。故に、図18では、APHEQ信号(92)が、図13BのPHEQ信号(77)と同様な方法で使用されて、所望の終了が達成されている。再度留意すべきことは、「APHEQ」という用語は、等位相信号PHEQ(77)をAPHEQ信号(92)から区別するのに利用されていたが、実際には、これら信号の両方とも、図6に示され、さらに図17のPHEQ波形で表されているように、同じPHEQ位相の部分である。故に、APHEQ位相は、DLL初期化の間におけるPHEQ位相の最初の発生にすぎない。PHEQ位相は、図17に示すように、APHEQ位相が終わった後に、(図17のPHEQ信号が「ハイ」(即ちロジック「1」)になることで表されているように)再び起こってもよい。
【0049】
本開示の実施例であるコース位相検出器(80)に関して、先述した説明に留意のこと。コース位相検出器(80)は、DLL(例えば、DLL(28)は、検出器(80)を含むように適切に変更される)の一部であってよく、DLLは、先述したように、例えばSDRAMメモリチップを含む任意の集積回路内に設けられるある種の同期回路である。さらに、先述の説明はDLLに関しているが、本開示のコース位相検出器(80)は、同期ミラー遅延(mirror delay)回路(SMD)などの別の任意の同期回路と共に利用されてもよい。同期ミラー遅延回路(SMD)は、SDRAMなどの様々な電子集積回路においてクロック同期用に用いられる。
【0050】
図19は、本開示の教示に基づいて構成されたコース位相検出器(例えば、図15の検出器(80))が使用され得るシステム(100)を示すブロック図である。システム(100)は、データ処理ユニット又は演算ユニット(102)を含んでおり、そのユニット(102)は、プロセッサ(104)を含んでおり、特定の計算又はデータ処理の仕事を行う特定のソフトウエアを実行するなどの様々な演算機能を実行する。演算ユニット(102)は、バス(108)を通じてプロセッサ(104)と通信するメモリデバイス(106)も含んでよい。バス(108)は、アドレスバス(図示せず)、データバス(図示せず)及びコントロールバス(図示せず)を含んでよい。メモリデバイス(106)の各々は、ダイナミックランダムアクセスメモリ(DRAM)、又はSRAM(Static Random Access Memory)チップ若しくはフラッシュメモリのような別種のメモリ回路であり得る。さらに、DRAMは、SGRAM(Synchronous Graphics Random Access Memory)、SDRAM(Synchronous Dynamic Random Access Memory)、SDRAMII又はDDR SDRAM(Double Date Rate SDRAM)と一般に称される同期式DRAMに加えて、シンクリンク(Synchlink)又はランバス(Rambus)DRAMであってもよい。当該技術分野における通常の知識を有する者は、図19のメモリデバイス(106)が、メモリデバイスのある実施例の説明するために簡単化されており、一般的なメモリチップの全ての特徴を詳細に説明することを意図したものでないことは容易に認めるだろう。プロセッサ(104)は、メモリデバイス(106)に格納された情報及びデータに基づいて複数の機能を実行する。プロセッサ(104)は、マイクロプロセッサ、デジタルシグナルプロセッサ、組み込みプロセッサ、マイクロコントローラ、専用メモリテストチップなどである。
【0051】
DLLユニット(28)が、図5で示す従来のコース位相検出器(50)の代わりに、図15のコース位相検出器(80)を含み得るという点を除いて、メモリデバイス(106)の各々は、図1と同様な構成を有してもよい。メモリコントローラ(110)は、バス(112)を通じてプロセッサ(104)から受信した制御信号(図示せず)に応じて、メモリデバイス(106)とのデータ通信を制御する。メモリコントローラ(110)は、コマンドデコード回路(図示せず)を含んでよい。コマンドデコード回路は、(バス(112)上の)入力制御信号(図示せず)を受信して、メモリデバイス(106)の1又は2以上の動作モードを決定する。バス(112)(又はバス(108))上の入力信号又は制御信号(図19に図示せず)の例の幾つかには、外部クロック信号、チップセレクト信号、行アクセスストローブ信号、列アクセスストローブ信号、ライトイネーブル信号等がある。
【0052】
システム(100)は、演算ユニット(102)に接続された1又は2以上の入力デバイス(114)(例えば、キーボード、マウス等)を含んでよく、演算ユニット(102)を動作させるデータの入力や指示を、ユーザが手動で入力することが可能になる。また、演算ユニット(102)に接続された1又は2以上の出力デバイス(116)が、システム(100)の部分として設けられてよく、プロセッサ(104)により生成されたデータを表示、さもなくば出力する。出力デバイス(116)の例には、プリンタ、ビデオ端末及びビデオ表示ユニット(VDU)がある。ある実施例では、システム(100)は、データ処理ユニット(102)に接続された1又は2以上のデータ記録デバイス(118)を含んでよく、内部又は外部の記録媒体(図示せず)から、プロセッサ(104)がデータを取得することが可能となる。典型的なデータ記録デバイス(118)には、ハードディスク、フロッピー(登録商標)ディスク、CD−ROM(compact disk read-only memory)及びカセットテープに対応するドライブがある。
【0053】
以上の記載は、同期回路(例えば、遅延ロックドループ即ちDLL)の初期化中にクロックのシフトモードを開始及び終了するシステム及び方法を説明している。初期化の際に、DLLは、ForceSL(Force Shift Left)モード及びOn1xモード(即ち、クロックサイクル毎にレフトシフト)に入る。フィードバッククロックは、(システムクロックから順次供給される)リファレンスクロックの位相をトラックし、コース位相検出ウインドウに与えられる前に、最初にコース位相検出器で遅延される。フィードバッククロックの2つの遅延バージョンが、リファレンスクロックでサンプリングされて、一組の位相情報信号が生成される。それら信号は、その後、アドバンスド等位相(APHEQ)信号を確立するために使用される。APHEQ信号は、PHEQ(位相等化)位相のオンセットを進め、ForceSLモード及びOn1xモードの終了に使用される。これによって、クロックジッタによる不適切なForceSLの終了、又はOn1xが終了する間におけるフィードバックパスのオーバーシューティングが防止される。不適切なForceSLの終了及びOn1xのオーバーシューティングの問題が避けられることで、DLLのロッキングタイムはより速くなる。
【0054】
本開示が、特定の実施例について詳細に説明されたが、当該技術分野における通常の知識を有する者には、実施例の精神と範囲から逸脱することなく様々な修正や変更が可能であることは明らかであろう。故に、本開示は、添付された特許請求の範囲及びその均等物に含まれる本開示の変更及び変形に及んでいる。
【図面の簡単な説明】
【0055】
本開示が容易に理解されて簡単に実施されるために、本開示は、以下の図面と共に、限定ではなく説明を目的として説明される。
【図1】図1は、メモリチップ及びメモリデバイスを示す簡略化されたブロック図である。
【図2】図2は、図1に示された遅延ロックドループの簡略化されたブロック図である。
【図3】図3は、図2の位相検出器に作用するClkREF及びClkFB間のタイミングのずれを示している。
【図4】図4は、図2の位相検出器の主要な回路素子構成図をブロック図で示す。
【図5】図5は、図4に示したコース位相検出器を構成する様々な回路素子を示す典型的なブロック図である。
【図6】図6は、図5のコース位相検出器で生成されるPH1信号とPH2信号間の位相関係を示す。
【図7】図7A乃至図7Cは、図5のコース位相検出器における様々な波形間のタイミング関係を示しており、さらに、ロックを確立するためにリファレンスクロックが左又は右にシフトするべきか否かを示す。
【図8】図8は、遅延ラインブロックにおける典型的なレジスタ及び遅延ラインを簡略化して示しており、さらに、DLLの初期化中に、リファレンスクロックが遅延ラインを通じてどのようにシフトするのかを示す。
【図9】図9は、図1のDLLの初期化の際における、リファレンスクロック及びフィードバッククロックの典型的な波形の組を示す。
【図10】図10は、図1のDLLの初期化の際における、リファレンスクロック及びフィードバッククロックの典型的な波形のもう一つの組を示す。
【図11】図11は、図1のDLLの初期化の際における、高周波数のリファレンスクロックと対応するフィードバッククロックの典型的な波形の組を示す。
【図12】図12は、高周波数にてOn1xが終了した際に遭遇するオーバーシュート問題を説明する典型的な波形の組を示す。
【図13】図13A及び図13Bは、図12に示したForceSL及びOn1x信号を生成及び終了する2つの典型的な回路を夫々図示する。
【図14】図14は、クロックジッタによる不適切なForceSLの終了問題を説明する波形の組を示す。
【図15】図15は、本開示のある実施例のコース位相検出器を示す。
【図16】図16は、図15の遅延制御ユニットの典型的な回路配置と、対応する信号の波形とを示す。
【図17】図17は、図12で説明されるオーバーシュート問題が、図15のコース位相検出器を使用することでどのように回避されるかを説明する典型的な波形の組を示す。
【図18】図18は、図15の位相制御ユニットの典型的な回路を示す。
【図19】図19は、本開示の教示に基づいて構成されたコース位相検出器のシステムが使用されるシステムを示すブロック図である。
【技術分野】
【0001】
本出願の開示内容は、2000年8月31日に出願された同一出願人による米国特許出願第09/652,364号、発明の名称「A Phase Detector for All-Digital Phase Locked and Delay Locked Loops」の開示内容に関係している。
【背景技術】
【0002】
本発明は、概して同期回路に関しており、より詳細には、同期回路の初期化の間にクロックシフトモードを開始及び終了するシステム及び方法に関する。
【0003】
集積回路で実装されるデジタルロジックの大半は、クロック同期式シーケンシャルロジック(clocked synchronous sequential logic)である。同期式ダイナミックランダムアクセスメモリ(SDRAM)、マイクロプロセッサ、デジタルシグナルプロセッサのような電子デバイスにおいて、情報の処理、格納及び取得は、クロック信号を用いて調整又は同期されている。クロック信号の速度及び安定性は、回路が機能するデータレートに大きく影響する。SDRAMやマイクロプロセッサのような高速の集積回路デバイスの多くは、クロック信号に頼って、そのデバイスに出入りするコマンド、データやアドレスの流れを制御する。
【0004】
SDRAMやその他の半導体デバイスでは、メモリからの出力を、マイクロプロセッサにも作用するシステムクロックと同期させるのが望まれる。遅延ロックドループ(DLL)は、SDRAMに使用されて、外部クロック(例えば、マイクロプロセッサに作用するシステムクロック)と内部クロック(例えば、様々なメモリセル上で読出/書込動作を実行するために、SDRAM内部で使用されるクロック)を互いに同期させる同期回路である。通常、DLLは、位相差に関する信号をフィードバックして遅延ラインを制御する動作を行うフィードバック回路であって、あるクロック信号(例えば、システムクロック)の立ち上がりエッジが、第2のクロック信号(例えば、メモリ内部クロック)の立ち上がりエッジと一致する(即ち「ロックされる」)まで、あるクロック信号のタイミングは、進められ、又は遅くされる。
【0005】
図1は、メモリチップ、即ちメモリデバイス(12)示す模式的なブロック図である。メモリチップ(12)は、多数のメモリチップを含むDIMM(デュアルインラインメモリモジュール)やPCB(プリント回路基板)(図1に図示せず)の一部であってよい。メモリチップ(12)は、その外側に配置された複数のピン(14)を含んでよく、それらのピン(14)は、その他のシステムデバイスにチップを電気的に接続する。それらのピン(14)の幾つかは、アドレスピン即ちアドレスバス(17)、データピン即ちデータバス(18)、制御ピン即ち制御バス(19)であってよい。符号(17-19)の各々は、対応するバスにおける1を超えるピンを示すことは明らかである。さらに、図1の模式図は、単に説明を目的としていることは理解されるべきである。つまり、一般的なメモリチップのピンの配置又は構成は、図1に示す形態でなくともよい。
【0006】
プロセッサ又はメモリコントローラ(図示せず)が、チップ(12)と通信して、メモリの読出/書込を実行してよい。プロセッサ及びチップ(12)は、アドレスライン即ちアドレスバス(17)上のアドレス信号、データライン即ちデータバス(18)上のデータ信号、制御ライン即ち制御バス(19)上の制御信号(例えば、行アドレスストローブ(RAS)信号や列アドレスストローブ(CAS)信号など(図示せず))を用いて通信してよい。アドレス、データ及び制御バスの「幅」(即ち、ピン数)は、メモリ構成に応じて異なり得る。
【0007】
当該技術分野の通常の知識を有する者には、図1のメモリチップ(12)は、メモリチップの一実施例を説明するために模式化されており、典型的なメモリチップの全ての特徴に係る詳細な説明を意図したものでないことは容易に理解されるだろう。メモリセル(20)でデータを読み書きするために、メモリチップ(12)と共に多数の周辺デバイス又は回路が通常設けられる。しかしながら、これらの周辺デバイス又は回路は、簡単化のために図1には示されていない。
【0008】
メモリチップ(12)は、概ね列状及び行状に配置された複数のメモリセル(20)を含んでよく、それらメモリセル(20)は、列状及び行状にデータを格納する。各メモリセル(20)は、1ビットのデータを格納する。行デコード回路(22)及び列デコード回路(24)は、アドレスバス(17)に与えられたアドレスをデコードして、メモリセル(20)の行及び列を選択する。また、メモリセル(20)へのデータ、又はメモリセル(20)からのデータは、センスアンプ及びデータ出力パス(図示せず)を介して、データバス(18)に亘って伝送される。メモリコントローラ(図示せず)は、適切な制御信号(図示せず)を制御バス上に与えて、I/O(入力/出力)ユニット(26)を介してメモリに出入りするデータ通信を制御する。I/Oユニット(26)は、多数のデータ出力バッファを含んでよく、それらバッファは、メモリセル(20)からのデータビットを受信して、データバス(18)における対応するデータラインに、それらのデータビット即ちデータ信号を与える。I/Oユニット(26)は、さらに、クロック同期ユニット、即ち遅延ロックドループ(DLL)(28)を含んでよく、外部システムクロック(例えば、そのクロックは、メモリコントローラ(図示せず)で使用されて、メモリチップ(12)とコントローラ間のアドレス、データ及び制御信号を発生する)と、メモリで使用される内部クロックとをDLL(28)が同期させて、メモリセル(20)でデータの読出/書込動作が実行される。
【0009】
メモリコントローラ(図示せず)は、メモリチップ(12)の動作モードを決定してよい。制御バス(19)上の入力信号、即ち制御信号の例の幾つか(図1に図示せず)には、外部クロック信号、チップ選択信号、行アクセスストローブ信号、列アクセスストローブ信号、ライトイネーブル信号などがある。メモリチップ(12)は、そのメモリチップ(12)にあるピン(14)を介して接続された他のデバイスと通信する。上述したようにそれらのピンは、適切なアドレス、データ及び制御ラインに接続されて、データ伝送(例えば、データの送信及び受信)動作が実行される。
【0010】
図2は、図1に示す遅延ロックドループ(DLL)(28)の単純化されたブロック図である。DLL(28)は、入力としてリファレンスクロック(ClkREF)を受信し、出力クロック、即ちClkOUT信号(32)を生成して出力する。ClkOUT信号(32)は、次に、後述するようにフィードバッククロック(ClkFB)(34)としてフィードバックされる。リファレンスクロック(30)は、本明細書では、「ClkREF」、「ClkREF信号」、「Refクロック信号」又は「Refクロック」と同義的に用いられる。一方で、フィードバッククロック(34)は、本明細書では、「ClkFB」、「ClkFB信号」、「FBクロック信号」又は「FBクロック」と同義的に用いられる。リファレンスクロック(30)は、通常、マイクロプロセッサに作用する外部クロック、又はそれが遅延/バッファリングされたものである。図2の実施例に示されたシステムクロック(36)は、クロックバッファ(37)でバッファリングされている。つまり、クロックバッファ(37)の出力、即ち、Refクロック(30)は、システムクロック(36)がバッファリングされたものである。レジスタ制御DDLでは、図2に示すように、Refクロック(30)は、複数のレジスタ及び遅延ラインのバンク(38)に入力される。バンク(38)内のレジスタは、後述するように、位相検出器(40)から得られる位相差情報を用いて遅延ラインを制御する。説明の簡単化のために、図2に示すレジスタ及び遅延ラインのバンク(38)は、以後「遅延ラインブロック」と称する。
【0011】
遅延ラインブロック(38)のクロック出力、ClkOUT信号(32)は、内部クロック(図示せず)を与えるためにSDRAM(12)によって使用され、該SDRAM(12)は、メモリセル(20)への読出/書込動作を実行し、SDRAMから出されたデータは、そのデータを要求しているデバイス(例えば、マイクロプロセッサ(図示せず))に送られる。故に、図2に示すように、ClkOUT信号(32)は、クロック分配網に、即ちデータツリー回路(42)に送られる。その回路(42)の出力は、I/Oユニット(26)内のSDRAMクロックドライバ及びデータ出力ステージ(図示せず)に結合されて、データ取得動作及び転送動作がクロックされてよい。図2から理解されるように、ClkOUT信号(32)(故に、FBクロック(34))は、遅延ラインブロック(38)内の遅延ラインを用いて生成されており、遅延ラインブロック(38)が、入力されたRefクロック(30)に特定の遅延を導入して、「ロック」状態が得られる。
【0012】
先に述べたように、DLL(28)の目的は、メモリ(12)の内部クロック(図示せず)をシステムの外部クロック(例えば、システムクロック(36))に合わせる、即ちロックすることである。位相検出器(PD)(40)は、ロック状態を確立するために、システムクロック(36)のエッジとメモリ内部クロック(図示せず)のエッジの相対的なタイミングを比較する。これは、それら個々を代表する信号、即ちシステムクロックに関するRefクロック(30)と、メモリ内部クロックに関するFBクロック信号(34)との相対的なタイミングを比較するころで行われる。図2に示すように、I/O遅延モデル回路(44)がDLL(28)の一部であって、ClkOUT信号(32)がFBクロック(34)として位相検出器(40)に供給される前に、ClkOUT信号(32)に対するバッファ又はダミー遅延回路として働いてよい。ClkOUT信号(32)は、I/O遅延モデル回路(44)への入力として示されているが、幾つかの実用用途では、ClkOUT信号(32)は、クロック分配網(42)への入力のままであるが、クロック分配網(42)から受け取った別のクロック信号(図示せず)が、ClkOUT信号(32)の代わりにI/O遅延モデル回路(44)に入力されてもよいことに注意すべきである。何れにしても、I/O遅延モデル回路(44)の出力(即ち、FBクロック(34))は、メモリ内部クロックを効果的に代表する。メモリ内部クロックは、I/Oユニット(26)内のクロックドライバ及びデータ出力ステージ(図示せず)を介して与えられてよい。I/O遅延モデル回路(44)は、クロックフィードバックパス固有の遅延を複製する。その遅延は、システムクロック入力バッファ(37)の遅延「A」と、メモリ内部クロック(図示せず)の出力より前に、メモリ(12)の出力データパス(図示せず)においてClkOUT信号(32)に起こる遅延を含む遅延「B」とを含んでいる。故に、I/O遅延モデル回路(44)は、外部クロックバッファ(37)を含むシステムクロック受信回路(図示せず)と、クロック及びデータ出力パス(図示せず)との複製であって、これらのステージでシステムクロック(36)とClkOUT信号(32)に与えられる各々の遅延をマッチさせて、Refクロック(30)及びFBクロック(34)を、夫々システムクロック(36)及びメモリ内部クロック(図示せず)に可能な限り近づける。従って、I/O遅延モデル回路(44)は、Refクロック(30)とFBクロック(34)の間の位相関係が、システムクロック(36)とメモリ内部クロック(図示せず)の間にある位相関係にできるだけ近づいた状態を維持することを試みる。
【0013】
Refクロック(30)及びFBクロック(34)は、位相比較のために位相検出器に入力として供給される。PD(40)の出力、即ちシフトレフト(SL)/シフトライト(SR)信号(45)は、遅延ラインブロック(38)によってClkREF(30)に与えられる遅延量を制御する。SL/SR信号(45)は、Refクロック(30)とFBクロック(34)を一致させてロック状態を確立するために、遅延ラインブロック(38)の適切な遅延ユニットを介して、Refクロック(30)を左にシフトさせるべきか(SL)、右にシフトさせるべきか(SR)を決定する。SL/SR信号(45)は、遅延制御ユニット(46)を介して遅延ラインブロック(38)に供給される。遅延制御ユニット(46)は、遅延調整信号(47)を生成して、SL/SR信号(45)を与えるタイミングを制御する。遅延調整信号(47)は、実質的にはSL/SR信号(45)と同じ目的で使用されるが、その遅延ラインブロック(38)への供給が、遅延制御ユニット(46)で制御される。遅延ラインブロック(38)でRefクロック(30)に与えられる遅延は、出力クロック(即ち、FBクロック(34))と、入力されたRefクロック(30)との間の時間差を、それらが合わせられるまで調整するように働く。位相検出器(40)は、当該技術分野で知られているように、Refクロック(30)とFBクロック(34)の間における検出された位相差、即ちタイミング差に基づいてシフトレフト信号及びシフトライト信号を生成する。
【0014】
図3は、図2に示す位相検出器(40)に作用するClkREF(30)及びClkFB信号(34)の間のタイミングのミスマッチを示している。図3に示すように、位相検出器(40)によってClkREF(30)の最初の立ち上がりエッジが受信されてからtID秒の固有遅延(即ち、図2の遅延Aと遅延Bの和)が経過した後、ClkFB信号(34)が生成される。ClkREF(30)とClkFB(34)の間のタイミングのミスマッチは、位相検出器(40)によって修正される。これは、適切な左シフト(SL)又は右シフト(SR)の指示(45)を遅延ラインブロック(38)に指示して、m*tDに等しい遅延を与えることで行われる。ここで、「m」は、遅延ラインブロック(38)における遅延要素又は遅延ラインの数であり(m=0,1,2,3,・・・)、「tD」は、単一の遅延要素又は遅延ラインで与えられる遅延である。例えば、Refクロック(30)のクロック周期(tCK)が12nsであり、tID=10nsであるならば、DLL(28)は、2ns(tCK−tID=2ns)だけ、ClkFB信号(34)の立ち上がりエッジを押し出し、又はClkREF(30)を左にシフトさせて、「ロック」を達成する(即ち、Refクロック(30)及びFBクロック(34)の立ち上がりエッジは、ほぼ「一致」、「同期」又はほとんど「同相」になる)。この例では、tD=200psならば、m=10である。周知のように、ClkRef(30)及びClkFB(34)のクロック周期は等しいままであるが、それら2つのクロック間の位相差、即ちタイミングの不一致(「ラグ」又は「リード(lead)」)は存在し得る。これは、位相検出器(40)によって検出され、位相検出器(40)のSL/SR信号(45)を用いて遅延ラインブロック(38)で調整される。
【0015】
図4は、図2の位相検出器(40)の主たる回路要素をブロック図で示している。位相検出器(40)は、2つの位相検出ユニット(40)、つまりコース(coarse)位相検出器(50)とファイン(fine)位相検出器(52)とを含んでよい。コース(coarse)位相検出器(50)とファイン(fine)位相検出器(52)の出力(53-54)は、夫々、別個のSL/SR信号(45)として、遅延制御ユニット(46)に供給される。故に、図4の実施例において、図2のSL/SR信号(45)は、2つの別個のSL/SR信号、つまり、各々がコース位相検出器(50)とファイン位相検出器(52)の一方から出された信号から構成される。コース位相検出器(50)が、ClkREF(30)及びClkFB(34)に最初に働いて、ClkREF(30)に粗い(coarse)遅延を与えるように遅延ラインブロック(38)に指示することで、ClkREF(30)及びClkFB(34)の間の粗い位相調整が達成される。そして、ファイン位相検出器(52)が、これら2つのクロックの「微調整(fine turning)」即ち精密な位相調整を、引き継いで実行することで、完全なロック状態が確立される。コース位相検出器(50)の動作中、遅延制御ユニット(52)は、ファイン位相検出器(50)の出力(53)が、(完全なロックと比較して不完全又はそれ未満であっても)ClkREF(30)及びClkFB(34)の間における最初の「ロック」を示すまで、ファイン位相検出器(50)の如何なる出力(54)も無視してよい。そして、遅延制御ユニット(46)は、ファイン位相検出器(52)の出力(54)を受け取って、ClkREF(30)及びClkFB(34)の間の精密なロックが達成されるまで、ClkFB(34)に粗い(coarse)遅延を与えるように遅延ラインブロック(38)に指示してもよい。
【0016】
図5は、図4に示したコース位相検出器(50)を含む様々な回路要素を表した典型的なブロック図である。コース位相検出器(50)は、コース遅延検出(PD)ウインドウ(56)を含んでおり、該ウインドウ(56)は、初期遅延「tPDW」をClkFB(34)に与えて、遅延フィードバッククロック信号(ClkFB2d)(57)を出力する。遅延量tPDWは、固定又は既定されてよい。もう一つの遅延要素(58)は、tPDW/2の遅延(即ち、コースPDウインドウ(56)で与えられる遅延の半分)をClkREF(30)に与えて、遅延リファレンスクロック信号(ClkREFd)(59)を生成して出力する。ClkREFd信号(59)は、サンプラ回路(ここでは、Dフリップフロップの形態である)(60)(62)をクロックし、図5に示すようにフィードバッククロック(ClkFB)(34)及び遅延フィードバッククロック(ClkFB2d)(57)をサンプリングする(sample)。Dフリップフロップ(62)の出力PH1(64)及びDフリップフロップ(61)の出力PH2(65)は、ClkREFd(59)の立ち上がりエッジでサンプリングされたそれらの個々のD入力(ClkFB(34)又はClkFB2d(57))の値を示す。与えられた任意の瞬間におけるPH1(64)及びPH2(65)は、ClkREF(30)の位相に対するClkFB(34)の位相を(即ち、以下に述べるように、ClkFB(34)が、ClkREF(30)に対して同位相、又は180°ずれた位相であるか否かを)決定する。PH1(64)及びPH2(65)の位相の間の関係は、以下で詳細に述べるように、リファレンスクロック(30)を左に又は右にシフトさせるかを決定する。多数決フィルタ(66)が設けられて、PH1(64)、PH2(65)及び計数クロック信号(図示せず)を入力として受信し、それらに応答して、コース位相検出器(50)の出力(53)として適切なSL/SR信号を生成する。多数決フィルタ(66)の構成は示されていないが、多数決フィルタ(66)が、(計数クロック信号(図示せず)でクロックされる)バイナリアップ/ダウンカウンタを含んでおり、該カウンタは、PH1信号(64)及びPH2信号(65)によってインクリメント又はデクリメントされることは、当該技術分野で知られている。計数クロックは、システムクロック(36)又はリファレンスクロック(30)と同じであってよい。しかしながら、一定数の入力クロックパルス(即ち、計数クロックパルス(図示せず)のクロックパルス)の計数が、SL又はSR信号が出力できるまでに多数決フィルタ(66)のカウンタで要求されてよいことに留意のこと。例えば、多数決フィルタ(66)は、SL又はSRの指示を生成する前に、常に、4つの入力信号(c=4)をカウントアップする。このような計数は、時間を費やし、REF信号(30)のシフトを送らせ、故に、以下で詳細を述べるようにロックの達成を送らせる。
【0017】
図6は、図5のコース位相検出器(50)で生成されたPH1信号(64)とPH2信号(65)の位相関係を示す。図6に示すように、PH1とPH2の間の位相関係が利用されて、ClkREF(30)に対するClkFB信号(34)の位相が特定される。図6では、用語「DP」(位相差)は、ClkREF(30)に対するClkFB信号(34)の相対位相を意味する。故に、例えば、PH1及びPH2の両方が、それらの各々の立ち上がりエッジの後に「ハイ」即ちロジック値「1」に達する場合、それは、図6に示すように、ClkFB(34)の位相が、ClkREF(30)に対し、180度より大きく360度未満でずれていることを示す。ClkFB(34)とClkREF(30)の間にこの位相関係がある場合、シフトレフト(SL)信号が、(図7Aに示すように)コース位相検出器(50)で生成されてよい。同様に、図6に示すように、PH1とPH2の間に適切な関係が起こる場合には、シフトライト(SR)信号が生成される。図6に示すように、PH1とPH2の間にてある関係が存在する場合には、コース位相検出器(50)の出力(53)は、等位相状態(phase equal condition)(PHEQ)を示す。PHEQ状態は、ClkREF(30)に対して、ClkFB信号(34)がほぼ同位相(ほぼ0度の位相差)であるか、ほぼ360度ずれているかを意味する。ClkFB(34)とClkREF(30)の間におけるその他の位相関係と、それらに対応して図6に示した機能記号は自明であるので、説明しない。
【0018】
図7A乃至7Cは、図5のコース位相検出器(50)の様々な波形の間におけるタイミング関係を示しており、ロックを確立するために、リファレンスクロックが左にシフトされるべきか右にシフトされるべきかも示している。図7Aでは、ClkFB(34)は、ClkREF(30)に対して180度を超える(しかし360度未満である)位相のずれ(180<DP<360)があって、PH1信号(64)及びPH2信号(65)の両方にハイ(ロジック「1」)の値が生じているので、コース位相検出器(50)は、シフトレフト(SL)モードにある。SLモードの間、DLL(28)は、ClkREF(30)に加わる遅延を増加する。図7Bは、PHEQモードにおける典型的な信号波形を示している。図7Bに(及び図6でも)示されているように、PHEQモードにおいて、PH1の値は「ハイ」即ちロジック「1」であるのに対し、PH2の値は「ロー」即ちロジック「0」である。これらの値は、ClkFB(34)の位相がClkREF(30)の位相に近い場合(約0度又は約360度の位相差)に生じる。コース位相検出器(50)がPHEQモードに入ると、遅延調節ユニット(46)はファイン位相検出器(52)の出力(54)の受信を始める。故に、PHEQモードの間、ファイン位相検出器(52)がアクティブとなって、幾つかの連続的なPHEQモードの後、ClkREF(30)とClkFB(34)の間に、安定したロックが確立される。一方、図7Cは、コース位相検出器(50)のシフトライト(SR)モードを示している。ClkFB(34)とClkREF(30)の間の位相のずれが、0度より大きく180度未満であるために、PH1信号及びPH2信号の値の両方が、図示されているように「ロー」即ちロジック「0」となるからである。SRモードの間、DLL(28)は、ClkREF(30)に加わる遅延を減少させる。位相のずれが180度である場合(図6に機能記号‘P180’と記載)の波形は、図7A乃至図7Cに示されていないが、ClkFB(34)の位相が、ClkREF(30)に対して約180度ずれる場合には、コース位相検出器(50)は、図6に示すようにSLモードになることに留意のこと。
【0019】
図8は、遅延ラインブロック(38)における典型的なレジスタ及び遅延ラインを、簡略化して示しており、DLL(28)の初期化の間に、遅延ラインを介してリファレンスクロック(30)がどのようにシフトするかを示している。図8は、ブロック(38)の遅延ラインにおける61個のレジスタ制御された遅延ラインを図示している。図8に示す遅延ライン及びレジスタの数は、単に説明を目的としていることに留意のこと。DLL(28)の機能を簡単にするために、DLL(28)の初期化の際に、レジスタ#0(R0)は、オン、即ちアクティブになると仮定する。これは、リファレンスクロック(30)が、最初にブロック(38)の遅延ラインをバイパスすることを意味する。図3と共に上述された例では、tCK=12ns、tID=10ns及びtD=200psである場合、DLL(28)は、m=10を要していたこと、即ち、DLL(28)は、10本の遅延ラインを介して遅延を加えていたことに留意のこと。故に、この例では、最初の入口ポート(R0)から、10のレフトシフト(SLs)がClkREF(30)に加えられて、レジスタ#10(R10)は、ロックポイントを示すであろう。レフトシフトは遅延を加える一方でライトシフトは遅延を減少させることは、以前に述べた。
【0020】
たとえDLL(28)がSRの範囲にあり得たとしても(例えば、様々なクロック波形の間のタイミング関係は、図7Cに示す関係と似ている)、図8のレジスタ#0(R0)の右側にレジスタが存在しないことから、DLL(28)の初期化中、SR(シフトライト)モードが許されないことが分かる。
【0021】
図9は、図1のDLL(28)が初期化される際における、リファレンスクロック(30)及びフィードバッククロック(34)の典型的な波形の組を図示している。(図9でバツ印の部分で示すように)DLL(28)がシフトライト(SR)モードにあっても、図9の波形は、リファレンスクロック(30)の強制レフトシフト(ForceSL又はForce Shift Left)が実行される状況を示している。例えば、図9の波形において、仮にtck=8ns、tid=10ns及びtd=200psであれば、図9では、6ns=2tCK−tID=m*tDであるから、DLL(28)の初期化に際してロックを確立するために、6nsの追加の遅延(強制レフトシフト)が必要とされる。上述の値の場合、ロックを確立するために必要な「m」の値(即ち、遅延ライン即ち遅延要素の数)は、m=30である。図10の例と共に以下で述べられてるように、DLLの初期化中に多数決フィルタ(66)が使用される場合は特に、このような「m」の比較的高い値が、ロックに要する時間を延ばし得る。PH1信号が「1」になる、つまりロジック「1」の値となると、ForceSLモードは終了することに留意のこと。
【0022】
図10は、図1のDLL(28)が初期化される際における、リファレンスクロック(30)及びフィードバッククロック(34)のもう一つの典型的な波形の組を示している。図10に示すタイミング関係では、DLL(28)は、初期化の際にシフトライト(SL)モードにあるだろう。しかしながら、図9で説明したように、DLL(28)の初期化中は、シフトライトモード(ForceSLモード)に入るように強制されるだろう。図10の波形では、tCK=9.8ns、tID=10ns及びtD=200psである場合、9.6ns=2*tCK−tID=m*tDとなるので、DLL(28)は、ForceSLモードを用いて9.6ns(m*tD)だけ左にシフトしなければならない。前述の値の場合、ロックを確立するために必要な「m」の値(即ち、遅延ライン即ち遅延要素の数)は、m=48となる。故に、DLL(28)が多数決フィルタ(66)(図5を参照して先述したように、計数間隔はc=4)を利用して、初期化中にロックを確立する場合、c*m=4*48=192であるから、ロックポイントを確立するために、192のクロックサイクルが必要となる。故に、初期化中における多数決フィルタ(66)の使用は、ロックポイントの確立を著しく遅らせる。この例は、ロックを確立するために要する時間を減らす必要性を説明している。
【0023】
DLL(28)の初期化の際のロックタイムを減らすため、初期化中に「On1x」モードが有効にされ得る。通常、On1xモードは、初期化中にのみ可能となる。さらに、On1xモードの間、DLL(28)は、(リファレンスクロック(30)の)クロックサイクルごとに、シフトレフト(SL)コマンドを有効にし、多数決フィルタ(66)は、On1xモードの間、無効のままである。故に、初期化の間、DLL(28)は、ForceSLモードに入るだけでなく、On1xモードに入って、クロックサイクルごとに左にシフトして、ロックポイントの達成を促進し得る。DLL(28)がPHEQモードに入ると、通常、On1xモードは終了する。しかし、On1xモードは、概ね、(tckが大きい)低周波数のクロックに、即ち、比(tCK/tID)>0.5について好ましいことが知られている。高周波数のリファレンスクロック(30)(tCKが小さい)だと、On1xモードが(図12に示すように、DLL(28)がPHEQモードに入ると生成される)PHEQ信号によって終了した後、ClkREF(30)とClkFB(34)の間でオーバーシュートを起こし得る。
【0024】
図11は、図1のDLL(28)の初期化の際における、高周波数のリファレンスクロック(30)とそれに対応するフィードバッククロック(34)の典型的な波形の組を示す。図11のタイミング図では、tCK=3ns、tID=10ns及びtD=200psである。従って、m*tD=4*tCK−tID=2nsである。故に、m=10となる。しかしながら、図12に拡大して示した波形について後述するように、On1xモードは、m=10に至る場合(つまり、レフトシフトが連続的に10サイクル起きる場合)には終了しないが、DLL(28)がPHEQモードに入れると終了するので、ClkREF(30)とClkFB(34)の間でオーバーシュートが起きる。図12と共に説明されるように、(ClkREF(30)の)tckが小さく、フィードバック時間(tFB)が長いことから、オーバーシュートがこのケースの結果となる。
【0025】
図12は、高いクロック周波数にてOn1xモードを出る際に遭遇するオーバーシュート問題を示す、典型的な波形の組を示している。図12には多数の波形があるので、説明及び図示を簡略化するために、図12には符号がないことに留意のこと。図12から、初期化の際に、DLL(28)はForceSLモード及びOn1xモードに入ることが分かる。故に、ClkFB信号(34)の最初のクロックサイクルが受信されると直ちに、図12の上にある一連のSLクロックで示されるように、ClkREF(30)のレフトシフトが開始する。On1xモードは、図12のSLクロックの計数で示されるように、ClkREF(30)のクロックサイクルごとにClkREF(30)を左にシフトさせる。さらに、On1xモードの間、多数決フィルタ(66)は、図12の下に示す「多数決フィルタイネーブル」信号の波形から分かるように無効のままである。PH1信号及びPH2信号の位相関係の生成も、図12に説明されている。PH1とPH2の間の関係が(図6に図示したように)PHEQモードを示す場合に、図12のPHEQ信号が生成される。その他の残りの信号は、つまり、ClkFB2d及びClkREFd信号は、図5に示した信号と同様である。
【0026】
図12のタイミング図では、図11と同様に、tCK=3ns、tID=10ns及びtD=200psである。従って、m*tD=4*tCK−tID=2nsとなる。故に、m=10である。しかるに、図12のClkREF及びClkFBの波形から、これら2つのクロックは、連続した10のレフトシフト即ち遅延の後に合わせられていることが分かる。しかしながら、固有遅延(tID)、小さなtCK(高いクロック周波数)、及び長いフィードバック時間即ちフィードバック遅延(図12ではtFB=tID+m*tD=4*tCK)によって、PHEQ信号の立ち上がりエッジによってOn1xモードが終了するまでに、(図12のSL信号で11乃至14の番号を付したクロックで示されるように)On1xモードは、さらに4つのレフトシフトを加える。これによって、図12に示すオーバーシュートが起こる。オーバーシュートは、ClkREFとClkFBの間の位相合わせを妨げるだけでなく、さらに、余分な遅延を加えてロックを確立することで、ロックを確立する時間を遅らせる。加えて、On1xモードの終了時でも、ClkREFとClkFBが合わせられていないことから、On1xモードが終了した後において、(On1xモードの間無効であった)多数決フィルタ(66)が、ロックを達成するために必要とされる。多数決フィルタ(66)の使用は、図10と共に先述したように、ロックの遅延をさらに加え得る。
【0027】
ForceSLモードは、(図12に示すように)PH1信号の立ち上がりエッジで終了することは先に述べた。しかしながら、前段落で説明したように、On1xモードが(図12に示すように)ForceSLモードが終了した後に継続する場合、特に、tFB>1*tCK(図12の波形では、tFB=4tCK)という、現代の高速なシステム及びリファレンスクロックでありふれた条件で、フィードバック経路のオーバーシュート問題が起こり得る。従って、オーバーシュートを防ぐためには、PHEQ信号をアクティブにする前に、On1xモードを無効にすることが望ましいであろう。
【0028】
図13A及び図13Bは、図12に示すForceSL(74)信号及びOn1x信号(76)を生成及び終了する典型的な回路(70)(72)を夫々図示している。図13Aの回路(70)では、初期化パルス75(Init#)は、アクティブローである。DLL(28)の初期化の間、Init#信号は(好ましくはパルスの形態で)ローになって、強制シフトレフトモードに入るためのForceSL信号(74)(図12参照)を生成する。On1x信号(76)(図12参照)も、図13Bの回路(72)で同様に生成される。(図12に示すように)PH1信号(64)がハイになると、図13Aの回路(70)を用いて、ForceSLモードは終了する(つまり、図13BのForceSL信号(74)がローになる)。同様に、(図12に示すように)PHEQ信号(77)が図13Bの回路(72)でハイになると、On1xモードは終了する(つまり、図13BのOn1x信号(76)はローになる)。図13A乃至図13B(と図6及び図12)から分かるように、PHEQ信号(77)は、PH1がハイ(ロジック「1」)であり、PH2がロー(ロジック「0」)である場合に生成される。
【0029】
図14は、クロックジッタによる不適切なForceSL終了問題を説明する一連の波形を示す。図12と同様に、図14には多数の波形があるので、説明及び図示を簡略化するために、図14には符号が示されていない。図13A乃至図13Bを参照して(さらに、図12も参照して)、ForceSLモードはPH1信号がハイになると終了することは、開示及び説明されている。しかしながら、長いtCK(より遅いクロック周波数)及び短いtIDでは、クロックジッタは、図14の波形を通して示されるように、ForceSLモードを早めに終了させる。図14の実施例では、On1xモードも、ForceSLモードと共に終了する。しかしながら、図12を参照して前述したように、ForceSLモードの後でOn1xモードが終了する場合、特に高周波数だと、フィードバック経路でオーバーシュートの問題が起こり得る。図14の波形のケースでは、早過ぎる又は不適切なForceSL/On1xの終了の結果、ロックを確立するため(多数決フィルタイネーブル信号を介して)多数決フィルタ(66)がアクティブにされる。多数決フィルタ(66)は、上述したように、特にDLL(28)の初期化中では、ロックの確立を著しく遅らせる。不適切なForceSLの終了問題は、適切なフィルタを使うことで解決するかもしれないが、On1xのオーバーシュートの問題は依然として残る。
【発明の開示】
【発明が解決しようとする課題】
【0030】
従って、特にOn1xモードがForceSLモードの後に終了する場合には、フィードバック経路におけるオーバーシュートを防ぐために、PHEQ信号がアクティブになる前にOn1xモードを無効にすることが好ましい。ForceSLモード及びOn1xモードが共に終了する場合には、フィルタ回路を追加せずに、クロックジッタ又はノイズによる不適切なForceSLの終了を防ぐことが未だに望まれている。より速いDLLのロック時間を得るために、不適切なForceSLの終了とOn1xのオーバーシュート問題を避けることもまた望まれている。
【課題を解決するための手段】
【0031】
本開示は、同期回路を動作する方法を検討する。その方法は、同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、リファレンスクロックを用いて、遅延ラインの出力にてフィードバッククロックを生成する工程と、フィードバックから第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、リファレンスクロック、第1遅延フィードバッククロック及び第2遅延フィードバッククロックの位相間の関係に基づいて、遅延ラインを通じてリファレンスクロックをシフトさせるシフト信号を生成する工程とを含む。
【0032】
ある実施例では、本開示が検討する方法は、リファレンスクロックを得る工程と、フィードバッククロックを、フィードバッククロックとリファレンスクロックの周波数が等しいようにリファレンスクロックから生成する工程と、フィードバッククロックから第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、リファレンスクロック、第1遅延フィードバッククロック及び第2遅延フィードバッククロックの位相間の関係に基づいて、リファレンスクロックをレフトシフト又はライトシフトさせる工程とを含む。
【0033】
さらなる実施例では、本開示が検討する方法は、リファレンスクロックを得る工程と、リファレンスクロックを左方にシフトさせる第1シフトレフトモードにさせる工程と、リファレンスクロックからフィードバッククロックを生成する工程と、フィードバッククロックとリファレンスクロックの位相間の位相関係をモニタする工程と、リファレンスクロックに対するフィードバッククロックの位相ずれが、180度より大きく360度未満であることを位相関係が示す場合に、第1シフトレフトモードを終了させる工程と含む。
【0034】
さらなる実施例では、本開示は、本開示の教示に基づいたコース位相検出器を含むように構成された同期回路(遅延ロックドループ)を検討する。代わりの実施例では、本開示は、プロセッサと、バスと、該バスを介してプロセッサと連結されており、同期回路を含んでいるメモリデバイスとを具えるシステムを検討する。
【0035】
本開示のシステム及び方法は、同期回路(例えば、遅延ロックドループ即ちDLL)の初期化中にクロックシフトモードを生成及び終了させる。初期化の際に、DLLは、ForceSL(フォースシフトレフト)モード及びOn1xモード(即ち、クロックサイクルごとにレフトシフトする)にされる。フィードバッククロックは、(システムクロックから順次得られる)リファレンスクロックの位相をトラックしており、コース位相検出ウインドウにそれを与える前に、最初にコース位相検出器内で遅延される。フィードバッククロックの2つの遅延バージョンは、リファレンスクロックでサンプリングされて、一対の位相情報信号が生成される。一対の位相情報信号は、その後、アドバンスド等位相(advanced phase equal)(APHEQ)信号を確立するために使用される。APHEQ信号は、PHEQ(位相等化(phase equalization))位相のオンセット(onset)を進めて、ForceSL及びOn1xモードを終了するのに使用される。その結果、クロックジッタによる不適切なForceSLの終了、又はOn1x終了の間におけるフィードバック経路のオーバーシュートが防止される。不適切なForceSLの終了の問題とOn1xのオーバーシュートの問題とが回避される結果、DLLのロック時間はより速くなる。
【発明を実施するための最良の形態】
【0036】
本開示の幾つかの実施例について詳細な説明をする。それらの具体例は、添付の図面に示されている。本開示の図及び説明は、本開示に特に関連した要素を図示及び説明しており、簡単化のため、典型的な半導体記憶装置又はメモリベースのシステムに見られるその他の要素は省略されている。「接続された」、「接続している」、「電気的に接続された」などの、相互に交換可能に本明細書で使用される用語は、概して電気的に接続される状態を意味する。さらに留意すべきは、図示及び説明される様々なブロック図、回路図及びタイミング波形は、正論理の回路を使用しており、信号のハイバリューがロジック「1」として処理される一方、ローバリューはロジック「0」として処理される。しかしながら、ここで論じられる任意の回路は、負論理でも容易に実施され得る(即ち、信号のハイバリューは、ロジック「0」として処理される一方、ローバリューがロジック「1」として処理される)。
【0037】
図15は、本開示の実施例であるコース位相検出器(80)を示す。位相検出器(80)は、図5に示す従来の位相検出器(50)に似ているが、制御遅延ユニット(82)及び位相制御ユニット(86)という2つの回路要素が追加されている。位相検出器(80)にユニット(82)(86)が存在することで、「背景技術」項で以前に説明した、不適切なForceSLの終了及びOn1xのオーバーシューティングの問題が解決される。ここで留意すべきは、同様な参照符号が、図5及び図15で同様な回路素子を示すために使用されており、説明が簡単化され、図5及び図15の実施例の間における比較が容易にされている。しかしながら、位相検出器(50)及び(80)の両方の最終出力はSL/SR信号(53)であるが、位相検出器(80)の全体的な動作は(図17の一組の波形で示す通り)、図5の従来の位相検出器(50)の動作とは異なることは、当業者には明らかである。
【0038】
図15のコース位相検出器(80)では、制御遅延ユニット(82)を通じて第1遅延がフィードバッククロック(34)に加えられ、それによって、第1遅延フィードバッククロック(FB1)(83)が生成される。制御遅延ユニット(82)の動作は、図16を参照して後述される。FB1クロック(83)は、その後コースPDウインドウ(56)に与えられて、第2遅延フィードバッククロック(FB2)(84)が生成される。遅延リファレンスクロック(59)は、図5を参照して先述した方法で、(Dフリップクロック(62)を介して)FB1クロック(83)をサンプリングしてPH1信号(64)を生成し、(Dフリップフロップ(60)を介して)FB2クロック(84)をサンプリングしてPH2信号(65)を生成する。最後に、SL/SR信号出力(53)は、図5を参照して先述した方法と同じ方法で、PH1信号及びPH2信号から生成される。位相制御ユニット(86)が、制御遅延ユニット(82)にForceSL信号(74)を与えることで、ClkFB(34)に対する遅延の適用が制御される。位相制御ユニット(86)の回路配置は、図18に示されており、後述される。同じ参照符号(74)が、図13Aと同様に図15(さらに、図16及び図18)に使用されて、ForceSL信号を示しているが、図13Aの実施例と、図15乃至図18の実施例とが異なることは明らかであることに留意すべきである。同じ名称の信号への同じ参照符号の使用は、単に説明の便宜と簡単化を目的としている。
【0039】
図16は、図15に示す制御遅延ユニット(82)に関して、典型的な回路配置(82)と、その信号波形とを示している。制御遅延ユニット(82)は、ForceSL信号(74)の信号レベルに基づいて、ClkFB(34)に遅延を与える(それにより、第1遅延フィードバッククロック(83)が生成される)。図16に示すように、制御遅延ユニット(82)は、多数の遅延要素(88)を含んでよく、その出力は、マルチプレクサ(90)を用いてClkFB信号(34)と多重化され(multiplexed)、マルチプレクサ(90)の出力(FB1クロック(83))は、ForceSL信号(74)で制御される。各遅延要素(88)は、図示するように、ClkFB(34)に単位遅延(tD)を与える。各遅延要素(88)は、図16に示すように、遅延ラインと一対のANDゲートの組合せで構成されてよい。遅延要素(88)は、遅延ラインブロック(38)の遅延ラインと同じであってもよい。単位遅延要素の構造及び働きは、当該分野でよく知られており、従って、この点についてさらに説明をしない。しかしながら、コース位相検出器(80)で使用される遅延要素(88)の数は、一定か(つまり、予め定められている)、可変であることに留意すべきである。ある実施例では、特定のコース位相検出器(80)の遅延要素(88)の数は、メモリコントローラ(図示せず)からのRAS(行アドレスストローブ)信号及びCAS(列アドレスストローブ)信号の待ち時間に基づいて、又は、リファレンスクロックサイクル(tCK)に対するフィードバック遅延(tFB)の比(tFB/tCK)に基づいて決定される。例えば、図12における高周波のクロックタイミング関係の場合、tFB=4*tCKである。故に、遅延制御ユニット(例えば、図16のユニット(82))は、図12に示した場合と同じクロック周波数に対処するために設計され、例えば図16に示すように、4つの遅延要素(88)を有していてもよい。
【0040】
図16はまた、制御遅延ユニット(82)の様々な信号間のタイミング関係を示す波形を図示している。図16に示すように、一旦ForceSL信号(74)が非アクティブ(つまり「ロー」)になると、制御遅延ユニット(82)は、4つの遅延要素(88)をバイパスする。その場合、FB1クロック(83)は、ClkFB(34)と同じになって、もはや、図16の波形に見られるようなClkFB(34)の遅延バージョンではなくなる。マルチプレクサ(90)で与えられる遅延は、図16の波形の描写では無視されていることに留意のこと。
【0041】
コース位相検出ウインドウ(56)(及び、サンプリング回路(62))にClkFB(34)を加える前に、遅延要素(88)でClkFB(34)に遅延を与え、制御遅延ユニット(82)を用いてフィードバック遅延(tFB)を「ミラー(mirror)」することで、アドバンスド等位相(APHEQ)信号(92)が生成される。該信号(92)は、図17及び図18と共に後述するように、クロックジッタとオーバーシュートの問題を起こすことなく、ForceSLモード及びOn1xモードを適時に終了させる。つまり、APHEQ信号(92)が、図12及び図13に示すPHEQ信号(77)よりも時間的に前又は先に生成されることで、クロックオーバーシュートが防止される。
【0042】
図17は、典型的な一組の波形を示しており、図12で説明したオーバーシュート問題が、図15のコース位相検出器(80)を用いてどのように回避されるかを説明している。先に指摘したように、高いクロック周波数では、tFB(フィードバック遅延)は、tCKと等しくないだろう。故に、(図12に示すような)On1xモードの正常終了は、結果的にオーバーシュートとなり望ましくない。なぜならば、図12を参照して先述したように、周波数が高いと、このようなオーバーシュートによって、幾つかのロックポイントがスキップされてしまう。図17の波形は、図12と同じ高周波数の信号(tFB=4*tCK)を示している。様々なタイミングパラメータ(例えば、tID、tDなど)の値も、図12及び図17では同じである。しかしながら、図17からは、オーバーシュート問題が解消されていることが分かる。つまり、On1xモードが解除された後でも、図17では、フィードバック経路のオーバーシューティングは起こっていない。図15の実施例のFB1クロック及びFB2クロックの生成によって、コースPDウインドウ(56)は、(図12の実施例の場合のように)tFBだけ遅延されているのではなく、(図15の制御遅延ユニット(82)の使用によって)tFBだけ進められた、ClkREF(30)及びClkFB(34)の間の位相情報を「見る」。故に、図15の配置によれば、図17で示すように、「普通の」PHEQ位相の生成よりも前にAPHEQ位相が生成される。図17の実施例では、On1xモード及びForceSLモードは、APHEQ信号(92)(図18)により終了される。APHEQ信号(92)は、ForceSLモードの間に、つまり、図6で示すように、ClkFB(34)及びClkREF(30)の位相差が180度より大きく360度未満である場合に生成される。従って、図15のコース位相検出器(80)は、(図6に示すような)PH2のローレベル及びPH1のハイレベルで表される「普通の」PHEQ位相よりも前に、(図17に示すように)PH2の波形に「窪み」を生成する。この「窪み」は、アドバンスド等位相(APHEQ位相)を表し、図17に示すように、ForceSLモード及びOn1xモードを終了させるトリガーイベントとして処理される。
【0043】
図17では、APHEQ信号を分けて示していないが、APHEQ位相は、図17のPHEQ信号の最初の「ハイ」レベルの出現で示されていることが分かるだろう。図17から分かるように、PHEQ信号の最初の「ハイ」レベルの後に、図6及び図12を参照して先述した「普通の」PHEQ位相を示す別の「ハイ」レベルが続く。従って、図15の回路配置によって、(図17のAPHEQ位相に示すように)PHEQ位相が進み、その位相が機能することで、余分なシフトレフト信号が生成される前に(図17で上に示すSLクロック)、ForceSLモード及びOn1xモードが適時に終了する。図12と図17を比べると、(図12では遅れたPHEQ信号によってOn1xモードが終了するので)図12において4つのSL信号が余分に生成されるのとは対照的に、APHEQ位相によるOn1xモードの終了は、m=10で、つまり、10番目のシフトレフト信号が生成される時にSLクロックを停止する。従って、図12及び図17の両方で、On1xモードはPHEQ信号により終了するが、図17では、(APHEQ位相によって)PHEQ信号の生成が進んでいるので、On1xモードは適時に終了し、従ってクロックのオーバーシューティング問題が防止される。
【0044】
図12に関して以前に述べたように、たとえOn1xモード及びForceSLモードが共に終了しても、ロックを確立する際に含まれる幾らかの時間遅延がなお存在する。多数決フィルタ(66)を用いてアクティブ化とロックの確立がなされるからである。一方、図17の実施例では、On1xモードが無効にされると、多数決フィルタ(66)は(適当な遅延の後)アクティブになるが、そのアクティブ化は、ロックを確立するための如何なる遅延もさらに与えない。なぜならば、図17に示すように、On1xモードの解除によって、ClkFB(34)及びClkREF(30)のクロックは、tFBの時間経過後に、既に粗く合わせられている(coarse-aligned)からである。オーバーシューティングがないので、多数決フィルタ(66)を用いて粗い調整を確立するという余計な必要はない。従って、その場合には、遅延制御ユニット(46)が、ファイン位相検出器(52)(図4)からの出力の受信を開始し、その結果、多数決フィルタ(66)による遅延の影響は、遅延制御ユニット(46)で無視される。
【0045】
図17に示した波形は、基本的な典型例である。故に、例えば、図17に示すPH1信号とPH2信号の値は、あるリファレンスクロック(30)と別のリファレンスクロック(30)で異なってもよく、DLLの初期化波形のある組と別の組とで同じでなくともよい。なぜなら、DLL初期化の各々で、FB1クロック(83)、FB2クロック(84)及びClkREFdクロック(59)の間に、若干異なるタイミング関係が存在し得るからである。しかしながら、APHEQ位相の生成(及び、それによるForceSLモード及びOn1xモードの終了)は、PH1信号及びPH2信号の特定の値に依存しており、故に、APHEQ位相の生成タイミングは、PH1信号及びPH2信号によってのみ影響されることに留意のこと。さらに、図17の実施例では、図12の実施例のようにPH1信号のみがForceSLモードを終了させる代わりに、PH1及びPH2の両信号が使用されて、(APHEQ位相のアクティブ化によって)ForceSLモードを終了する。従って、(結果としてAPHEQ位相を生成させる)PH1及びPH2の値の特定の組が最初に起こると、つまり、PH1の値が「ハイ」即ちロジック「1」で、PH2の値が「ロー」即ちロジック「0」となると直ちに、図17のOn1xモード及びForceSLモードは終了する。もちろん、PH1及びPH2の同じ値の組は、その後においてもPHEQ位相を生成するが、図17の実施例におけるOn1xモード及びForceSLモードの終了は、(図12の実施例の場合にように)後で生成されたこのPHEQ位相に依存しない。
【0046】
図17の実施例では、ForceSLモード及びOn1xモードが共に無効にされるが、On1xモードは、前述したように、(例えば、図17に示すAPHEQ位相の後に続くPHEQ位相のオンセットがあると)ForceSLモードの後に無効にされてよいことに留意のこと。どの場合も、つまり、On1xモード及びForceSLモードが共に又は異なる時間に解除されようとも、図15のコース位相検出器(80)は、クロックジッタによる不適切なForceSLの終了、又はOn1xモード終了によるフィードバッククロックのオーバーシューティングを防ぐ。ForceSLモードは、APHEQ位相(又は、図18のAPHEQ信号(92))によって終了され、それは、SRモード及びSLモード間のP180の境界(図6)からかなり離れて生じることから、クロックジッタによる不適切なForceSL終了問題は避けられる。例えば、図14の実施例では、不適切なForceSLの終了が、(図14にてPH2信号の波形に示されたように)P180境界で起こる一方で、図17では、ForceSLモードは、(ForceSLモードを終了させるAPHEQ信号が、SLモードの間に生成されるので)SLモードの間に終了し、P180境界から離れている。また、従来技術では、例えば図12について先述し、図14にも示したように、PH1信号の値のみを使って、ForceSLモードは終了されている。一方、図17の実施例では、ForceSLモードは、PH1及びPH2の両信号の値を使用して無効にされており、さらに、クロックジッタによる不適切なForceSLの終了が回避されている。
【0047】
さらに、ClkREF(30)及びClkFB(34)の位相は、例えば図17に示したように、APHEQ位相のオンセットの時間に合わせられてなくともよいことに留意のこと。故に、APHEQ信号(92)(図18)の生成は、ClkREF(30)及びClkFB(34)が実際に合わせられていることを意味しなくともよい。しかしながら、APHEQ位相の発生が、適切な時間遅延をもたらすようにForceSLモード(及び図17のOn1xモード)の終了を示すことで、クロックジッタやオーバーシューティングの問題の影響を受けることなく、ClkREF及びClkFBの粗いロックが達成される。ある実施例では、On1xモードは、APHEQ位相のオンセットではなく、図12を参照して前述したように、その後引き続いて起こるPHEQ位相によって終了されてよい。このような場合、前述したように、フィードバッククロック(34)の2つの遅延バージョン間の位相関係を利用して、PH1信号及びPH2信号がコース位相検出器(80)で生成されているので、フィードバッククロックのオーバーシューティングは生じない。
【0048】
図18は、図15の位相制御ユニット(86)の典型的な回路を示している。図18の回路は、図13Bの回路とほとんど同じなので、図18について詳細な説明はしない。図13Bと図18を比較すると、図18のAPHEQ信号(92)が、図13BのPHEQ信号(77)の代わりに使用されて、ForceSLモード及びOn1xモードの両方が終了されることが分かるだろう。ForceSL信号(74)及びOn1x信号(76)は、図13A及び図13Bを参照して前述した方法と同じ方法で、Init#信号を用いて共に生成される。しかしながら、On1xモードを終了させる「普通の」PHEQ信号(77)の代わりに、図18では、APHEQ信号(92)(「普通の」PHEQ信号(77)よりも前に生成される)が用いられて、ForceSLモード及びOn1xモードの両方が終了する。故に、図18では、APHEQ信号(92)が、図13BのPHEQ信号(77)と同様な方法で使用されて、所望の終了が達成されている。再度留意すべきことは、「APHEQ」という用語は、等位相信号PHEQ(77)をAPHEQ信号(92)から区別するのに利用されていたが、実際には、これら信号の両方とも、図6に示され、さらに図17のPHEQ波形で表されているように、同じPHEQ位相の部分である。故に、APHEQ位相は、DLL初期化の間におけるPHEQ位相の最初の発生にすぎない。PHEQ位相は、図17に示すように、APHEQ位相が終わった後に、(図17のPHEQ信号が「ハイ」(即ちロジック「1」)になることで表されているように)再び起こってもよい。
【0049】
本開示の実施例であるコース位相検出器(80)に関して、先述した説明に留意のこと。コース位相検出器(80)は、DLL(例えば、DLL(28)は、検出器(80)を含むように適切に変更される)の一部であってよく、DLLは、先述したように、例えばSDRAMメモリチップを含む任意の集積回路内に設けられるある種の同期回路である。さらに、先述の説明はDLLに関しているが、本開示のコース位相検出器(80)は、同期ミラー遅延(mirror delay)回路(SMD)などの別の任意の同期回路と共に利用されてもよい。同期ミラー遅延回路(SMD)は、SDRAMなどの様々な電子集積回路においてクロック同期用に用いられる。
【0050】
図19は、本開示の教示に基づいて構成されたコース位相検出器(例えば、図15の検出器(80))が使用され得るシステム(100)を示すブロック図である。システム(100)は、データ処理ユニット又は演算ユニット(102)を含んでおり、そのユニット(102)は、プロセッサ(104)を含んでおり、特定の計算又はデータ処理の仕事を行う特定のソフトウエアを実行するなどの様々な演算機能を実行する。演算ユニット(102)は、バス(108)を通じてプロセッサ(104)と通信するメモリデバイス(106)も含んでよい。バス(108)は、アドレスバス(図示せず)、データバス(図示せず)及びコントロールバス(図示せず)を含んでよい。メモリデバイス(106)の各々は、ダイナミックランダムアクセスメモリ(DRAM)、又はSRAM(Static Random Access Memory)チップ若しくはフラッシュメモリのような別種のメモリ回路であり得る。さらに、DRAMは、SGRAM(Synchronous Graphics Random Access Memory)、SDRAM(Synchronous Dynamic Random Access Memory)、SDRAMII又はDDR SDRAM(Double Date Rate SDRAM)と一般に称される同期式DRAMに加えて、シンクリンク(Synchlink)又はランバス(Rambus)DRAMであってもよい。当該技術分野における通常の知識を有する者は、図19のメモリデバイス(106)が、メモリデバイスのある実施例の説明するために簡単化されており、一般的なメモリチップの全ての特徴を詳細に説明することを意図したものでないことは容易に認めるだろう。プロセッサ(104)は、メモリデバイス(106)に格納された情報及びデータに基づいて複数の機能を実行する。プロセッサ(104)は、マイクロプロセッサ、デジタルシグナルプロセッサ、組み込みプロセッサ、マイクロコントローラ、専用メモリテストチップなどである。
【0051】
DLLユニット(28)が、図5で示す従来のコース位相検出器(50)の代わりに、図15のコース位相検出器(80)を含み得るという点を除いて、メモリデバイス(106)の各々は、図1と同様な構成を有してもよい。メモリコントローラ(110)は、バス(112)を通じてプロセッサ(104)から受信した制御信号(図示せず)に応じて、メモリデバイス(106)とのデータ通信を制御する。メモリコントローラ(110)は、コマンドデコード回路(図示せず)を含んでよい。コマンドデコード回路は、(バス(112)上の)入力制御信号(図示せず)を受信して、メモリデバイス(106)の1又は2以上の動作モードを決定する。バス(112)(又はバス(108))上の入力信号又は制御信号(図19に図示せず)の例の幾つかには、外部クロック信号、チップセレクト信号、行アクセスストローブ信号、列アクセスストローブ信号、ライトイネーブル信号等がある。
【0052】
システム(100)は、演算ユニット(102)に接続された1又は2以上の入力デバイス(114)(例えば、キーボード、マウス等)を含んでよく、演算ユニット(102)を動作させるデータの入力や指示を、ユーザが手動で入力することが可能になる。また、演算ユニット(102)に接続された1又は2以上の出力デバイス(116)が、システム(100)の部分として設けられてよく、プロセッサ(104)により生成されたデータを表示、さもなくば出力する。出力デバイス(116)の例には、プリンタ、ビデオ端末及びビデオ表示ユニット(VDU)がある。ある実施例では、システム(100)は、データ処理ユニット(102)に接続された1又は2以上のデータ記録デバイス(118)を含んでよく、内部又は外部の記録媒体(図示せず)から、プロセッサ(104)がデータを取得することが可能となる。典型的なデータ記録デバイス(118)には、ハードディスク、フロッピー(登録商標)ディスク、CD−ROM(compact disk read-only memory)及びカセットテープに対応するドライブがある。
【0053】
以上の記載は、同期回路(例えば、遅延ロックドループ即ちDLL)の初期化中にクロックのシフトモードを開始及び終了するシステム及び方法を説明している。初期化の際に、DLLは、ForceSL(Force Shift Left)モード及びOn1xモード(即ち、クロックサイクル毎にレフトシフト)に入る。フィードバッククロックは、(システムクロックから順次供給される)リファレンスクロックの位相をトラックし、コース位相検出ウインドウに与えられる前に、最初にコース位相検出器で遅延される。フィードバッククロックの2つの遅延バージョンが、リファレンスクロックでサンプリングされて、一組の位相情報信号が生成される。それら信号は、その後、アドバンスド等位相(APHEQ)信号を確立するために使用される。APHEQ信号は、PHEQ(位相等化)位相のオンセットを進め、ForceSLモード及びOn1xモードの終了に使用される。これによって、クロックジッタによる不適切なForceSLの終了、又はOn1xが終了する間におけるフィードバックパスのオーバーシューティングが防止される。不適切なForceSLの終了及びOn1xのオーバーシューティングの問題が避けられることで、DLLのロッキングタイムはより速くなる。
【0054】
本開示が、特定の実施例について詳細に説明されたが、当該技術分野における通常の知識を有する者には、実施例の精神と範囲から逸脱することなく様々な修正や変更が可能であることは明らかであろう。故に、本開示は、添付された特許請求の範囲及びその均等物に含まれる本開示の変更及び変形に及んでいる。
【図面の簡単な説明】
【0055】
本開示が容易に理解されて簡単に実施されるために、本開示は、以下の図面と共に、限定ではなく説明を目的として説明される。
【図1】図1は、メモリチップ及びメモリデバイスを示す簡略化されたブロック図である。
【図2】図2は、図1に示された遅延ロックドループの簡略化されたブロック図である。
【図3】図3は、図2の位相検出器に作用するClkREF及びClkFB間のタイミングのずれを示している。
【図4】図4は、図2の位相検出器の主要な回路素子構成図をブロック図で示す。
【図5】図5は、図4に示したコース位相検出器を構成する様々な回路素子を示す典型的なブロック図である。
【図6】図6は、図5のコース位相検出器で生成されるPH1信号とPH2信号間の位相関係を示す。
【図7】図7A乃至図7Cは、図5のコース位相検出器における様々な波形間のタイミング関係を示しており、さらに、ロックを確立するためにリファレンスクロックが左又は右にシフトするべきか否かを示す。
【図8】図8は、遅延ラインブロックにおける典型的なレジスタ及び遅延ラインを簡略化して示しており、さらに、DLLの初期化中に、リファレンスクロックが遅延ラインを通じてどのようにシフトするのかを示す。
【図9】図9は、図1のDLLの初期化の際における、リファレンスクロック及びフィードバッククロックの典型的な波形の組を示す。
【図10】図10は、図1のDLLの初期化の際における、リファレンスクロック及びフィードバッククロックの典型的な波形のもう一つの組を示す。
【図11】図11は、図1のDLLの初期化の際における、高周波数のリファレンスクロックと対応するフィードバッククロックの典型的な波形の組を示す。
【図12】図12は、高周波数にてOn1xが終了した際に遭遇するオーバーシュート問題を説明する典型的な波形の組を示す。
【図13】図13A及び図13Bは、図12に示したForceSL及びOn1x信号を生成及び終了する2つの典型的な回路を夫々図示する。
【図14】図14は、クロックジッタによる不適切なForceSLの終了問題を説明する波形の組を示す。
【図15】図15は、本開示のある実施例のコース位相検出器を示す。
【図16】図16は、図15の遅延制御ユニットの典型的な回路配置と、対応する信号の波形とを示す。
【図17】図17は、図12で説明されるオーバーシュート問題が、図15のコース位相検出器を使用することでどのように回避されるかを説明する典型的な波形の組を示す。
【図18】図18は、図15の位相制御ユニットの典型的な回路を示す。
【図19】図19は、本開示の教示に基づいて構成されたコース位相検出器のシステムが使用されるシステムを示すブロック図である。
【特許請求の範囲】
【請求項1】
同期回路を動作する方法において、
前記同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、
前記リファレンスクロックを用いて、前記遅延ラインの出力にフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックとを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインを通じて前記リファレンスクロックをシフトさせるシフト信号を生成する工程とを含む方法。
【請求項2】
前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックとを得る工程は、
第1遅延で前記フィードバッククロックを遅延させて、前記第1遅延フィードバッククロックを得る工程と、
第2遅延で前記フィードバッククロックを遅延させて、前記第2遅延フィードバッククロックを得る工程とを含む、請求項1の方法。
【請求項3】
前記第1遅延と前記第2遅延の夫々の量は一定である、請求項2の方法。
【請求項4】
前記第2遅延の量は一定であるが、前記第1遅延の量は変化する、請求項2の方法。
【請求項5】
第3遅延で前記リファレンスクロックを遅延させて、遅延リファレンスクロックを得る工程を更に含んでおり、
前記シフト信号を生成する工程は、前記遅延リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記シフト信号を生成する工程を含む、請求項2の方法。
【請求項6】
前記第3遅延の量は、前記第2遅延の半分である、請求項5の方法。
【請求項7】
前記遅延リファレンスクロックの立ち上がりエッジで前記第1遅延フィードバッククロックをサンプリングして、第1ロジック値を生成する工程と、
前記遅延リファレンスクロックの立ち上がりエッジで前記第2遅延フィードバッククロックをサンプリングして、第2ロジック値を生成する工程と、
前記第1ロジック値と前記第2ロジック値の両方がバイナリ「1」である間、前記同期回路の初期化の際に、前記第1遅延を前記フィードバッククロックに与える工程とを更に含む、請求項5の方法。
【請求項8】
前記第1ロジック値がなおバイナリ「1」である間に、前記第2ロジック値がバイナリ「0」に最初に至ると、前記第1遅延を前記フィードバッククロックに与えることをやめる工程を更に含む、請求項7の方法。
【請求項9】
前記シフト信号を生成する工程は、前記第1ロジック値と前記第2ロジック値の両方がバイナリ「1」である間、前記同期回路の初期化の際に、前記シフト信号を生成して前記フィードバッククロックを左にシフトさせる工程を更に含む、請求項9の方法。
【請求項10】
前記第1ロジック値がなおバイナリ「1」である一方で、前記第2ロジック値がバイナリ「0」に最初に至ると、前記シフト信号を与えることをやめる工程を更に含む、請求項7の方法。
【請求項11】
同期回路を動作する方法において、
前記同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、
前記リファレンスクロックを用いて、前記遅延ラインの出力にフィードバッククロックを生成する工程と、
前記同期回路の初期化の際に、前記初期化時における前記リファレンスクロックと前記フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフト信号を生成する工程と、
前記第1シフト信号がアクティブである間、前記フィードバッククロックを遅延させて第1遅延フィードバッククロックを得る工程と、
前記フィードバッククロックから第2遅延フィードバッククロックを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインを通じて前記リファレンスクロックをシフトさせる第2シフト信号を生成する工程とを含む方法。
【請求項12】
前記リファレンスクロックを左にシフトさせる前記第1シフト信号が非アクティブになると直ちに、前記フィードバッククロックを遅延させて第1遅延フィードバッククロックを得る工程をやめる工程を更に含む、請求項11の方法。
【請求項13】
前記リファレンスクロックと前記第1遅延フィードバッククロックの間の第1位相関係がロジック値「1」であり、前記リファレンスクロックと前記第2遅延フィードバッククロックの間の第2位相関係がロジック値「1」である間、前記リファレンスクロックを左にシフトさせる前記シフト信号を生成し続ける工程をさらに含み、、
前記第1位相関係は、前記リファレンスクロックで前記第1遅延フィードバッククロックをサンプリングすることで得られ、前記第2位相関係は、前記リファレンスクロックで前記第2遅延フィードバッククロックをサンプリングすることで得られる、請求項11の方法。
【請求項14】
同期回路を動作する方法において、
前記同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、
前記リファレンスクロックを用いて、前記遅延ラインの出力にフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックとを得る工程と、
同期回路の初期化の際に、前記初期化時における前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフト信号を生成する工程と、
前記同期回路の初期化の際に、前記初期化時における前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる第2シフト信号を生成する工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインを通じて前記リファレンスクロックをシフトさせる第3シフト信号を生成する工程とを含む方法。
【請求項15】
前記リファレンスクロックを用いて、前記第1遅延フィードバッククロックをサンプリングして、第1ロジック値を生成する工程と、
前記リファレンスクロックを用いて、前記第2遅延フィードバッククロックをサンプリングして、第2ロジック値を生成する工程と、
前記第1ロジック値と前記第2ロジック値の両方がバイナリ「1」である間、前記第1シフト信号と前記第2シフト信号を生成し続ける工程とを含む、請求項14の方法。
【請求項16】
前記第1ロジック値がなおバイナリ「1」である一方で、前記第2ロジック値がバイナリ「0」に最初に至ると、前記第1シフト信号の生成をやめる工程と、
前記第1ロジック値がなおバイナリ「1」である一方で、前記第2ロジック値がバイナリ「0」に最初に至った後に、前記第2ロジック値がバイナリ「0」に2度目に至ると、前記第2シフト信号の生成をやめる工程とを更に含む、請求項15の方法。
【請求項17】
前記第1ロジック値がなおバイナリ「1」である一方で、前記第2ロジック値がバイナリ「0」に最初に至ると、前記第1シフト信号及び前記2シフト信号の生成を中止する工程を更に含む、請求項15の方法。
【請求項18】
リファレンスクロックを得る工程と、
前記リファレンスクロックから、前記リファレンスクロックの周波数と同じ周波数を有するフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記リファレンスクロックを左又は右にシフトさせる工程とを含む方法。
【請求項19】
前記フィードバッククロックを生成する工程は、遅延ラインに前記リファレンスクロック通過させて、前記フィードバッククロックを生成することを含む、請求項18の方法。
【請求項20】
前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックを得る工程は、
第1遅延で前記フィードバッククロックを遅延させて、前記第1遅延フィードバッククロックを得る工程と、
第2遅延で前記第1フィードバッククロックを遅延させて、前記第2遅延フィードバッククロックを得る工程とを含む、請求項18の方法。
【請求項21】
前記リファレンスクロックと前記第1遅延フィードバッククロックの間の位相の第1位相関係を得る工程と、
前記リファレンスクロックと前記第2遅延フィードバッククロックの間の位相の第2位相関係を得る工程と、
前記第1位相関係と前記第2位相関係の両方がロジック値「1」である場合、前記リファレンス信号を左にシフトさせる工程と、
前記第1位相関係と前記第2位相関係の両方がロジック値「0」である場合、前記リファレンス信号を右にシフトさせる工程とを含む、請求項18の方法。
【請求項22】
前記第1位相関係を得る工程は、前記リファレンスクロックで前記第1遅延フィードバッククロックをサンプリングする工程を含み、前記第2位相関係を得る工程は、前記リファレンスクロックで前記第2遅延フィードバッククロックをサンプリングする工程を含む、請求項21の方法。
【請求項23】
リファレンスクロックを得る工程と、
前記リファレンスクロックから、前記リファレンスクロックの周波数と同じ周波数を有するフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックとを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記リファレンスクロックを左又は右にシフトさせる工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフトモードに入る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる第2シフトモードに入る工程と、
前記第1シフトモード及び前記第2シフトモードに入った後に、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係をモニタする工程と、
前記リファレンスクロックと前記第1遅延フィードバッククロックの間の第1位相関係がロジック値「1」であり、前記リファレンスクロックと前記第2遅延フィードバッククロックの間の第2位相関係がロジック値「0」に最初に至った場合に、前記第1シフトモードを終える工程と、
前記第1位相関係がロジック値「1」であり、前記第2位相関係が、前記ロジック値「0」に最初に至った後直ぐに、再度前記ロジック値「0」に2度目に至った場合に、前記第2シフトモードを終える工程とを含む方法。
【請求項24】
リファレンスクロックを得る工程と、
前記リファレンスクロックから、前記リファレンスクロックの周波数と同じ周波数を有するフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記リファレンスクロックを左又は右にシフトさせる工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフトモードに入る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる第2シフトモードに入る工程と、
前記第1シフトモード及び前記第2シフトモードに入った後に、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係をモニタする工程と、
前記リファレンスクロックと前記第1遅延フィードバッククロックの間の第1位相関係がロジック値「1」であり、前記リファレンスクロックと前記第2遅延フィードバッククロックの間の第2位相関係がロジック値「0」に最初に至った場合に、前記第1シフトモード及び前記第2シフトモードを終える工程とを含む方法。
【請求項25】
リファレンスクロックを得る工程と、
前記リファレンスクロックを左にシフトさせる第1シフトレフトモードに入る工程と、
前記リファレンスクロックからフィードバッククロックを生成する工程と、
前記リファレンスクロックと前記フィードバッククロックの位相の間の位相関係をモニタする工程と、
前記フィードバッククロックの位相が、前記リファレンスクリックの位相に対して180度より大きく360度未満ずれていることを、前記位相関係が示す場合に、前記第1シフトレフトモードを出る工程とを含む方法。
【請求項26】
前記第1シフトレフトモードと同時に第2シフトレフトモードに入って、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる工程と、
前記第1シフトレフトモードと同時に第2シフトレフトモードを終える工程とを更に含む、請求項25の方法。
【請求項27】
前記第1シフトレフトモードと同時に第2シフトレフトモードに入って、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる工程と、
前記フィードバッククロックの位相が、前記リファレンスクロックの位相とほぼ一致しているか、前記リファレンスクリックの位相に対してほぼ360ずれていることを、前記位相関係が示す場合に、第2シフトレフトモードを出る工程とを更に含む、請求項25の方法。
【請求項28】
リファレンスクロックを受信して、それからフィードバッククロックを生成する遅延ラインと、
前記遅延ラインと結合しており、前記フィードバッククロックを受信して、それから第1遅延フィードバッククロック及び第2遅延フィードバッククロックを生成する位相検出器とを具えており、
前記位相検出器は、前記リファレンスクロックを受信して、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、シフト信号を生成するように構成されており、
前記位相検出器は、前記シフト信号を前記遅延ラインに送るように更に構成されており、前記遅延ラインは、前記シフト信号に基づいて、前記リファレンスクロックを左又は右にシフトさせる同期回路。
【請求項29】
前記位相検出器は、
前記リファレンスクロックに第1遅延を与えて、それにより遅延リファレンスクロックを生成する第1遅延ユニットと、
前記フィードバッククロックに第2遅延を与えて、それにより前記第1遅延フィードバッククロックを生成する第2遅延ユニットと、
前記フィードバッククロックに第3遅延を与えて、それにより前記第2遅延フィードバッククロックを生成する第3遅延ユニットとを含む、請求項28の回路。
【請求項30】
前記第1遅延は、前記第3遅延の半分である、請求項29の回路。
【請求項31】
前記第1遅延及び前記第3遅延は一定であり、前記第2遅延は変化する、請求項29の回路。
【請求項32】
前記第2遅延ユニットは、前記フィードバッククロック及び制御信号を入力として受信して、前記第1遅延フィードバッククロックを出力として生成し、
前記第2遅延ユニットは、複数の遅延ユニットを含んでおり、
前記第2遅延ユニットは、前記制御信号がアクティブである場合に、前記フィードバック信号を前記複数の遅延ユニットに与えるように構成されており、
前記第2遅延ユニットは、前記制御信号が非アクティブである場合に、前記フィードバック信号を前記複数の遅延ユニットに与えないように更に構成されている、請求項29の回路。
【請求項33】
前記位相検出器は、
前記リファレンスクロックを用いて前記第1遅延フィードバッククロックをサンプリングして、第1位相関係信号を生成する第1サンプラ回路と、
前記遅延リファレンスクロックを用いて前記第2遅延フィードバッククロックをサンプリングして、第2位相関係信号を生成する第2サンプラ回路と、
前記第1サンプラ回路と前記第2サンプラ回路に結合されており、前記第1位相関係信号と前記第2位相関係信号から前記シフト信号を生成するシフト信号生成器とを含む、請求項28の回路。
【請求項34】
前記位相検出器は、
前記シフト信号生成器に結合されており、前記第1位相関係信号及び前記第2位相関係信号を受信し、それらに応答して制御信号を生成する制御ユニットと、
前記制御ユニットに結合されて、それから送られる前記制御信号を受信すると共に、前記遅延ラインに結合されて、それから送られる前記フィードバッククロックを受信する遅延ユニットとを更に含んでおり、
前記遅延ユニットは、前記制御信号がアクティブの場合に前記第1遅延フィードバッククロックを、又は、前記制御信号が非アクティブの場合に前記フィードバッククロックを、その出力にて生成するように構成されている、請求項33の回路。
【請求項35】
前記制御ユニットは、前記同期回路の初期化の際に、前記制御信号を生成するように構成されており、前記制御回路は、前記第1位相関係信号がロジック「1」であり、前記第2位相関係信号が、前記同期回路の初期化の後、最初にロジック「0」になった場合に、前記制御信号の生成を終了する、請求項34の回路。
【請求項36】
前記制御ユニットは、前記同期回路の初期化の際に、前記制御信号を生成するように構成されており、前記位相検出器は、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記初期化の際に前記制御信号を前記遅延ラインに与えて、前記遅延ラインが前記リファレンスクロックを左にシフトさせるように構成されている、請求項34の回路。
【請求項37】
データを格納する複数のメモリセルと、
クロック信号を与えて、前記複数のメモリセルの1又は2以上にデータ読出/書込動作を促す遅延ロックドループとの組合せであって、
前記遅延ロックドループは、リファレンスクロックを受信して、それから前記クロック信号を生成する遅延ラインと、前記遅延ラインと結合しており、前記クロック信号を受信して、それから第1遅延クロック及び第2遅延クロックを生成する位相検出器とを具えており、
前記位相検出器は、前記リファレンスクロックを受信して、前記リファレンスクロック、前記第1遅延クロック及び前記第2遅延クロックの位相の間の関係に基づいて、シフト信号を生成するように構成されており、
前記位相検出器は、前記シフト信号を前記遅延ラインに送るように更に構成されており、前記遅延ラインは、前記シフト信号に基づいて、前記リファレンスクロックを左又は右にシフトさせる組合せ。
【請求項38】
プロセッサと、
バスと、
前記バスを介して前記プロセッサに結合されるメモリデバイスとを具えるシステムであって、
前記メモリデバイスは、同期回路を含んでおり、
前記同期回路は、リファレンスクロックを受信して、それからフィードバッククロックを生成する遅延ラインと、前記遅延ラインと結合しており、前記フィードバッククロックを受信して、それから第1遅延フィードバッククロック及び第2遅延フィードバッククロックを生成する位相検出器とを具えており、
前記位相検出器は、前記リファレンスクロックを受信して、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、シフト信号を生成するように構成されており、
前記位相検出器は、前記シフト信号を前記遅延ラインに送るように更に構成されており、前記遅延ラインは、前記シフト信号に基づいて、前記リファレンスクロックを左又は右にシフトさせるシステム。
【請求項39】
リファレンスクロックを得る工程と、
前記リファレンスクロックからフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフトモードに入る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる第2シフトモードに入る工程と、
前記第1シフトモード及び前記第2シフトモードに入った後に、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、位相等化信号を生成する工程と、
前記位相等化信号が生成されると、前記第1シフトモード及び前記第2シフトモードを終える工程とを含む方法。
【請求項40】
同期回路の動作方法であって、
前記同期回路の部分であるコース位相検出器に、第1入力としてリファレンスクロックを与える工程と、
前記コース位相検出器に、第2入力とフィードバッククロックを与える工程と、
前記コース位相検出器において前記路リファレンスクロックを用いて前記フィードバッククロックをサンプリングする前に、前記リファレンスクロックと前記フィードバッククロックとの位相関係の情報を、前記コース位相検出器に供給する工程とを含む方法。
【請求項41】
前記フィードバッククロックのサンプリングによって生成された位相の値を用いて、前記リファレンスクリックと前記フィードバッククロックの間で粗い位相のロックを確立する工程を更に含む、請求項40の方法。
【請求項42】
前記情報を供給する工程は、前記同期回路のフィードバックパス遅延と等しい時間周期だけ、前記コース位相検出器への前記情報の供給を進める工程を含む、請求項40の方法。
【請求項1】
同期回路を動作する方法において、
前記同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、
前記リファレンスクロックを用いて、前記遅延ラインの出力にフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックとを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインを通じて前記リファレンスクロックをシフトさせるシフト信号を生成する工程とを含む方法。
【請求項2】
前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックとを得る工程は、
第1遅延で前記フィードバッククロックを遅延させて、前記第1遅延フィードバッククロックを得る工程と、
第2遅延で前記フィードバッククロックを遅延させて、前記第2遅延フィードバッククロックを得る工程とを含む、請求項1の方法。
【請求項3】
前記第1遅延と前記第2遅延の夫々の量は一定である、請求項2の方法。
【請求項4】
前記第2遅延の量は一定であるが、前記第1遅延の量は変化する、請求項2の方法。
【請求項5】
第3遅延で前記リファレンスクロックを遅延させて、遅延リファレンスクロックを得る工程を更に含んでおり、
前記シフト信号を生成する工程は、前記遅延リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記シフト信号を生成する工程を含む、請求項2の方法。
【請求項6】
前記第3遅延の量は、前記第2遅延の半分である、請求項5の方法。
【請求項7】
前記遅延リファレンスクロックの立ち上がりエッジで前記第1遅延フィードバッククロックをサンプリングして、第1ロジック値を生成する工程と、
前記遅延リファレンスクロックの立ち上がりエッジで前記第2遅延フィードバッククロックをサンプリングして、第2ロジック値を生成する工程と、
前記第1ロジック値と前記第2ロジック値の両方がバイナリ「1」である間、前記同期回路の初期化の際に、前記第1遅延を前記フィードバッククロックに与える工程とを更に含む、請求項5の方法。
【請求項8】
前記第1ロジック値がなおバイナリ「1」である間に、前記第2ロジック値がバイナリ「0」に最初に至ると、前記第1遅延を前記フィードバッククロックに与えることをやめる工程を更に含む、請求項7の方法。
【請求項9】
前記シフト信号を生成する工程は、前記第1ロジック値と前記第2ロジック値の両方がバイナリ「1」である間、前記同期回路の初期化の際に、前記シフト信号を生成して前記フィードバッククロックを左にシフトさせる工程を更に含む、請求項9の方法。
【請求項10】
前記第1ロジック値がなおバイナリ「1」である一方で、前記第2ロジック値がバイナリ「0」に最初に至ると、前記シフト信号を与えることをやめる工程を更に含む、請求項7の方法。
【請求項11】
同期回路を動作する方法において、
前記同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、
前記リファレンスクロックを用いて、前記遅延ラインの出力にフィードバッククロックを生成する工程と、
前記同期回路の初期化の際に、前記初期化時における前記リファレンスクロックと前記フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフト信号を生成する工程と、
前記第1シフト信号がアクティブである間、前記フィードバッククロックを遅延させて第1遅延フィードバッククロックを得る工程と、
前記フィードバッククロックから第2遅延フィードバッククロックを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインを通じて前記リファレンスクロックをシフトさせる第2シフト信号を生成する工程とを含む方法。
【請求項12】
前記リファレンスクロックを左にシフトさせる前記第1シフト信号が非アクティブになると直ちに、前記フィードバッククロックを遅延させて第1遅延フィードバッククロックを得る工程をやめる工程を更に含む、請求項11の方法。
【請求項13】
前記リファレンスクロックと前記第1遅延フィードバッククロックの間の第1位相関係がロジック値「1」であり、前記リファレンスクロックと前記第2遅延フィードバッククロックの間の第2位相関係がロジック値「1」である間、前記リファレンスクロックを左にシフトさせる前記シフト信号を生成し続ける工程をさらに含み、、
前記第1位相関係は、前記リファレンスクロックで前記第1遅延フィードバッククロックをサンプリングすることで得られ、前記第2位相関係は、前記リファレンスクロックで前記第2遅延フィードバッククロックをサンプリングすることで得られる、請求項11の方法。
【請求項14】
同期回路を動作する方法において、
前記同期回路の部分である遅延ラインに、リファレンスクロックを入力として与える工程と、
前記リファレンスクロックを用いて、前記遅延ラインの出力にフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックとを得る工程と、
同期回路の初期化の際に、前記初期化時における前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフト信号を生成する工程と、
前記同期回路の初期化の際に、前記初期化時における前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる第2シフト信号を生成する工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記遅延ラインを通じて前記リファレンスクロックをシフトさせる第3シフト信号を生成する工程とを含む方法。
【請求項15】
前記リファレンスクロックを用いて、前記第1遅延フィードバッククロックをサンプリングして、第1ロジック値を生成する工程と、
前記リファレンスクロックを用いて、前記第2遅延フィードバッククロックをサンプリングして、第2ロジック値を生成する工程と、
前記第1ロジック値と前記第2ロジック値の両方がバイナリ「1」である間、前記第1シフト信号と前記第2シフト信号を生成し続ける工程とを含む、請求項14の方法。
【請求項16】
前記第1ロジック値がなおバイナリ「1」である一方で、前記第2ロジック値がバイナリ「0」に最初に至ると、前記第1シフト信号の生成をやめる工程と、
前記第1ロジック値がなおバイナリ「1」である一方で、前記第2ロジック値がバイナリ「0」に最初に至った後に、前記第2ロジック値がバイナリ「0」に2度目に至ると、前記第2シフト信号の生成をやめる工程とを更に含む、請求項15の方法。
【請求項17】
前記第1ロジック値がなおバイナリ「1」である一方で、前記第2ロジック値がバイナリ「0」に最初に至ると、前記第1シフト信号及び前記2シフト信号の生成を中止する工程を更に含む、請求項15の方法。
【請求項18】
リファレンスクロックを得る工程と、
前記リファレンスクロックから、前記リファレンスクロックの周波数と同じ周波数を有するフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記リファレンスクロックを左又は右にシフトさせる工程とを含む方法。
【請求項19】
前記フィードバッククロックを生成する工程は、遅延ラインに前記リファレンスクロック通過させて、前記フィードバッククロックを生成することを含む、請求項18の方法。
【請求項20】
前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックを得る工程は、
第1遅延で前記フィードバッククロックを遅延させて、前記第1遅延フィードバッククロックを得る工程と、
第2遅延で前記第1フィードバッククロックを遅延させて、前記第2遅延フィードバッククロックを得る工程とを含む、請求項18の方法。
【請求項21】
前記リファレンスクロックと前記第1遅延フィードバッククロックの間の位相の第1位相関係を得る工程と、
前記リファレンスクロックと前記第2遅延フィードバッククロックの間の位相の第2位相関係を得る工程と、
前記第1位相関係と前記第2位相関係の両方がロジック値「1」である場合、前記リファレンス信号を左にシフトさせる工程と、
前記第1位相関係と前記第2位相関係の両方がロジック値「0」である場合、前記リファレンス信号を右にシフトさせる工程とを含む、請求項18の方法。
【請求項22】
前記第1位相関係を得る工程は、前記リファレンスクロックで前記第1遅延フィードバッククロックをサンプリングする工程を含み、前記第2位相関係を得る工程は、前記リファレンスクロックで前記第2遅延フィードバッククロックをサンプリングする工程を含む、請求項21の方法。
【請求項23】
リファレンスクロックを得る工程と、
前記リファレンスクロックから、前記リファレンスクロックの周波数と同じ周波数を有するフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックとを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記リファレンスクロックを左又は右にシフトさせる工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフトモードに入る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる第2シフトモードに入る工程と、
前記第1シフトモード及び前記第2シフトモードに入った後に、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係をモニタする工程と、
前記リファレンスクロックと前記第1遅延フィードバッククロックの間の第1位相関係がロジック値「1」であり、前記リファレンスクロックと前記第2遅延フィードバッククロックの間の第2位相関係がロジック値「0」に最初に至った場合に、前記第1シフトモードを終える工程と、
前記第1位相関係がロジック値「1」であり、前記第2位相関係が、前記ロジック値「0」に最初に至った後直ぐに、再度前記ロジック値「0」に2度目に至った場合に、前記第2シフトモードを終える工程とを含む方法。
【請求項24】
リファレンスクロックを得る工程と、
前記リファレンスクロックから、前記リファレンスクロックの周波数と同じ周波数を有するフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、前記リファレンスクロックを左又は右にシフトさせる工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフトモードに入る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる第2シフトモードに入る工程と、
前記第1シフトモード及び前記第2シフトモードに入った後に、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係をモニタする工程と、
前記リファレンスクロックと前記第1遅延フィードバッククロックの間の第1位相関係がロジック値「1」であり、前記リファレンスクロックと前記第2遅延フィードバッククロックの間の第2位相関係がロジック値「0」に最初に至った場合に、前記第1シフトモード及び前記第2シフトモードを終える工程とを含む方法。
【請求項25】
リファレンスクロックを得る工程と、
前記リファレンスクロックを左にシフトさせる第1シフトレフトモードに入る工程と、
前記リファレンスクロックからフィードバッククロックを生成する工程と、
前記リファレンスクロックと前記フィードバッククロックの位相の間の位相関係をモニタする工程と、
前記フィードバッククロックの位相が、前記リファレンスクリックの位相に対して180度より大きく360度未満ずれていることを、前記位相関係が示す場合に、前記第1シフトレフトモードを出る工程とを含む方法。
【請求項26】
前記第1シフトレフトモードと同時に第2シフトレフトモードに入って、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる工程と、
前記第1シフトレフトモードと同時に第2シフトレフトモードを終える工程とを更に含む、請求項25の方法。
【請求項27】
前記第1シフトレフトモードと同時に第2シフトレフトモードに入って、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる工程と、
前記フィードバッククロックの位相が、前記リファレンスクロックの位相とほぼ一致しているか、前記リファレンスクリックの位相に対してほぼ360ずれていることを、前記位相関係が示す場合に、第2シフトレフトモードを出る工程とを更に含む、請求項25の方法。
【請求項28】
リファレンスクロックを受信して、それからフィードバッククロックを生成する遅延ラインと、
前記遅延ラインと結合しており、前記フィードバッククロックを受信して、それから第1遅延フィードバッククロック及び第2遅延フィードバッククロックを生成する位相検出器とを具えており、
前記位相検出器は、前記リファレンスクロックを受信して、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、シフト信号を生成するように構成されており、
前記位相検出器は、前記シフト信号を前記遅延ラインに送るように更に構成されており、前記遅延ラインは、前記シフト信号に基づいて、前記リファレンスクロックを左又は右にシフトさせる同期回路。
【請求項29】
前記位相検出器は、
前記リファレンスクロックに第1遅延を与えて、それにより遅延リファレンスクロックを生成する第1遅延ユニットと、
前記フィードバッククロックに第2遅延を与えて、それにより前記第1遅延フィードバッククロックを生成する第2遅延ユニットと、
前記フィードバッククロックに第3遅延を与えて、それにより前記第2遅延フィードバッククロックを生成する第3遅延ユニットとを含む、請求項28の回路。
【請求項30】
前記第1遅延は、前記第3遅延の半分である、請求項29の回路。
【請求項31】
前記第1遅延及び前記第3遅延は一定であり、前記第2遅延は変化する、請求項29の回路。
【請求項32】
前記第2遅延ユニットは、前記フィードバッククロック及び制御信号を入力として受信して、前記第1遅延フィードバッククロックを出力として生成し、
前記第2遅延ユニットは、複数の遅延ユニットを含んでおり、
前記第2遅延ユニットは、前記制御信号がアクティブである場合に、前記フィードバック信号を前記複数の遅延ユニットに与えるように構成されており、
前記第2遅延ユニットは、前記制御信号が非アクティブである場合に、前記フィードバック信号を前記複数の遅延ユニットに与えないように更に構成されている、請求項29の回路。
【請求項33】
前記位相検出器は、
前記リファレンスクロックを用いて前記第1遅延フィードバッククロックをサンプリングして、第1位相関係信号を生成する第1サンプラ回路と、
前記遅延リファレンスクロックを用いて前記第2遅延フィードバッククロックをサンプリングして、第2位相関係信号を生成する第2サンプラ回路と、
前記第1サンプラ回路と前記第2サンプラ回路に結合されており、前記第1位相関係信号と前記第2位相関係信号から前記シフト信号を生成するシフト信号生成器とを含む、請求項28の回路。
【請求項34】
前記位相検出器は、
前記シフト信号生成器に結合されており、前記第1位相関係信号及び前記第2位相関係信号を受信し、それらに応答して制御信号を生成する制御ユニットと、
前記制御ユニットに結合されて、それから送られる前記制御信号を受信すると共に、前記遅延ラインに結合されて、それから送られる前記フィードバッククロックを受信する遅延ユニットとを更に含んでおり、
前記遅延ユニットは、前記制御信号がアクティブの場合に前記第1遅延フィードバッククロックを、又は、前記制御信号が非アクティブの場合に前記フィードバッククロックを、その出力にて生成するように構成されている、請求項33の回路。
【請求項35】
前記制御ユニットは、前記同期回路の初期化の際に、前記制御信号を生成するように構成されており、前記制御回路は、前記第1位相関係信号がロジック「1」であり、前記第2位相関係信号が、前記同期回路の初期化の後、最初にロジック「0」になった場合に、前記制御信号の生成を終了する、請求項34の回路。
【請求項36】
前記制御ユニットは、前記同期回路の初期化の際に、前記制御信号を生成するように構成されており、前記位相検出器は、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記初期化の際に前記制御信号を前記遅延ラインに与えて、前記遅延ラインが前記リファレンスクロックを左にシフトさせるように構成されている、請求項34の回路。
【請求項37】
データを格納する複数のメモリセルと、
クロック信号を与えて、前記複数のメモリセルの1又は2以上にデータ読出/書込動作を促す遅延ロックドループとの組合せであって、
前記遅延ロックドループは、リファレンスクロックを受信して、それから前記クロック信号を生成する遅延ラインと、前記遅延ラインと結合しており、前記クロック信号を受信して、それから第1遅延クロック及び第2遅延クロックを生成する位相検出器とを具えており、
前記位相検出器は、前記リファレンスクロックを受信して、前記リファレンスクロック、前記第1遅延クロック及び前記第2遅延クロックの位相の間の関係に基づいて、シフト信号を生成するように構成されており、
前記位相検出器は、前記シフト信号を前記遅延ラインに送るように更に構成されており、前記遅延ラインは、前記シフト信号に基づいて、前記リファレンスクロックを左又は右にシフトさせる組合せ。
【請求項38】
プロセッサと、
バスと、
前記バスを介して前記プロセッサに結合されるメモリデバイスとを具えるシステムであって、
前記メモリデバイスは、同期回路を含んでおり、
前記同期回路は、リファレンスクロックを受信して、それからフィードバッククロックを生成する遅延ラインと、前記遅延ラインと結合しており、前記フィードバッククロックを受信して、それから第1遅延フィードバッククロック及び第2遅延フィードバッククロックを生成する位相検出器とを具えており、
前記位相検出器は、前記リファレンスクロックを受信して、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、シフト信号を生成するように構成されており、
前記位相検出器は、前記シフト信号を前記遅延ラインに送るように更に構成されており、前記遅延ラインは、前記シフト信号に基づいて、前記リファレンスクロックを左又は右にシフトさせるシステム。
【請求項39】
リファレンスクロックを得る工程と、
前記リファレンスクロックからフィードバッククロックを生成する工程と、
前記フィードバッククロックから、第1遅延フィードバッククロック及び第2遅延フィードバッククロックを得る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックを左にシフトさせる第1シフトモードに入る工程と、
前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に拘わらずに、前記リファレンスクロックのクロックサイクル毎に前記リファレンスクロックを左にシフトさせる第2シフトモードに入る工程と、
前記第1シフトモード及び前記第2シフトモードに入った後に、前記リファレンスクロック、前記第1遅延フィードバッククロック及び前記第2遅延フィードバッククロックの位相の間の関係に基づいて、位相等化信号を生成する工程と、
前記位相等化信号が生成されると、前記第1シフトモード及び前記第2シフトモードを終える工程とを含む方法。
【請求項40】
同期回路の動作方法であって、
前記同期回路の部分であるコース位相検出器に、第1入力としてリファレンスクロックを与える工程と、
前記コース位相検出器に、第2入力とフィードバッククロックを与える工程と、
前記コース位相検出器において前記路リファレンスクロックを用いて前記フィードバッククロックをサンプリングする前に、前記リファレンスクロックと前記フィードバッククロックとの位相関係の情報を、前記コース位相検出器に供給する工程とを含む方法。
【請求項41】
前記フィードバッククロックのサンプリングによって生成された位相の値を用いて、前記リファレンスクリックと前記フィードバッククロックの間で粗い位相のロックを確立する工程を更に含む、請求項40の方法。
【請求項42】
前記情報を供給する工程は、前記同期回路のフィードバックパス遅延と等しい時間周期だけ、前記コース位相検出器への前記情報の供給を進める工程を含む、請求項40の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
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【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公表番号】特表2007−538468(P2007−538468A)
【公表日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願番号】特願2007−527274(P2007−527274)
【出願日】平成17年5月4日(2005.5.4)
【国際出願番号】PCT/US2005/015717
【国際公開番号】WO2005/117265
【国際公開日】平成17年12月8日(2005.12.8)
【出願人】(503431057)ミクロン テクノロジー,インコーポレイテッド (23)
【氏名又は名称原語表記】MICRON TECHNOLOGY,INC.
【Fターム(参考)】
【公表日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願日】平成17年5月4日(2005.5.4)
【国際出願番号】PCT/US2005/015717
【国際公開番号】WO2005/117265
【国際公開日】平成17年12月8日(2005.12.8)
【出願人】(503431057)ミクロン テクノロジー,インコーポレイテッド (23)
【氏名又は名称原語表記】MICRON TECHNOLOGY,INC.
【Fターム(参考)】
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