【課題】二値化のコンパレートレベルを調整することなく、データが誤って取り込まれるのを防止すること。
【解決手段】デューティー比検出回路３は、二値化信号ＤＩのデューティー比の基準値からのずれを検出し、遅延回路５は、二値化信号ＤＩを所定の遅延量だけ順次遅延させた遅延信号ＤＬを生成し、セレクタ６は、デューティー比検出回路３にて検出された二値化信号ＤＩのデューティー比のずれに対応した遅延信号ＤＬｎを遅延信号ＤＬから選択し、パルス幅補正回路７は、セレクタ６にて選択された遅延信号ＤＬｎを用いることにより、二値化信号ＤＩのパルス幅を補正する。 （もっと読む）

【課題】クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。 （もっと読む）

【課題】 短時間かつローコストで遅延発生回路のスパン調整を可能とする遅延発生回路の調整回路及び調整方法を提供する。
【解決手段】 信号源１から出力される基準スパンに等しい周期の繰り返し信号と、同信号が遅延発生回路２及び調整用遅延発生回路３で遅延された信号とが位相比較器４１で比較され、位相差に対応した信号は切替スイッチ７１を介して調整用遅延発生回路３の遅延設定２及び遅延発生回路２のスパン設定１に交互にフィードバックされ、それぞれ位相差が０となるように制御される。連続する調整サイクルで得たスパン設定１の差が基準値以下になるまで切替スイッチ７１，７２を切り替えて位相ロック動作を繰り返す。 （もっと読む）

【課題】位相シフトＰＷＭ信号を生成する回路を低価格で実現するための集積半導体スイッチを提供する。
【解決手段】ＰＷＭ入力信号により変調される負荷電流に加え、ＰＷＭ入力信号と比べ周期時間に所定の分数をかけて算出される時間だけ遅延するＰＷＭ出力信号を供給する遅延回路を負荷段のＰＷＭ制御のための出力段に具備する。出力段は、遅延回路と実際のパワー半導体スイッチと関連する監視制御回路を単一の部品として集積化する。このような出力段をカスケード接続することにより、正確な時間ベースに依存しない、多段負荷の位相シフトＰＷＭ制御のためのコントローラが簡単な方法で実現できる。 （もっと読む）

【課題】電流ロビング発振器を提供する。
【解決手段】電流ロビング発振器１０は、リング状に接続した複数の反転形遅延素子１２，１４，１６，１８，２０を備える。各反転形遅延素子は、出力ノード２４を有するインバータ４４を備える。また、発振器は、インバータの出力ノードから可変の量の電流を奪い取ることによりこの遅延素子に関連した遅延周期τの持続時間を制御するよう動作可能なプログラマブル電流回路５０を備える。 （もっと読む）

【課題】デューティ・サイクルひずみを補正する方法および回路を提供する。
【解決手段】デューティ・サイクルひずみを補正する方法および回路。遅延挿入ゲートは、ＣＭＯＳフリップ−フロップ回路で生じたデータ依存遅延ひずみを補正する。遅延挿入ゲートは、２つの電界効果トランジスタおよびカレント・ミラーを含む。２つのトランジスタのそれぞれは、上流の回路から入力信号をそれぞれ受け取る。これらのトランジスタの少なくとも１つは出力ノードに結合される。出力ノードは、遅延挿入ゲートの中の電圧状態を一時的に保持し、入力信号のデューティ・サイクルのひずみがあればそれを補正する。 （もっと読む）

【課題】立ち上がりエッジの信号遅延の遅延量及び立ち下がりエッジの信号遅延の遅延量を、各々、他方の遅延量に影響を与えることなく、独立に調整可能な遅延調整回路及び遅延調整方法を提供する。
【解決手段】信号伝播経路３０１〜３１０の経路中に、遅延調整回路３０３が挿入される。前記遅延調整回路３０３の内部には、Ｒｉｓｅ信号調整部３１６とＦａｌｌ信号調整部３１７とを備えている。前期遅延調整回路３０３に入力された信号は整形される。そして、前記Ｒｉｓｅ信号調整部３０６において、その整形信号のうちＲｉｓｅ信号のみについて遅延が調整され、その後に、前記Ｆａｌｌ信号調整部３０７において、Ｒｉｓｅ信号が調整された信号のＦａｌｌ信号についてのみ遅延が調整される。ここで、一方の信号に遅延量を与えて遅延を調整するときに他方の信号にはその遅延調整の影響が及ぶことが抑制される。 （もっと読む）

【課題】遅延回路などに適用した場合に、回路規模を小さくでき、貫通電流を防止でき、
かつ、消費電力を低減できるインバータ回路の提供
【解決手段】この発明は、入力信号ＩＮ１でオンオフするＭＯＳトランジスタＰ１１と、
入力信号ＩＮ２でオンオフするＮ型のＭＯＳトランジスタＮ１１と、直列接続されるとと
もにゲートとドレインが接続される２つのＭＯＳトランジスタＰ１２、Ｎ１２とを備えて
いる。ＭＯＳトランジスタＰ１１、ＭＯＳトランジスタＰ１２、Ｎ１２、およびＭＯＳト
ランジスタＮ１１は、第１電源ＶＤＤと第２電源ＶＳＳとの間に直列に接続されている。
ＭＯＳトランジスタＰ１１とＰ１２の共通接続部から出力信号ＯＵＴ１を取り出し、ＭＯ
ＳトランジスタＮ１１とＮ１２の共通接続部から出力信号ＯＵＴ２を取り出すようになっ
ている。 （もっと読む）

【課題】発振周波数が数ＭＨｚ〜ＧＨｚの高周波用に適用可能であり、かつ消費電力が少ない、定電流回路を用いたパルス発生回路を提供すること。
【解決手段】パルス発生回路は、電源間に定電圧回路１を有し、電流制御素子７と波形発生部９とを直列に接続して、それらを定電圧回路１と並列に接続して構成されている。そして、波形発生部９は、平滑回路２と、水晶発振回路４と、水晶発振回路４からの出力を受けて最終出力波形のデューティ比を調整する出力デューティ調整回路５と、水晶発振回路４の発振波形と最終出力波形との位相差を調整する位相調整回路６と、を並列に接続して構成されている。使用する水晶振動子の周波数によっては、位相調整回路６の替わりに分周回路を並列に接続して構成されている。 （もっと読む）

【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して第１クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第２クロック信号との位相差又は遅延クロック信号と第３クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】半導体メモリ装置の遅延固定クロックの出力において、デューティ比を容易に補正して出力可能な遅延固定回路を備える半導体メモリ装置を提供すること。
【解決手段】このため、本発明は、システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックによって生成された第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路とを備える半導体メモリ装置を提供する。 （もっと読む）

飛行時間式の陽電子放出型断層撮影（ＰＥＴ）スキャナ２の放射線検出器１０にて、放射線検知部２０が放射線検出事象を表す信号２２を生成する。時間−デジタル変換器３４は、リング発振器３６，３６’として動作可能に相互接続されたデジタル遅延素子４０と、少なくとも信号２２が生成された時のリング発振器の状態に基づいて、放射線検出事象のタイムスタンプを生成するように構成された読み出し回路５０，５２，６０，８２，８４，８６，８８とを含む。デジタル遅延素子に動作的に接続された遅延調整素子４６が、デジタル遅延素子に実質的に共通の遅延を設定する。更に或いは代替的に、デジタル遅延素子４０は、自身の遅延より実質的に長い移行時間を有する読み出しバッファ４８’と、遅延素子の値をデジタル化するアナログ−デジタル変換器８２，８４と、デジタル化された値に基づいてリング発振器３６’の状態を計算するデコード回路８６，８８とを含む。
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【課題】定常状態になるまでに所定の時間を要する内部回路を予め動作させることで無駄な時間（ロックオン時間）の低減を図る。
【解決手段】入力する外部制御信号ＣＬＫを受け取って内部制御信号Ｓ１を出力する入力バッファ２１０と、前記外部制御信号が動作しているか否かを検知する制御信号検知回路２２０とを具備し、前記入力バッファは、該入力バッファを制御する回路２５１〜２５３を介した前記制御信号検知回路の出力により、前記外部制御信号が動作している時には前記内部制御信号を出力するように構成する。 （もっと読む）

【課題】様々なパルス発生仕様に柔軟に対応することが可能な半導体集積回路装置を提供する。
【解決手段】例えば、外部クロック信号ＣＬＫのパルスを受けて、これよりも細いパルス幅を備えた基準パルス信号ＲＰＵＬを発生し、単位遅延ブロックＤＬＹＢＫがリング状に接続されたディレイリング部ＤＬＹＲＧ内でこのＲＰＵＬを巡回させる。そして、各単位遅延ブロックＤＬＹＢＫ［１］〜［ｎ］からの出力信号ＯＵＴ［１］〜［ｎ］を用いて、所定のパルス幅を備えた内部パルス信号ＩＰＵＬを連続して生成する。また、ＯＵＴ［１］〜［ｎ］の発生回数をカウントし、所定の回数となった際にストップ信号ＳＴＰを発生する。ＳＴＰは、ＤＬＹＲＧに供給され、ＲＰＵＬの巡回が停止する。これによって、ＩＰＵＬの発生回数が設定できる。 （もっと読む）

本発明は、プロセッサとランダムアクセスメモリとの間で使用されるダブルレート・インタフェース及び方法に関するものであり、このダブルレート・インタフェースは、ランダムアクセスメモリからのデータストローブ信号に遅延を生じさせる手段を含む遅延線を備え、この遅延線は、データストローブ信号の遅延がセットアップ時間とデータバスの立上り時間の合計に等しくなるように構成されている。上記インタフェースは、遅延ロックループを備えた遅延線を含み、この遅延ロックループはリング発振器を備えている。
このリング発振器はバッファ及びバーニア遅延回路を含む。
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【課題】信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができるデジタルＤＬＬ回路を提供する。
【解決手段】信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタ１１、信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタ１２、信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路１３、および可変遅延回路１３の立ち上がり側遅延と立ち下がり側遅延をそれぞれ第１レジスタ１１の第１遅延指定値および第２レジスタ１２の第２遅延指定値に維持するよう制御を行う制御回路１４を有する。 （もっと読む）

【課題】半導体チップが製造された後において、制御信号により遅延時間を調整することができるプログラム可能時間遅延装置とその方法を提供する。
【解決手段】本発明によるプログラム可能時間遅延装置は複数個の同等の部品１０を有し、これらの部品により全時間遅延が決定される。これらの部品はそれらに接続されたゲート装置３１、３２、３３、３４を有する。これらのゲート装置はそのおのおのに加えられる制御信号に応答して、これらの部品がプログラム可能時間遅延装置に電気的に接続されるか、またはこれらの部品がプログラム可能時間遅延装置から電気的に取り除かれるか、のいずれかを決定する。電気的に接続された部品の時間遅延の合計が、このプログラム可能時間遅延装置の全時間遅延である。 （もっと読む）

【課題】ＴＡＤ方式のＡ／Ｄ変換回路において、パルス遅延回路を再起動するまでの待ち時間を短縮して高速な連続動作を可能とすること、更には、高速な連続動作を可能としつつ回路規模を削減すること。
【解決手段】Ａ／Ｄ変換を実行する毎に、休止期間を挿入してパルス遅延回路１０及び周回数カウンタ１３を初期化するため、ラッチ＆エンコーダ１１及びラッチ回路１４が出力する数値データをそのままＡ／Ｄ変換データとして使用することができる。また、パルス遅延回路１０の起動，休止を制御する起動制御信号ＲＲ及び周回数カウンタ１３を初期化するカウンタ初期化信号ＲＣを生成する制御信号生成回路１５は、遅延回路１６と論理回路１７〜１９により構成されたエッジ検出回路からなり、サンプリングクロックＣＫＳの周期より短い休止期間を設定できるため、高速な連続動作が可能となる。 （もっと読む）

【課題】通常時の基準クロックより周波数の低い１本の試験用クロックによるディレイ・ライン回路の動作試験を可能とする。
【解決手段】ディレイ・ライン回路１０１は、遅延量を変更可能であり、基準クロック信号ＲＣＬＫに遅延を与えることができる。位相比較回路１０２は、基準クロック信号ＲＣＬＫとディレイ・ライン回路１０１の出力信号との間又は基準クロック信号ＲＣＬＫより周波数の低い試験クロック信号ＴＣＬＫとディレイ・ライン回路１０１の出力信号との間の位相差を検出可能である。また、制御回路１０３は、位相比較回路１０２の検出結果に応じて制御信号を出力し、ディレイ・ライン回路１０１の遅延量を制御する。さらに、ディレイ・ライン回路１０１に対して、ディレイ・ライン回路１０１の出力信号と基準クロック信号ＲＣＬＫとのいずれかを選択して入力できるよう構成されている。 （もっと読む）

【課題】 タイミング精度の悪化並びに回路面積及び消費電力の増大を招かずに、必要な長さの共通遅延設定スパンを確保することができるプログラマブル遅延発生装置の調整方法及び調整装置、並びに当該装置を備える半導体検査装置を提供する。
【解決手段】 プログラマブル遅延発生装置に設けられる複数の遅延素子Ａ，Ｂ，Ｃを調整して遅延素子Ａ，Ｂ，Ｃの各々の遅延設定スパンの長さを所定の設定値Ｔ０に設定する。次に、設定可能な最短遅延時間である固定遅延時間と設定値Ｔ０に設定された遅延設定スパンの長さとの和である最大遅延時間が最大となる遅延素子を遅延素子Ａ，Ｂ，Ｃから選択する。そして、選択された遅延素子以外の遅延素子の最大遅延時間が、選択された遅延素子の最大遅延時間と等しくなるように、選択された遅延素子以外の遅延素子を調整する。 （もっと読む）