半導体メモリ装置及びその駆動方法
【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、遅延制御信号に対応して第1クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第2クロック信号との位相差又は遅延クロック信号と第3クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、遅延制御信号に対応して第1クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第2クロック信号との位相差又は遅延クロック信号と第3クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のクロック信号とコマンド信号とを受信して伝達する回路に関する。
【背景技術】
【0002】
複数の半導体装置で構成されるシステムにおいて、半導体メモリ装置は、データを格納するためのものである。半導体メモリ装置は、データ処理装置、例えば、中央処理装置(CPU)などからデータを要求されると、データを要求する装置から入力されたアドレスに対応するデータを出力するか、又はそのアドレスに対応する位置にデータ要求装置から提供されたデータを格納する。
【0003】
半導体メモリ装置は、半導体装置で構成されるシステムの動作速度の増加や、半導体集積回路関連技術の発達に伴い、より速い速度でデータを出力又は格納することが要求されてきている。データの高速入出力のため、システムクロックの入力後、その入力されたシステムクロックに同期したデータの入出力が可能な同期式メモリ装置が開発されている。しかし、同期式メモリ装置でも、要求されるデータの入出力速度を満足させることはできなかった。したがって、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力するDDR(Double Data Rate)同期式メモリ装置が開発されるようになった。
【0004】
DDR同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力させなければならないことから、システムクロックの1周期内に2つのデータを処理することが必要である。すなわち、DDR同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期してそれぞれデータを出力又は受信して格納しなければならないのである。一般的に、DDR同期式メモリ装置は、基準信号に対応してシステムクロックとその反転されたシステムクロックとを受信し、内部回路に伝達する。DDR半導体メモリ装置は、入力されるシステムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ対応する動作を行うため、入力されるシステムクロックのデューティ比の調整は、非常に重要である。
【0005】
図1は、半導体メモリ装置に入力されるシステムクロック信号の歪みを説明するための図である。
【0006】
一般的に、半導体メモリ装置は、製造後、複数個からなる一群のモジュールに配置される。同図に示すように、第1半導体メモリ装置〜第9半導体メモリ装置D1〜D9が1つのモジュールを構成している。第1半導体メモリ装置〜第9半導体メモリ装置D1〜D9の一側領域には、各半導体メモリ装置の入出力インピーダンスを調整する第1終端抵抗R1及び第2終端抵抗R2が配置される。第1半導体メモリ装置〜第9半導体メモリ装置D1〜D9の間には、それぞれ第2伝送ライン〜第11伝送ラインTL1〜TL10が配置される。
【0007】
第1伝送ラインTL0を介して入力されたデータ信号は、各伝送ラインTL1〜TL10を介して各半導体メモリ装置に伝達される。また、システムクロック信号及び反転されたシステムクロック信号も、各伝送ラインTL1〜TL10を介して各半導体メモリ装置に伝達される。しかし、モジュール内に各半導体メモリ装置の配置される位置が互いに一致しないため、それぞれ半導体メモリ装置に接続された伝送ラインの長さが異なる。更に、1つの半導体メモリ装置にシステムクロック信号と反転されたシステムクロック信号とを伝達する伝送ラインも、正確には一致しない。そのため、各半導体メモリ装置に伝達されるクロック信号の遅延値がそれぞれ異なる。
【0008】
また、各伝送ラインのインピーダンスと各半導体メモリ装置の入力インピーダンスとが互いに整合しないことから、各半導体メモリ装置に入力される2つのクロック信号、すなわち、システムクロック信号と反転されたシステムクロック信号との遅延値が互いに異なる。
【0009】
そのため、1つの半導体メモリ装置に入力されるシステムクロック信号とその反転されたシステムクロック信号との入力タイミングが互いに一致しないため、基準信号VREFに対応してシステムクロック信号又は反転されたシステムクロック信号を受信するマージンが互いに異なる。
【0010】
参考として、基準信号VREFは、システムクロック信号と反転されたシステムクロック信号とが遷移する区間の1/2レベルを保持する信号である。最も好まくは、システムクロック信号と反転されたシステムクロック信号との交差する地点が基準信号と一致することである。
【0011】
しかしながら、半導体メモリ装置がモジュールのどこに位置するかにより、その半導体メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号との遅延値が異なり、システムクロック信号と反転されたシステムクロック信号との交差する地点と、基準信号とが一致しなくなる。一般的に、システムクロック信号と反転されたシステムクロック信号との交差する地点と、基準信号との差値の許容範囲があるが、この許容範囲を超えると、半導体メモリ装置は、クロック信号の受信が難しく、もし受信したとしても動作マージンが過度に減少する問題が発生する。
【特許文献1】特開2002−352583
【発明の開示】
【発明が解決しようとする課題】
【0012】
そこで、本発明は、上記のような問題を解決するためになされたものであり、その目的は、入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置及びその駆動方法を提供することにある。
【0013】
また、本発明の他の目的は、それぞれの半導体メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号との入力タイミングの不整合の補正が可能な複数の半導体メモリ装置を備えたモジュール及びその駆動方法を提供することにある。
【課題を解決するための手段】
【0014】
本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、遅延制御信号に対応して前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。
【0015】
また、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップとを含む半導体メモリ装置の駆動方法を提供する。
【0016】
更に、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部とを備える半導体メモリ装置を提供する。
【0017】
また、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第2内部コマンド信号として出力するステップと、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップとを備える半導体メモリ装置の駆動方法を提供する。
【0018】
本発明は、システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第1伝送ラインと、該第1伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第1クロック入力回路を備える第1メモリ装置と、前記第1伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第2伝送ラインと、前記第1伝送ライン及び第2伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第2クロック入力回路を備える第2メモリ装置とを備えるメモリモジュールを提供する。
【0019】
更に、第1伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第1メモリ装置と、第1伝送ライン及び第2伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第2メモリ装置とを備えるメモリモジュールにおいて、前記第1メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第1遅延ステップと、前記第2メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ライン及び第2伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第2遅延ステップとステップとを含むメモリモジュールの駆動方法を提供する。
【0020】
すなわち、第一の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、遅延制御信号に対応して前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備えることを特徴とする半導体メモリ装置。
【0021】
第二の発明としては、前記遅延部が、前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延チェーンと、前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部とを備えることを特徴とする第一の発明に記載の半導体メモリ装置。
【0022】
第三の発明としては、前記遅延チェーンが、直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を第1クロック信号が通るようにすることを特徴とする第二の発明に記載の半導体メモリ装置。
【0023】
第四の発明としては、前記遅延制御部が、遅延制御信号と第1クロック信号とを受信し、シフト信号を出力する信号結合部と、該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置。
【0024】
第五の発明としては、前記クロック遅延調整部が、前記遅延クロック信号と前記第2クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、前記遅延クロック信号と前記第3クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部とを備えることを特徴とする第一の発明に記載の半導体メモリ装置。
【0025】
第六の発明としては、前記第1位相比較器及び前記第2位相比較器が、フリップフロップを用いて位相を比較することを特徴とする第五の発明に記載の半導体メモリ装置。
【0026】
第七の発明としては、前記信号選択部が、前記選択信号の第1レベルに応答して、前記アップ信号を前記遅延制御部に出力する第1伝送ゲートと、前記選択信号の第2レベルに応答して、前記ダウン信号を前記遅延制御部に出力する第2伝送ゲートとを備えることを特徴とする第五の発明に記載の半導体メモリ装置。
【0027】
第八の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップとを含むことを特徴とする半導体メモリ装置の駆動方法。
【0028】
第九の発明としては、前記遅延値を調整するステップが、前記遅延クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、前記遅延クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延値を調整するステップとを含むことを特徴とする第八の発明に記載の半導体メモリ装置の駆動方法。
【0029】
第十の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部とを備えることを特徴とする半導体メモリ装置。
【0030】
第十一の発明としては、前記コマンド遅延部が、前記第1内部コマンド信号を遅延させ、前記第2内部コマンド信号として出力するコマンド遅延チェーンと、前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部とを備えることを特徴とする第十の発明に記載の半導体メモリ装置。
【0031】
第十二の発明としては、前記コマンド遅延チェーンが、直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を前記第1内部コマンド信号が通るようにすることを特徴とする第十一の発明に記載の半導体メモリ装置。
【0032】
第十三の発明としては、前記コマンド遅延制御部が、遅延制御信号と前記第1内部コマンド信号とを受信し、シフト信号を出力する信号結合部と、該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタとを備えることを特徴とする第十二の発明に記載の半導体メモリ装置。
【0033】
第十四の発明としては、前記クロック遅延調整部が、前記第2クロック信号を遅延させて出力する第1遅延チェーンと、前記第3クロック信号を遅延させて出力する第2遅延チェーンと、前記第1遅延チェーンの出力信号と前記第1クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、前記第2遅延チェーンの出力信号と前記第1クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部と、前記遅延制御信号に応答して、前記第1遅延チェーンの遅延値を制御する第1遅延制御部と、前記遅延制御信号に応答して、前記第2遅延チェーンの遅延値を制御する第2遅延制御部とを備えることを特徴とする第十の発明に記載の半導体メモリ装置。
【0034】
第十五の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第2内部コマンド信号として出力するステップと、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップとを含むことを特徴とする半導体メモリ装置の駆動方法。
【0035】
第十六の発明としては、前記遅延制御信号を生成するステップが、前記第1クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、前記第1クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップとを含むことを特徴とする第十五の発明に記載の半導体メモリ装置の駆動方法。
【0036】
第十七の発明としては、システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第1伝送ラインと、該第1伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第1クロック入力回路を備える第1メモリ装置と、前記第1伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第2伝送ラインと、前記第1伝送ライン及び第2伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第2クロック入力回路を備える第2メモリ装置とを備えることを特徴とするメモリモジュール。
【0037】
第十八の発明としては、前記第1クロック入力回路が、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、前記第1クロック信号を、遅延制御信号に対応する遅延値によって遅延させ、遅延クロック信号として出力する遅延部と、前記遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備えることを特徴とする第十七の発明に記載のメモリモジュール。
【0038】
第十九の発明としては、前記遅延部が、前記第1クロック信号を遅延させて出力する遅延チェーンと、前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部とを備えることを特徴とする第十八の発明に記載のメモリモジュール。
【0039】
第二十の発明としては、前記クロック遅延調整部が、前記遅延クロック信号と前記第2クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、前記遅延クロック信号と前記第3クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部とを備えることを特徴とする第十八の発明に記載のメモリモジュール。
【0040】
第二十一の発明としては、前記第2クロック入力回路が、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を出力する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を出力する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を出力する第3クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部とを備えることを特徴とする第十七の発明に記載のメモリモジュール。
【0041】
第二十二の発明としては、前記コマンド遅延部が、前記第1内部コマンド信号を遅延させ、前記第2内部コマンド信号として出力するコマンド遅延チェーンと、前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部とを備えることを特徴とする第二十一の発明に記載のメモリモジュール。
【0042】
第二十三の発明としては、前記クロック遅延調整部が、前記第2クロック信号を遅延させて出力する第1遅延チェーンと、前記第3クロック信号を遅延させて出力する第2遅延チェーンと、前記第1遅延チェーンの出力信号と前記第1クロック信号との位相を比較する第1位相比較器と、前記第2遅延チェーンの出力信号と前記第2クロック信号との位相を比較する第2位相比較器と、前記第1位相比較器及び第2位相比較器の比較結果に応じて、前記遅延制御信号を出力する信号選択部と、前記遅延制御信号に応答して、前記第1遅延チェーンの遅延値を制御する第1遅延制御部と、前記遅延制御信号に応答して、前記第2遅延チェーンの遅延値を制御する第2遅延制御部とを備えることを特徴とする第二十一の発明に記載のメモリモジュール。
【0043】
第二十四の発明としては、第1伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第1メモリ装置と、第1伝送ライン及び第2伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第2メモリ装置とを備えるメモリモジュールにおいて、前記第1メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第1遅延ステップと、前記第2メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ライン及び第2伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第2遅延ステップとを含むことを特徴とするメモリモジュールの駆動方法。
【0044】
第二十五の発明としては、前記第1遅延ステップが、前記システムクロック信号と前記反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップとを含むことを特徴とする第二十四の発明に記載のメモリモジュールの駆動方法。
【0045】
第二十六の発明としては、前記遅延値を調整するステップが、前記遅延クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、前記遅延クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延値を調整するステップとを含むことを特徴とする第二十五の発明に記載のメモリモジュールの駆動方法。
【0046】
第二十七の発明としては、前記第2遅延ステップが、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するステップと、前記第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップとを含むことを特徴とする第二十四の発明に記載のメモリモジュールの駆動方法。
【0047】
第二十八の発明としては、前記遅延制御信号を生成するステップが、前記第1クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、前記第1クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップとを含むことを特徴とする第二十七の発明に記載のメモリモジュールの駆動方法。
【発明を実施するための最良の形態】
【0048】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【0049】
図2は、本発明の第1実施形態に係る半導体メモリ装置のブロック図である。同図を参照して説明すると、本発明の第1実施形態に係る半導体メモリ装置は、第1クロック入力部110と、第2クロック入力部120と、第3クロック入力部130と、遅延チェーン140と、遅延制御部150と、第1位相比較器160と、第2位相比較器170と、信号選択部180とを備える。
【0050】
第1クロック入力部110は、システムクロック信号CLKと反転されたシステムクロック信号CLKBとを受信し、第1クロック信号CLK0を出力する。第2クロック入力部120は、システムクロック信号CLKと基準信号VREFとを受信し、第2クロック信号CLKRを出力する。第3クロック入力部130は、反転されたシステムクロック信号CLKBと基準信号VREFとを受信し、第3クロック信号CLKFを出力する。遅延チェーン140は、第1クロック信号CLK0を遅延させ、遅延クロック信号CLKDを出力する。遅延制御部150は、遅延制御信号DCTRLに応答して、遅延チェーン140の遅延値を制御する。第1位相比較器160は、遅延クロック信号CLKDと第2クロック信号CLKRとの位相を比較し、その比較結果に応じて、アップ信号DUPを出力する。第2位相比較器170は、遅延クロック信号CLKDと第3クロック信号CLKFとの位相を比較し、その比較結果に応じて、ダウン信号DDNを出力する。信号選択部180は、選択信号R/Fに応答して、前記アップ信号DUP及びダウン信号DDNのうちの1つを遅延制御信号DCTRLとして出力する。
【0051】
図3A及び図3Bは、図2に示す半導体メモリ装置の動作タイミング図である。
【0052】
特に、図3Aの場合、基準信号VREFは、システムクロック信号CLKが遷移する区間の1/2の電圧レベルを有する信号であるが、入力されたシステムクロック信号CLKと反転されたシステムクロック信号CLKBとが互いに異なる値によって遅延され、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点が、基準信号VREFと交差しない場合を示すものである。また、図3Bの場合は、ノイズなどにより、基準信号VREFがシステムクロック信号CLKの遷移区間の1/2レベルにならない場合を示すものである。
【0053】
これらの図に示すように、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点が、基準信号VREFで交差しない状態で生成された第1クロック信号CLK0が主回路に伝達され、半導体メモリ装置がデータ、アドレス、コマンドなどを受信して内部動作を行うようになると、定められた動作マージンよりも狭い動作マージンを有し、かつ、動作エラーが生じ得る。
【0054】
したがって、第1実施形態に係る半導体メモリ装置は、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点と、基準信号VREFとの誤差を減少させるため、第1クロック入力部110のほか、第2クロック入力部120と、第3クロック入力部130と、遅延チェーン140と、遅延制御部150と、第1位相比較器160と、第2位相比較器170と、信号選択部180とを更に備える。
【0055】
以下では、図2、図3A及び図3Bを参照して、第1実施形態に係る半導体メモリ装置の動作について説明する。
【0056】
システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点と、基準信号VREFとの差値は、図3Aにおいて誤差値VIXとして表示されている。実際、モジュールに複数の半導体メモリ装置を配置すると、各半導体メモリ装置の配置される位置によって誤差値VIXが異なる。これは、システムクロック信号CLKと反転されたシステムクロック信号CLKBとが半導体メモリ装置に伝達されるまで、各伝送ラインの抵抗値が互いに完全に一致しないからである。
【0057】
第1実施形態に係る半導体メモリ装置は、誤差値VIXが発生したとき、誤差値VIXをなくすように補正することを、その特徴とする。モジュールに複数個配置された半導体メモリ装置は、それぞれ誤差値VIXをなくすように補正を行う回路を備えている。半導体メモリ装置に入力されたシステムクロック信号CLKと反転されたシステムクロック信号CLKBとが互いに異なる値で遅延された場合、基準信号VREFで互いに交差しない。また、モジュールに入力されるシステムクロック信号CLKと反転されたシステムクロック信号CLKBとが互いに同じ値で遅延されたとしても、信号が半導体メモリ装置に入力される過程で誤差値VIXが生じてしまうと、第1クロック信号CLK0及びその遅延信号の遅延クロック信号CLKDは、所望の時点でないタイミングで遷移することになる。
【0058】
この場合、システムクロック信号CLKの遅延値を調整するか、反転されたシステムクロック信号CLKBの遅延値を調整するか、又はこれら2つのシステムクロック信号の遅延値を全て調整することにより、これら2つのシステムクロック信号を基準信号VREFで交差させる。
【0059】
したがって、本発明に係る第1クロック入力部110は、システムクロック信号CLKとその反転されたシステムクロック信号CLKBとの交差点に対応して遷移する第1クロック信号CLK0を出力する。第2クロック入力部120は、システムクロック信号CLKと基準信号VREFとの交差点を基準として遷移する第2クロック信号CLKRを出力する。第3クロック入力部130は、反転されたシステムクロック信号CLKBと基準信号VREFとの交差点を基準として遷移する第3クロック信号CLKFを出力する。
【0060】
第1位相比較器160は、遅延クロック信号CLKDと第2クロック信号CLKRとの位相を比較し、どの信号が早いか又は遅れているかを判断する。遅延クロック信号CLKDの位相が第2クロック信号CLKRより遅れている場合、アップ信号DUPがハイレベルで出力される。第2位相比較器170は、遅延クロック信号CLKDと第3クロック信号CLKFとの位相を比較し、どの信号が早いか又は遅れているかを判断する。遅延クロック信号CLKDの位相が第3クロック信号CLKFより遅れている場合、ダウン信号DDNがハイレベルで出力される。
【0061】
信号選択部180は、選択信号R/Fに応答して、前記アップ信号DUP及びダウン信号DDNのうちの1つを遅延制御信号DCTRLとして遅延制御部150に出力する。より詳細には、システムクロック信号CLKの遷移タイミングを比較しようとするとき、信号選択部180は、ローレベルでディセーブルされる前記選択信号R/Fに応答して、第1位相比較器160から出力されるアップ信号DUPを遅延制御信号DCTRLとして遅延制御部150に出力する。反転されたシステムクロック信号CLKBの遷移タイミングを比較しようとするとき、信号選択部180は、ハイレベルでイネーブルされる前記選択信号R/Fに応答して、前記第2位相比較器170から出力されるダウン信号DDNを遅延制御信号DCTRLとして遅延制御部150に出力する。
【0062】
遅延制御部150は、前記遅延制御信号DCTRLに応答して、遅延チェーン140の遅延値を調整する。すなわち、遅延制御部150は、前記遅延制御信号DCTRLがハイレベルの場合、遅延チェーン140の遅延値を増加させ、ローレベルの場合は、遅延チェーン140の遅延値を減少させる。これにより、遅延チェーン140は、遅延値を調整した第1クロック信号CLK0を遅延クロック信号CLKDとして出力する。
【0063】
最終的に、第1位相比較器160又は第2位相比較器170で位相を比較した2つの入力クロック信号の位相が一致すると、信号選択部180ではそれ以上遅延制御信号DCTRLが出力されず、遅延制御部150は、遅延チェーン140の遅延値を調整しなくなる。このときの遅延固定された遅延クロック信号CLKDは、主回路でアドレス信号、データ信号、コマンド信号などをラッチする基準信号として用いられる。
【0064】
したがって、基準信号に対応して入力されたデータ信号、コマンド信号、アドレス信号などの入力タイミングが、システムクロック信号CLK及びその反転されたシステムクロック信号CLKDと交差しなくても、遅延クロック信号CLKDの遷移タイミングとは最適に一致する。これにより、半導体メモリ装置は、データ信号、コマンド信号、アドレス信号の受信及び処理において、最大のマージンを確保することができる。
【0065】
図4A及び4Bは、図2に示す第1位相比較器160の回路図である。
【0066】
本発明の第2位相比較器170は、前記第1位相比較器160に比べて、入力されるクロック信号を除けば、その構造は同じであるため、第1位相比較器160のみを一例として説明する。
【0067】
図4A及び図4Bは、図2における位相比較器の一例を示している。ここでは、フリップフロップを用いて位相を簡単に比較することができる回路を提示しているが、本発明は、これに限らず、様々な形態の位相比較器が適用可能である。
【0068】
図5は、図2に示す遅延チェーン140及び遅延制御部150の回路図である。同図に示すように、遅延チェーン140は、直列接続された複数の単位遅延140Aを備え、遅延制御部150から出力される複数の制御信号に対応する数の単位遅延を第1クロック信号CLK0が通るようにする。遅延制御部150は、遅延制御信号DCTRLと第1クロック信号CLK0とを受信し、シフト信号UP,DNを出力する信号結合部150Aと、シフト信号UP,DNに応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタ150Bとを備える。
【0069】
図6は、図2に示す信号選択部180の回路図である。同図を参照して説明すると、信号選択部180は、第1伝送ゲートT1及び第2伝送ゲートT2を備え、選択信号R/Fに応答して、第1位相比較器160及び第2位相比較器170から出力されるアップ信号DUP及びダウン信号DDNのうちの1つを選択して遅延制御信号DCTRLとして出力する。
【0070】
図7は、本発明の第2実施形態に係る半導体メモリ装置のブロック図である。
【0071】
同図に示す第2実施形態に係る半導体メモリ装置は、第1クロック入力部〜第3クロック入力部210〜230と、コマンド入力部240と、第1遅延チェーン〜第3遅延チェーン250A〜250Cと、第1遅延制御部〜第3遅延制御部260A〜260Cと、第1位相比較器270A及び第2位相比較器270Bと、信号選択部280と、ラッチ部290とを備える。
【0072】
第1クロック入力部210は、システムクロック信号CLKと反転されたシステムクロック信号CLKBとを受信し、第1クロック信号CLK0を出力する。第2クロック入力部220は、システムクロック信号CLKと基準信号VREFとを受信し、第2クロック信号CLKRを出力する。第3クロック入力部230は、反転されたシステムクロック信号CLKBと基準信号VREFとを受信し、第3クロック信号CLKFを出力する。コマンド入力部240は、基準信号VREFとコマンド信号CMDとを受信し、第1内部コマンド信号CLKCを出力する。
【0073】
第1遅延チェーン250Aは、第2クロック信号CLKRを遅延させ、第2遅延チェーン250Bは、第3クロック信号CLKFを遅延させ、第3遅延チェーン250Cは、第1内部コマンド信号CLKCを遅延させる。第1遅延制御部〜第3遅延制御部260A〜260Cは、遅延制御信号DCTRLに応答して、該当する遅延チェーンの遅延値を制御する。第1遅延チェーン〜第3遅延チェーン250A〜250C及び第1遅延制御部〜第3遅延制御部260A〜260Cは、図5に示す遅延チェーン140及び遅延制御部150とその構成が同じであるため、詳細な説明は省略する。
【0074】
第1位相比較器270Aは、第1クロック信号CLK0と第1遅延チェーン250Aの出力信号との位相を比較し、その比較結果に応じて、アップ信号DUPを出力する。第2位相比較器270Bは、第1クロック信号CLK0と第2遅延チェーン250Bの出力信号との位相を比較し、その比較結果に応じて、ダウン信号DDNを出力する。信号選択部280は、選択信号R/Fに応答して、前記アップ信号DUP及びダウン信号DDNのうちの1つを遅延制御信号DCTRLとして出力する。ラッチ部290は、第1クロック入力部210から出力される第1クロック信号CLK0に応答して、第3遅延チェーン250Cから出力されるコマンド信号をラッチして内部コマンド信号ICMDとして出力する。
【0075】
上記のように、第2実施形態に係る半導体メモリ装置は、入力されるシステムクロック信号と反転されたシステムクロック信号との位相を比較し、その結果値を用いてクロック信号の遅延を調整するのではなく、コマンド信号の遅延値を調整することを、その特徴とする。このため、コマンド信号を受信するコマンド入力部240と、第3遅延チェーン250Cと、第3遅延制御部260Cと、ラッチ部290とを更に備える。
【0076】
更に、第2実施形態に係る半導体メモリ装置は、第1遅延チェーン250A及び第2遅延チェーン250Bと、第1遅延制御部260A及び第2遅延制御部260Bと、第1位相比較器270A及び第2位相比較器270Bと、信号選択部280とを用いて、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点が、基準信号からどれだけ離れているかを感知し、それに対応して遅延制御信号DCTRLを第3遅延制御部260Cに出力する。第3遅延制御部260Cは、遅延制御信号DCTRLに応答して、第3遅延チェーン250Cで第1内部コマンド信号CLKCの遅延値を制御する。ラッチ部290は、第1クロック入力部210から出力される第1クロック信号CLK0に応答して、第3遅延チェーン250Cから出力される信号をラッチする。
【0077】
ラッチ部290に入力される信号は、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点が、基準信号と一致するように遅延されているため、クロック入力部210から出力されるクロック信号に応答して、最も適切なタイミングでラッチすることができる。
【0078】
このように、第2実施形態に係る半導体メモリ装置は、入力されるシステムクロック信号CLKと反転されたシステムクロック信号CLKBとの遅延時間に対応してクロック信号を遅延させるのではなく、コマンド信号を遅延させることにより、最も適切なタイミングで内部にラッチできるようにする。
【0079】
本発明によると、半導体メモリ装置は、モジュールのどこに配置されているかにかかわらず、半導体メモリ装置に入力されるシステムクロックの最適のタイミングでコマンド信号、アドレス信号、データ信号などの入力信号をラッチすることができる。したがって、半導体メモリ装置に入力される入力信号、例えば、アドレス、コマンド、データなどのセットアップ及びホールドタイミングに対するマージンを最適に保持することができる。
【0080】
また、本発明によって製造されたメモリモジュールは、モジュール内の各半導体メモリ装置がシステムクロックの最適のタイミングでコマンド信号、アドレス信号、データ信号などの入力信号を受信することができる。したがって、メモリモジュールにデータをより信頼できるように格納又は出力することができる。結果的に、メモリモジュールを用いるシステムの性能が大きく向上することができる。
【0081】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【0082】
【図1】半導体メモリ装置に入力されるシステムクロック信号の歪みを説明するための図である。
【図2】本発明の第1実施形態に係る半導体メモリ装置のブロック図である。
【図3A】図2に示す半導体メモリ装置の動作タイミング図である。
【図3B】図2に示す半導体メモリ装置の動作タイミング図である。
【図4A】図2に示す第1位相比較器の回路図である。
【図4B】図2に示す第1位相比較器の回路図である。
【図5】図2に示す遅延チェーン及び遅延制御部の回路図である。
【図6】図2に示す信号選択部の回路図である。
【図7】本発明の第2実施形態に係る半導体メモリ装置のブロック図である。
【符号の説明】
【0083】
110 第1クロック入力部
120 第2クロック入力部
130 第3クロック入力部
140 遅延チェーン
150 遅延制御部
160 第1位相比較器
170 第2位相比較器
180 信号選択部
【技術分野】
【0001】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のクロック信号とコマンド信号とを受信して伝達する回路に関する。
【背景技術】
【0002】
複数の半導体装置で構成されるシステムにおいて、半導体メモリ装置は、データを格納するためのものである。半導体メモリ装置は、データ処理装置、例えば、中央処理装置(CPU)などからデータを要求されると、データを要求する装置から入力されたアドレスに対応するデータを出力するか、又はそのアドレスに対応する位置にデータ要求装置から提供されたデータを格納する。
【0003】
半導体メモリ装置は、半導体装置で構成されるシステムの動作速度の増加や、半導体集積回路関連技術の発達に伴い、より速い速度でデータを出力又は格納することが要求されてきている。データの高速入出力のため、システムクロックの入力後、その入力されたシステムクロックに同期したデータの入出力が可能な同期式メモリ装置が開発されている。しかし、同期式メモリ装置でも、要求されるデータの入出力速度を満足させることはできなかった。したがって、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力するDDR(Double Data Rate)同期式メモリ装置が開発されるようになった。
【0004】
DDR同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを入出力させなければならないことから、システムクロックの1周期内に2つのデータを処理することが必要である。すなわち、DDR同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期してそれぞれデータを出力又は受信して格納しなければならないのである。一般的に、DDR同期式メモリ装置は、基準信号に対応してシステムクロックとその反転されたシステムクロックとを受信し、内部回路に伝達する。DDR半導体メモリ装置は、入力されるシステムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ対応する動作を行うため、入力されるシステムクロックのデューティ比の調整は、非常に重要である。
【0005】
図1は、半導体メモリ装置に入力されるシステムクロック信号の歪みを説明するための図である。
【0006】
一般的に、半導体メモリ装置は、製造後、複数個からなる一群のモジュールに配置される。同図に示すように、第1半導体メモリ装置〜第9半導体メモリ装置D1〜D9が1つのモジュールを構成している。第1半導体メモリ装置〜第9半導体メモリ装置D1〜D9の一側領域には、各半導体メモリ装置の入出力インピーダンスを調整する第1終端抵抗R1及び第2終端抵抗R2が配置される。第1半導体メモリ装置〜第9半導体メモリ装置D1〜D9の間には、それぞれ第2伝送ライン〜第11伝送ラインTL1〜TL10が配置される。
【0007】
第1伝送ラインTL0を介して入力されたデータ信号は、各伝送ラインTL1〜TL10を介して各半導体メモリ装置に伝達される。また、システムクロック信号及び反転されたシステムクロック信号も、各伝送ラインTL1〜TL10を介して各半導体メモリ装置に伝達される。しかし、モジュール内に各半導体メモリ装置の配置される位置が互いに一致しないため、それぞれ半導体メモリ装置に接続された伝送ラインの長さが異なる。更に、1つの半導体メモリ装置にシステムクロック信号と反転されたシステムクロック信号とを伝達する伝送ラインも、正確には一致しない。そのため、各半導体メモリ装置に伝達されるクロック信号の遅延値がそれぞれ異なる。
【0008】
また、各伝送ラインのインピーダンスと各半導体メモリ装置の入力インピーダンスとが互いに整合しないことから、各半導体メモリ装置に入力される2つのクロック信号、すなわち、システムクロック信号と反転されたシステムクロック信号との遅延値が互いに異なる。
【0009】
そのため、1つの半導体メモリ装置に入力されるシステムクロック信号とその反転されたシステムクロック信号との入力タイミングが互いに一致しないため、基準信号VREFに対応してシステムクロック信号又は反転されたシステムクロック信号を受信するマージンが互いに異なる。
【0010】
参考として、基準信号VREFは、システムクロック信号と反転されたシステムクロック信号とが遷移する区間の1/2レベルを保持する信号である。最も好まくは、システムクロック信号と反転されたシステムクロック信号との交差する地点が基準信号と一致することである。
【0011】
しかしながら、半導体メモリ装置がモジュールのどこに位置するかにより、その半導体メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号との遅延値が異なり、システムクロック信号と反転されたシステムクロック信号との交差する地点と、基準信号とが一致しなくなる。一般的に、システムクロック信号と反転されたシステムクロック信号との交差する地点と、基準信号との差値の許容範囲があるが、この許容範囲を超えると、半導体メモリ装置は、クロック信号の受信が難しく、もし受信したとしても動作マージンが過度に減少する問題が発生する。
【特許文献1】特開2002−352583
【発明の開示】
【発明が解決しようとする課題】
【0012】
そこで、本発明は、上記のような問題を解決するためになされたものであり、その目的は、入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置及びその駆動方法を提供することにある。
【0013】
また、本発明の他の目的は、それぞれの半導体メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号との入力タイミングの不整合の補正が可能な複数の半導体メモリ装置を備えたモジュール及びその駆動方法を提供することにある。
【課題を解決するための手段】
【0014】
本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、遅延制御信号に対応して前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。
【0015】
また、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップとを含む半導体メモリ装置の駆動方法を提供する。
【0016】
更に、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部とを備える半導体メモリ装置を提供する。
【0017】
また、本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第2内部コマンド信号として出力するステップと、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップとを備える半導体メモリ装置の駆動方法を提供する。
【0018】
本発明は、システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第1伝送ラインと、該第1伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第1クロック入力回路を備える第1メモリ装置と、前記第1伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第2伝送ラインと、前記第1伝送ライン及び第2伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第2クロック入力回路を備える第2メモリ装置とを備えるメモリモジュールを提供する。
【0019】
更に、第1伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第1メモリ装置と、第1伝送ライン及び第2伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第2メモリ装置とを備えるメモリモジュールにおいて、前記第1メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第1遅延ステップと、前記第2メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ライン及び第2伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第2遅延ステップとステップとを含むメモリモジュールの駆動方法を提供する。
【0020】
すなわち、第一の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、遅延制御信号に対応して前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備えることを特徴とする半導体メモリ装置。
【0021】
第二の発明としては、前記遅延部が、前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延チェーンと、前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部とを備えることを特徴とする第一の発明に記載の半導体メモリ装置。
【0022】
第三の発明としては、前記遅延チェーンが、直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を第1クロック信号が通るようにすることを特徴とする第二の発明に記載の半導体メモリ装置。
【0023】
第四の発明としては、前記遅延制御部が、遅延制御信号と第1クロック信号とを受信し、シフト信号を出力する信号結合部と、該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置。
【0024】
第五の発明としては、前記クロック遅延調整部が、前記遅延クロック信号と前記第2クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、前記遅延クロック信号と前記第3クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部とを備えることを特徴とする第一の発明に記載の半導体メモリ装置。
【0025】
第六の発明としては、前記第1位相比較器及び前記第2位相比較器が、フリップフロップを用いて位相を比較することを特徴とする第五の発明に記載の半導体メモリ装置。
【0026】
第七の発明としては、前記信号選択部が、前記選択信号の第1レベルに応答して、前記アップ信号を前記遅延制御部に出力する第1伝送ゲートと、前記選択信号の第2レベルに応答して、前記ダウン信号を前記遅延制御部に出力する第2伝送ゲートとを備えることを特徴とする第五の発明に記載の半導体メモリ装置。
【0027】
第八の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップとを含むことを特徴とする半導体メモリ装置の駆動方法。
【0028】
第九の発明としては、前記遅延値を調整するステップが、前記遅延クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、前記遅延クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延値を調整するステップとを含むことを特徴とする第八の発明に記載の半導体メモリ装置の駆動方法。
【0029】
第十の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部とを備えることを特徴とする半導体メモリ装置。
【0030】
第十一の発明としては、前記コマンド遅延部が、前記第1内部コマンド信号を遅延させ、前記第2内部コマンド信号として出力するコマンド遅延チェーンと、前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部とを備えることを特徴とする第十の発明に記載の半導体メモリ装置。
【0031】
第十二の発明としては、前記コマンド遅延チェーンが、直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を前記第1内部コマンド信号が通るようにすることを特徴とする第十一の発明に記載の半導体メモリ装置。
【0032】
第十三の発明としては、前記コマンド遅延制御部が、遅延制御信号と前記第1内部コマンド信号とを受信し、シフト信号を出力する信号結合部と、該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタとを備えることを特徴とする第十二の発明に記載の半導体メモリ装置。
【0033】
第十四の発明としては、前記クロック遅延調整部が、前記第2クロック信号を遅延させて出力する第1遅延チェーンと、前記第3クロック信号を遅延させて出力する第2遅延チェーンと、前記第1遅延チェーンの出力信号と前記第1クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、前記第2遅延チェーンの出力信号と前記第1クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部と、前記遅延制御信号に応答して、前記第1遅延チェーンの遅延値を制御する第1遅延制御部と、前記遅延制御信号に応答して、前記第2遅延チェーンの遅延値を制御する第2遅延制御部とを備えることを特徴とする第十の発明に記載の半導体メモリ装置。
【0034】
第十五の発明としては、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第2内部コマンド信号として出力するステップと、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップとを含むことを特徴とする半導体メモリ装置の駆動方法。
【0035】
第十六の発明としては、前記遅延制御信号を生成するステップが、前記第1クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、前記第1クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップとを含むことを特徴とする第十五の発明に記載の半導体メモリ装置の駆動方法。
【0036】
第十七の発明としては、システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第1伝送ラインと、該第1伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第1クロック入力回路を備える第1メモリ装置と、前記第1伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第2伝送ラインと、前記第1伝送ライン及び第2伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第2クロック入力回路を備える第2メモリ装置とを備えることを特徴とするメモリモジュール。
【0037】
第十八の発明としては、前記第1クロック入力回路が、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、前記第1クロック信号を、遅延制御信号に対応する遅延値によって遅延させ、遅延クロック信号として出力する遅延部と、前記遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部とを備えることを特徴とする第十七の発明に記載のメモリモジュール。
【0038】
第十九の発明としては、前記遅延部が、前記第1クロック信号を遅延させて出力する遅延チェーンと、前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部とを備えることを特徴とする第十八の発明に記載のメモリモジュール。
【0039】
第二十の発明としては、前記クロック遅延調整部が、前記遅延クロック信号と前記第2クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、前記遅延クロック信号と前記第3クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部とを備えることを特徴とする第十八の発明に記載のメモリモジュール。
【0040】
第二十一の発明としては、前記第2クロック入力回路が、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を出力する第1クロック入力部と、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を出力する第2クロック入力部と、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を出力する第3クロック入力部と、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部とを備えることを特徴とする第十七の発明に記載のメモリモジュール。
【0041】
第二十二の発明としては、前記コマンド遅延部が、前記第1内部コマンド信号を遅延させ、前記第2内部コマンド信号として出力するコマンド遅延チェーンと、前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部とを備えることを特徴とする第二十一の発明に記載のメモリモジュール。
【0042】
第二十三の発明としては、前記クロック遅延調整部が、前記第2クロック信号を遅延させて出力する第1遅延チェーンと、前記第3クロック信号を遅延させて出力する第2遅延チェーンと、前記第1遅延チェーンの出力信号と前記第1クロック信号との位相を比較する第1位相比較器と、前記第2遅延チェーンの出力信号と前記第2クロック信号との位相を比較する第2位相比較器と、前記第1位相比較器及び第2位相比較器の比較結果に応じて、前記遅延制御信号を出力する信号選択部と、前記遅延制御信号に応答して、前記第1遅延チェーンの遅延値を制御する第1遅延制御部と、前記遅延制御信号に応答して、前記第2遅延チェーンの遅延値を制御する第2遅延制御部とを備えることを特徴とする第二十一の発明に記載のメモリモジュール。
【0043】
第二十四の発明としては、第1伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第1メモリ装置と、第1伝送ライン及び第2伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第2メモリ装置とを備えるメモリモジュールにおいて、前記第1メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第1遅延ステップと、前記第2メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ライン及び第2伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第2遅延ステップとを含むことを特徴とするメモリモジュールの駆動方法。
【0044】
第二十五の発明としては、前記第1遅延ステップが、前記システムクロック信号と前記反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップとを含むことを特徴とする第二十四の発明に記載のメモリモジュールの駆動方法。
【0045】
第二十六の発明としては、前記遅延値を調整するステップが、前記遅延クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、前記遅延クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延値を調整するステップとを含むことを特徴とする第二十五の発明に記載のメモリモジュールの駆動方法。
【0046】
第二十七の発明としては、前記第2遅延ステップが、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するステップと、前記第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップとを含むことを特徴とする第二十四の発明に記載のメモリモジュールの駆動方法。
【0047】
第二十八の発明としては、前記遅延制御信号を生成するステップが、前記第1クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、前記第1クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップとを含むことを特徴とする第二十七の発明に記載のメモリモジュールの駆動方法。
【発明を実施するための最良の形態】
【0048】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【0049】
図2は、本発明の第1実施形態に係る半導体メモリ装置のブロック図である。同図を参照して説明すると、本発明の第1実施形態に係る半導体メモリ装置は、第1クロック入力部110と、第2クロック入力部120と、第3クロック入力部130と、遅延チェーン140と、遅延制御部150と、第1位相比較器160と、第2位相比較器170と、信号選択部180とを備える。
【0050】
第1クロック入力部110は、システムクロック信号CLKと反転されたシステムクロック信号CLKBとを受信し、第1クロック信号CLK0を出力する。第2クロック入力部120は、システムクロック信号CLKと基準信号VREFとを受信し、第2クロック信号CLKRを出力する。第3クロック入力部130は、反転されたシステムクロック信号CLKBと基準信号VREFとを受信し、第3クロック信号CLKFを出力する。遅延チェーン140は、第1クロック信号CLK0を遅延させ、遅延クロック信号CLKDを出力する。遅延制御部150は、遅延制御信号DCTRLに応答して、遅延チェーン140の遅延値を制御する。第1位相比較器160は、遅延クロック信号CLKDと第2クロック信号CLKRとの位相を比較し、その比較結果に応じて、アップ信号DUPを出力する。第2位相比較器170は、遅延クロック信号CLKDと第3クロック信号CLKFとの位相を比較し、その比較結果に応じて、ダウン信号DDNを出力する。信号選択部180は、選択信号R/Fに応答して、前記アップ信号DUP及びダウン信号DDNのうちの1つを遅延制御信号DCTRLとして出力する。
【0051】
図3A及び図3Bは、図2に示す半導体メモリ装置の動作タイミング図である。
【0052】
特に、図3Aの場合、基準信号VREFは、システムクロック信号CLKが遷移する区間の1/2の電圧レベルを有する信号であるが、入力されたシステムクロック信号CLKと反転されたシステムクロック信号CLKBとが互いに異なる値によって遅延され、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点が、基準信号VREFと交差しない場合を示すものである。また、図3Bの場合は、ノイズなどにより、基準信号VREFがシステムクロック信号CLKの遷移区間の1/2レベルにならない場合を示すものである。
【0053】
これらの図に示すように、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点が、基準信号VREFで交差しない状態で生成された第1クロック信号CLK0が主回路に伝達され、半導体メモリ装置がデータ、アドレス、コマンドなどを受信して内部動作を行うようになると、定められた動作マージンよりも狭い動作マージンを有し、かつ、動作エラーが生じ得る。
【0054】
したがって、第1実施形態に係る半導体メモリ装置は、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点と、基準信号VREFとの誤差を減少させるため、第1クロック入力部110のほか、第2クロック入力部120と、第3クロック入力部130と、遅延チェーン140と、遅延制御部150と、第1位相比較器160と、第2位相比較器170と、信号選択部180とを更に備える。
【0055】
以下では、図2、図3A及び図3Bを参照して、第1実施形態に係る半導体メモリ装置の動作について説明する。
【0056】
システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点と、基準信号VREFとの差値は、図3Aにおいて誤差値VIXとして表示されている。実際、モジュールに複数の半導体メモリ装置を配置すると、各半導体メモリ装置の配置される位置によって誤差値VIXが異なる。これは、システムクロック信号CLKと反転されたシステムクロック信号CLKBとが半導体メモリ装置に伝達されるまで、各伝送ラインの抵抗値が互いに完全に一致しないからである。
【0057】
第1実施形態に係る半導体メモリ装置は、誤差値VIXが発生したとき、誤差値VIXをなくすように補正することを、その特徴とする。モジュールに複数個配置された半導体メモリ装置は、それぞれ誤差値VIXをなくすように補正を行う回路を備えている。半導体メモリ装置に入力されたシステムクロック信号CLKと反転されたシステムクロック信号CLKBとが互いに異なる値で遅延された場合、基準信号VREFで互いに交差しない。また、モジュールに入力されるシステムクロック信号CLKと反転されたシステムクロック信号CLKBとが互いに同じ値で遅延されたとしても、信号が半導体メモリ装置に入力される過程で誤差値VIXが生じてしまうと、第1クロック信号CLK0及びその遅延信号の遅延クロック信号CLKDは、所望の時点でないタイミングで遷移することになる。
【0058】
この場合、システムクロック信号CLKの遅延値を調整するか、反転されたシステムクロック信号CLKBの遅延値を調整するか、又はこれら2つのシステムクロック信号の遅延値を全て調整することにより、これら2つのシステムクロック信号を基準信号VREFで交差させる。
【0059】
したがって、本発明に係る第1クロック入力部110は、システムクロック信号CLKとその反転されたシステムクロック信号CLKBとの交差点に対応して遷移する第1クロック信号CLK0を出力する。第2クロック入力部120は、システムクロック信号CLKと基準信号VREFとの交差点を基準として遷移する第2クロック信号CLKRを出力する。第3クロック入力部130は、反転されたシステムクロック信号CLKBと基準信号VREFとの交差点を基準として遷移する第3クロック信号CLKFを出力する。
【0060】
第1位相比較器160は、遅延クロック信号CLKDと第2クロック信号CLKRとの位相を比較し、どの信号が早いか又は遅れているかを判断する。遅延クロック信号CLKDの位相が第2クロック信号CLKRより遅れている場合、アップ信号DUPがハイレベルで出力される。第2位相比較器170は、遅延クロック信号CLKDと第3クロック信号CLKFとの位相を比較し、どの信号が早いか又は遅れているかを判断する。遅延クロック信号CLKDの位相が第3クロック信号CLKFより遅れている場合、ダウン信号DDNがハイレベルで出力される。
【0061】
信号選択部180は、選択信号R/Fに応答して、前記アップ信号DUP及びダウン信号DDNのうちの1つを遅延制御信号DCTRLとして遅延制御部150に出力する。より詳細には、システムクロック信号CLKの遷移タイミングを比較しようとするとき、信号選択部180は、ローレベルでディセーブルされる前記選択信号R/Fに応答して、第1位相比較器160から出力されるアップ信号DUPを遅延制御信号DCTRLとして遅延制御部150に出力する。反転されたシステムクロック信号CLKBの遷移タイミングを比較しようとするとき、信号選択部180は、ハイレベルでイネーブルされる前記選択信号R/Fに応答して、前記第2位相比較器170から出力されるダウン信号DDNを遅延制御信号DCTRLとして遅延制御部150に出力する。
【0062】
遅延制御部150は、前記遅延制御信号DCTRLに応答して、遅延チェーン140の遅延値を調整する。すなわち、遅延制御部150は、前記遅延制御信号DCTRLがハイレベルの場合、遅延チェーン140の遅延値を増加させ、ローレベルの場合は、遅延チェーン140の遅延値を減少させる。これにより、遅延チェーン140は、遅延値を調整した第1クロック信号CLK0を遅延クロック信号CLKDとして出力する。
【0063】
最終的に、第1位相比較器160又は第2位相比較器170で位相を比較した2つの入力クロック信号の位相が一致すると、信号選択部180ではそれ以上遅延制御信号DCTRLが出力されず、遅延制御部150は、遅延チェーン140の遅延値を調整しなくなる。このときの遅延固定された遅延クロック信号CLKDは、主回路でアドレス信号、データ信号、コマンド信号などをラッチする基準信号として用いられる。
【0064】
したがって、基準信号に対応して入力されたデータ信号、コマンド信号、アドレス信号などの入力タイミングが、システムクロック信号CLK及びその反転されたシステムクロック信号CLKDと交差しなくても、遅延クロック信号CLKDの遷移タイミングとは最適に一致する。これにより、半導体メモリ装置は、データ信号、コマンド信号、アドレス信号の受信及び処理において、最大のマージンを確保することができる。
【0065】
図4A及び4Bは、図2に示す第1位相比較器160の回路図である。
【0066】
本発明の第2位相比較器170は、前記第1位相比較器160に比べて、入力されるクロック信号を除けば、その構造は同じであるため、第1位相比較器160のみを一例として説明する。
【0067】
図4A及び図4Bは、図2における位相比較器の一例を示している。ここでは、フリップフロップを用いて位相を簡単に比較することができる回路を提示しているが、本発明は、これに限らず、様々な形態の位相比較器が適用可能である。
【0068】
図5は、図2に示す遅延チェーン140及び遅延制御部150の回路図である。同図に示すように、遅延チェーン140は、直列接続された複数の単位遅延140Aを備え、遅延制御部150から出力される複数の制御信号に対応する数の単位遅延を第1クロック信号CLK0が通るようにする。遅延制御部150は、遅延制御信号DCTRLと第1クロック信号CLK0とを受信し、シフト信号UP,DNを出力する信号結合部150Aと、シフト信号UP,DNに応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタ150Bとを備える。
【0069】
図6は、図2に示す信号選択部180の回路図である。同図を参照して説明すると、信号選択部180は、第1伝送ゲートT1及び第2伝送ゲートT2を備え、選択信号R/Fに応答して、第1位相比較器160及び第2位相比較器170から出力されるアップ信号DUP及びダウン信号DDNのうちの1つを選択して遅延制御信号DCTRLとして出力する。
【0070】
図7は、本発明の第2実施形態に係る半導体メモリ装置のブロック図である。
【0071】
同図に示す第2実施形態に係る半導体メモリ装置は、第1クロック入力部〜第3クロック入力部210〜230と、コマンド入力部240と、第1遅延チェーン〜第3遅延チェーン250A〜250Cと、第1遅延制御部〜第3遅延制御部260A〜260Cと、第1位相比較器270A及び第2位相比較器270Bと、信号選択部280と、ラッチ部290とを備える。
【0072】
第1クロック入力部210は、システムクロック信号CLKと反転されたシステムクロック信号CLKBとを受信し、第1クロック信号CLK0を出力する。第2クロック入力部220は、システムクロック信号CLKと基準信号VREFとを受信し、第2クロック信号CLKRを出力する。第3クロック入力部230は、反転されたシステムクロック信号CLKBと基準信号VREFとを受信し、第3クロック信号CLKFを出力する。コマンド入力部240は、基準信号VREFとコマンド信号CMDとを受信し、第1内部コマンド信号CLKCを出力する。
【0073】
第1遅延チェーン250Aは、第2クロック信号CLKRを遅延させ、第2遅延チェーン250Bは、第3クロック信号CLKFを遅延させ、第3遅延チェーン250Cは、第1内部コマンド信号CLKCを遅延させる。第1遅延制御部〜第3遅延制御部260A〜260Cは、遅延制御信号DCTRLに応答して、該当する遅延チェーンの遅延値を制御する。第1遅延チェーン〜第3遅延チェーン250A〜250C及び第1遅延制御部〜第3遅延制御部260A〜260Cは、図5に示す遅延チェーン140及び遅延制御部150とその構成が同じであるため、詳細な説明は省略する。
【0074】
第1位相比較器270Aは、第1クロック信号CLK0と第1遅延チェーン250Aの出力信号との位相を比較し、その比較結果に応じて、アップ信号DUPを出力する。第2位相比較器270Bは、第1クロック信号CLK0と第2遅延チェーン250Bの出力信号との位相を比較し、その比較結果に応じて、ダウン信号DDNを出力する。信号選択部280は、選択信号R/Fに応答して、前記アップ信号DUP及びダウン信号DDNのうちの1つを遅延制御信号DCTRLとして出力する。ラッチ部290は、第1クロック入力部210から出力される第1クロック信号CLK0に応答して、第3遅延チェーン250Cから出力されるコマンド信号をラッチして内部コマンド信号ICMDとして出力する。
【0075】
上記のように、第2実施形態に係る半導体メモリ装置は、入力されるシステムクロック信号と反転されたシステムクロック信号との位相を比較し、その結果値を用いてクロック信号の遅延を調整するのではなく、コマンド信号の遅延値を調整することを、その特徴とする。このため、コマンド信号を受信するコマンド入力部240と、第3遅延チェーン250Cと、第3遅延制御部260Cと、ラッチ部290とを更に備える。
【0076】
更に、第2実施形態に係る半導体メモリ装置は、第1遅延チェーン250A及び第2遅延チェーン250Bと、第1遅延制御部260A及び第2遅延制御部260Bと、第1位相比較器270A及び第2位相比較器270Bと、信号選択部280とを用いて、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点が、基準信号からどれだけ離れているかを感知し、それに対応して遅延制御信号DCTRLを第3遅延制御部260Cに出力する。第3遅延制御部260Cは、遅延制御信号DCTRLに応答して、第3遅延チェーン250Cで第1内部コマンド信号CLKCの遅延値を制御する。ラッチ部290は、第1クロック入力部210から出力される第1クロック信号CLK0に応答して、第3遅延チェーン250Cから出力される信号をラッチする。
【0077】
ラッチ部290に入力される信号は、システムクロック信号CLKと反転されたシステムクロック信号CLKBとの交差点が、基準信号と一致するように遅延されているため、クロック入力部210から出力されるクロック信号に応答して、最も適切なタイミングでラッチすることができる。
【0078】
このように、第2実施形態に係る半導体メモリ装置は、入力されるシステムクロック信号CLKと反転されたシステムクロック信号CLKBとの遅延時間に対応してクロック信号を遅延させるのではなく、コマンド信号を遅延させることにより、最も適切なタイミングで内部にラッチできるようにする。
【0079】
本発明によると、半導体メモリ装置は、モジュールのどこに配置されているかにかかわらず、半導体メモリ装置に入力されるシステムクロックの最適のタイミングでコマンド信号、アドレス信号、データ信号などの入力信号をラッチすることができる。したがって、半導体メモリ装置に入力される入力信号、例えば、アドレス、コマンド、データなどのセットアップ及びホールドタイミングに対するマージンを最適に保持することができる。
【0080】
また、本発明によって製造されたメモリモジュールは、モジュール内の各半導体メモリ装置がシステムクロックの最適のタイミングでコマンド信号、アドレス信号、データ信号などの入力信号を受信することができる。したがって、メモリモジュールにデータをより信頼できるように格納又は出力することができる。結果的に、メモリモジュールを用いるシステムの性能が大きく向上することができる。
【0081】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【0082】
【図1】半導体メモリ装置に入力されるシステムクロック信号の歪みを説明するための図である。
【図2】本発明の第1実施形態に係る半導体メモリ装置のブロック図である。
【図3A】図2に示す半導体メモリ装置の動作タイミング図である。
【図3B】図2に示す半導体メモリ装置の動作タイミング図である。
【図4A】図2に示す第1位相比較器の回路図である。
【図4B】図2に示す第1位相比較器の回路図である。
【図5】図2に示す遅延チェーン及び遅延制御部の回路図である。
【図6】図2に示す信号選択部の回路図である。
【図7】本発明の第2実施形態に係る半導体メモリ装置のブロック図である。
【符号の説明】
【0083】
110 第1クロック入力部
120 第2クロック入力部
130 第3クロック入力部
140 遅延チェーン
150 遅延制御部
160 第1位相比較器
170 第2位相比較器
180 信号選択部
【特許請求の範囲】
【請求項1】
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、
遅延制御信号に対応して前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、
該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部と
を備えることを特徴とする半導体メモリ装置。
【請求項2】
前記遅延部が、
前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延チェーンと、
前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部と
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項3】
前記遅延チェーンが、
直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を第1クロック信号が通るようにすることを特徴とする請求項2に記載の半導体メモリ装置。
【請求項4】
前記遅延制御部が、
遅延制御信号と第1クロック信号とを受信し、シフト信号を出力する信号結合部と、
該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタと
を備えることを特徴とする請求項3に記載の半導体メモリ装置。
【請求項5】
前記クロック遅延調整部が、
前記遅延クロック信号と前記第2クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、
前記遅延クロック信号と前記第3クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部と
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項6】
前記第1位相比較器及び前記第2位相比較器が、フリップフロップを用いて位相を比較することを特徴とする請求項5に記載の半導体メモリ装置。
【請求項7】
前記信号選択部が、
前記選択信号の第1レベルに応答して、前記アップ信号を前記遅延制御部に出力する第1伝送ゲートと、
前記選択信号の第2レベルに応答して、前記ダウン信号を前記遅延制御部に出力する第2伝送ゲートと
を備えることを特徴とする請求項5に記載の半導体メモリ装置。
【請求項8】
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、
前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、
該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項9】
前記遅延値を調整するステップが、
前記遅延クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、
前記遅延クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、
前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延値を調整するステップと
を含むことを特徴とする請求項8に記載の半導体メモリ装置の駆動方法。
【請求項10】
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、
前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、
前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、
前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、
該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部と
を備えることを特徴とする半導体メモリ装置。
【請求項11】
前記コマンド遅延部が、
前記第1内部コマンド信号を遅延させ、前記第2内部コマンド信号として出力するコマンド遅延チェーンと、
前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部と
を備えることを特徴とする請求項10に記載の半導体メモリ装置。
【請求項12】
前記コマンド遅延チェーンが、
直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を前記第1内部コマンド信号が通るようにすることを特徴とする請求項11に記載の半導体メモリ装置。
【請求項13】
前記コマンド遅延制御部が、
遅延制御信号と前記第1内部コマンド信号とを受信し、シフト信号を出力する信号結合部と、
該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタと
を備えることを特徴とする請求項12に記載の半導体メモリ装置。
【請求項14】
前記クロック遅延調整部が、
前記第2クロック信号を遅延させて出力する第1遅延チェーンと、
前記第3クロック信号を遅延させて出力する第2遅延チェーンと、
前記第1遅延チェーンの出力信号と前記第1クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、
前記第2遅延チェーンの出力信号と前記第1クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部と、
前記遅延制御信号に応答して、前記第1遅延チェーンの遅延値を制御する第1遅延制御部と、
前記遅延制御信号に応答して、前記第2遅延チェーンの遅延値を制御する第2遅延制御部と
を備えることを特徴とする請求項10に記載の半導体メモリ装置。
【請求項15】
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、
前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、
前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、
前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第2内部コマンド信号として出力するステップと、
該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項16】
前記遅延制御信号を生成するステップが、
前記第1クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、
前記第1クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、
前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップと
を含むことを特徴とする請求項15に記載の半導体メモリ装置の駆動方法。
【請求項17】
システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第1伝送ラインと、
該第1伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第1クロック入力回路を備える第1メモリ装置と、
前記第1伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第2伝送ラインと、
前記第1伝送ライン及び第2伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第2クロック入力回路を備える第2メモリ装置と
を備えることを特徴とするメモリモジュール。
【請求項18】
前記第1クロック入力回路が、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、
前記第1クロック信号を、遅延制御信号に対応する遅延値によって遅延させ、遅延クロック信号として出力する遅延部と、
前記遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部と
を備えることを特徴とする請求項17に記載のメモリモジュール。
【請求項19】
前記遅延部が、
前記第1クロック信号を遅延させて出力する遅延チェーンと、
前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部と
を備えることを特徴とする請求項18に記載のメモリモジュール。
【請求項20】
前記クロック遅延調整部が、
前記遅延クロック信号と前記第2クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、
前記遅延クロック信号と前記第3クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部と
を備えることを特徴とする請求項18に記載のメモリモジュール。
【請求項21】
前記第2クロック入力回路が、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を出力する第1クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を出力する第2クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を出力する第3クロック入力部と、
前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、
前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、
前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、
該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部と
を備えることを特徴とする請求項17に記載のメモリモジュール。
【請求項22】
前記コマンド遅延部が、
前記第1内部コマンド信号を遅延させ、前記第2内部コマンド信号として出力するコマンド遅延チェーンと、
前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部と
を備えることを特徴とする請求項21に記載のメモリモジュール。
【請求項23】
前記クロック遅延調整部が、
前記第2クロック信号を遅延させて出力する第1遅延チェーンと、
前記第3クロック信号を遅延させて出力する第2遅延チェーンと、
前記第1遅延チェーンの出力信号と前記第1クロック信号との位相を比較する第1位相比較器と、
前記第2遅延チェーンの出力信号と前記第2クロック信号との位相を比較する第2位相比較器と、
前記第1位相比較器及び第2位相比較器の比較結果に応じて、前記遅延制御信号を出力する信号選択部と、
前記遅延制御信号に応答して、前記第1遅延チェーンの遅延値を制御する第1遅延制御部と、
前記遅延制御信号に応答して、前記第2遅延チェーンの遅延値を制御する第2遅延制御部と
を備えることを特徴とする請求項21に記載のメモリモジュール。
【請求項24】
第1伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第1メモリ装置と、第1伝送ライン及び第2伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第2メモリ装置とを備えるメモリモジュールにおいて、
前記第1メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第1遅延ステップと、
前記第2メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ライン及び第2伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第2遅延ステップと
を含むことを特徴とするメモリモジュールの駆動方法。
【請求項25】
前記第1遅延ステップが、
前記システムクロック信号と前記反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、
前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、
該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップと
を含むことを特徴とする請求項24に記載のメモリモジュールの駆動方法。
【請求項26】
前記遅延値を調整するステップが、
前記遅延クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、
前記遅延クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、
前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延値を調整するステップと
を含むことを特徴とする請求項25に記載のメモリモジュールの駆動方法。
【請求項27】
前記第2遅延ステップが、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、
前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、
前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、
前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するステップと、
前記第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップと
を含むことを特徴とする請求項24に記載のメモリモジュールの駆動方法。
【請求項28】
前記遅延制御信号を生成するステップが、
前記第1クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、
前記第1クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、
前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップと
を含むことを特徴とする請求項27に記載のメモリモジュールの駆動方法。
【請求項1】
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、
遅延制御信号に対応して前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延部と、
該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部と
を備えることを特徴とする半導体メモリ装置。
【請求項2】
前記遅延部が、
前記第1クロック信号を遅延させ、遅延クロック信号として出力する遅延チェーンと、
前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部と
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項3】
前記遅延チェーンが、
直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を第1クロック信号が通るようにすることを特徴とする請求項2に記載の半導体メモリ装置。
【請求項4】
前記遅延制御部が、
遅延制御信号と第1クロック信号とを受信し、シフト信号を出力する信号結合部と、
該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタと
を備えることを特徴とする請求項3に記載の半導体メモリ装置。
【請求項5】
前記クロック遅延調整部が、
前記遅延クロック信号と前記第2クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、
前記遅延クロック信号と前記第3クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部と
を備えることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項6】
前記第1位相比較器及び前記第2位相比較器が、フリップフロップを用いて位相を比較することを特徴とする請求項5に記載の半導体メモリ装置。
【請求項7】
前記信号選択部が、
前記選択信号の第1レベルに応答して、前記アップ信号を前記遅延制御部に出力する第1伝送ゲートと、
前記選択信号の第2レベルに応答して、前記ダウン信号を前記遅延制御部に出力する第2伝送ゲートと
を備えることを特徴とする請求項5に記載の半導体メモリ装置。
【請求項8】
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、
前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、
該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項9】
前記遅延値を調整するステップが、
前記遅延クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、
前記遅延クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、
前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延値を調整するステップと
を含むことを特徴とする請求項8に記載の半導体メモリ装置の駆動方法。
【請求項10】
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、
前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、
前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、
前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、
該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部と
を備えることを特徴とする半導体メモリ装置。
【請求項11】
前記コマンド遅延部が、
前記第1内部コマンド信号を遅延させ、前記第2内部コマンド信号として出力するコマンド遅延チェーンと、
前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部と
を備えることを特徴とする請求項10に記載の半導体メモリ装置。
【請求項12】
前記コマンド遅延チェーンが、
直列接続された複数の単位遅延を備え、遅延制御部から出力される複数の制御信号に対応する数の単位遅延を前記第1内部コマンド信号が通るようにすることを特徴とする請求項11に記載の半導体メモリ装置。
【請求項13】
前記コマンド遅延制御部が、
遅延制御信号と前記第1内部コマンド信号とを受信し、シフト信号を出力する信号結合部と、
該シフト信号に応答して、複数の制御信号のうち、アクティブになって出力される信号を左又は右にシフトさせるシフトレジスタと
を備えることを特徴とする請求項12に記載の半導体メモリ装置。
【請求項14】
前記クロック遅延調整部が、
前記第2クロック信号を遅延させて出力する第1遅延チェーンと、
前記第3クロック信号を遅延させて出力する第2遅延チェーンと、
前記第1遅延チェーンの出力信号と前記第1クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、
前記第2遅延チェーンの出力信号と前記第1クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部と、
前記遅延制御信号に応答して、前記第1遅延チェーンの遅延値を制御する第1遅延制御部と、
前記遅延制御信号に応答して、前記第2遅延チェーンの遅延値を制御する第2遅延制御部と
を備えることを特徴とする請求項10に記載の半導体メモリ装置。
【請求項15】
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、
前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、
前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、
前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅させ、第2内部コマンド信号として出力するステップと、
該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項16】
前記遅延制御信号を生成するステップが、
前記第1クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、
前記第1クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、
前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップと
を含むことを特徴とする請求項15に記載の半導体メモリ装置の駆動方法。
【請求項17】
システムクロック信号と反転されたシステムクロック信号とを伝送する複数の第1伝送ラインと、
該第1伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第1クロック入力回路を備える第1メモリ装置と、
前記第1伝送ラインに伝達された前記システムクロック信号及び前記反転されたシステムクロック信号を伝送する複数の第2伝送ラインと、
前記第1伝送ライン及び第2伝送ラインによって、前記システムクロック信号及び前記反転されたシステムクロック信号がそれぞれ遅延される程度の差によって生じる不整合を補正する第2クロック入力回路を備える第2メモリ装置と
を備えることを特徴とするメモリモジュール。
【請求項18】
前記第1クロック入力回路が、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成する第1クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成する第2クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成する第3クロック入力部と、
前記第1クロック信号を、遅延制御信号に対応する遅延値によって遅延させ、遅延クロック信号として出力する遅延部と、
前記遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延制御信号を出力するクロック遅延調整部と
を備えることを特徴とする請求項17に記載のメモリモジュール。
【請求項19】
前記遅延部が、
前記第1クロック信号を遅延させて出力する遅延チェーンと、
前記遅延制御信号に応答して、前記遅延チェーンの遅延値を制御する遅延制御部と
を備えることを特徴とする請求項18に記載のメモリモジュール。
【請求項20】
前記クロック遅延調整部が、
前記遅延クロック信号と前記第2クロック信号との位相を比較し、アップ信号を出力する第1位相比較器と、
前記遅延クロック信号と前記第3クロック信号との位相を比較し、ダウン信号を出力する第2位相比較器と、
選択信号に応答して、前記アップ信号及びダウン信号のうちの1つを選択して前記遅延制御信号として出力する信号選択部と
を備えることを特徴とする請求項18に記載のメモリモジュール。
【請求項21】
前記第2クロック入力回路が、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を出力する第1クロック入力部と、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を出力する第2クロック入力部と、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を出力する第3クロック入力部と、
前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号として出力するコマンド入力部と、
前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応して、遅延制御信号を出力するクロック遅延調整部と、
前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するコマンド遅延部と、
該第2内部コマンド信号を、前記第1クロック信号に応答してラッチするラッチ部と
を備えることを特徴とする請求項17に記載のメモリモジュール。
【請求項22】
前記コマンド遅延部が、
前記第1内部コマンド信号を遅延させ、前記第2内部コマンド信号として出力するコマンド遅延チェーンと、
前記遅延制御信号に応答して、前記コマンド遅延チェーンの遅延値を制御するコマンド遅延制御部と
を備えることを特徴とする請求項21に記載のメモリモジュール。
【請求項23】
前記クロック遅延調整部が、
前記第2クロック信号を遅延させて出力する第1遅延チェーンと、
前記第3クロック信号を遅延させて出力する第2遅延チェーンと、
前記第1遅延チェーンの出力信号と前記第1クロック信号との位相を比較する第1位相比較器と、
前記第2遅延チェーンの出力信号と前記第2クロック信号との位相を比較する第2位相比較器と、
前記第1位相比較器及び第2位相比較器の比較結果に応じて、前記遅延制御信号を出力する信号選択部と、
前記遅延制御信号に応答して、前記第1遅延チェーンの遅延値を制御する第1遅延制御部と、
前記遅延制御信号に応答して、前記第2遅延チェーンの遅延値を制御する第2遅延制御部と
を備えることを特徴とする請求項21に記載のメモリモジュール。
【請求項24】
第1伝送ラインを介してシステムクロック信号と反転されたシステムクロック信号とを受信する第1メモリ装置と、第1伝送ライン及び第2伝送ラインを介して前記システムクロック信号と前記反転されたシステムクロック信号とを受信する第2メモリ装置とを備えるメモリモジュールにおいて、
前記第1メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第1遅延ステップと、
前記第2メモリ装置に入力されるシステムクロック信号と反転されたシステムクロック信号とが、前記第1伝送ライン及び第2伝送ラインによって遅延される差に対応して、前記システムクロック信号又は前記反転されたシステムクロック信号を遅延させる第2遅延ステップと
を含むことを特徴とするメモリモジュールの駆動方法。
【請求項25】
前記第1遅延ステップが、
前記システムクロック信号と前記反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、
前記第1クロック信号を所定の遅延値によって遅延させ、遅延クロック信号として出力するステップと、
該遅延クロック信号と前記第2クロック信号との位相差、又は前記遅延クロック信号と前記第3クロック信号との位相差に対応して、前記遅延値を調整するステップと
を含むことを特徴とする請求項24に記載のメモリモジュールの駆動方法。
【請求項26】
前記遅延値を調整するステップが、
前記遅延クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、
前記遅延クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、
前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延値を調整するステップと
を含むことを特徴とする請求項25に記載のメモリモジュールの駆動方法。
【請求項27】
前記第2遅延ステップが、
システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第1クロック信号を生成するステップと、
前記システムクロック信号と基準信号との交差点を基準とする第2クロック信号を生成するステップと、
前記反転されたシステムクロック信号と前記基準信号との交差点を基準とする第3クロック信号を生成するステップと、
前記基準信号に対応してコマンド信号を受信し、第1内部コマンド信号を生成するステップと、
前記第1クロック信号と前記第2クロック信号との位相差、又は前記第1クロック信号と前記第3クロック信号との位相差に対応する遅延制御信号を生成するステップと、
前記第1内部コマンド信号を、前記遅延制御信号に対応する遅延値によって遅延させ、第2内部コマンド信号として出力するステップと、
前記第2内部コマンド信号を、前記第1クロック信号に応答してラッチするステップと
を含むことを特徴とする請求項24に記載のメモリモジュールの駆動方法。
【請求項28】
前記遅延制御信号を生成するステップが、
前記第1クロック信号と前記第2クロック信号との位相を比較する第1比較ステップと、
前記第1クロック信号と前記第3クロック信号との位相を比較する第2比較ステップと、
前記第1比較ステップ及び前記第2比較ステップの比較結果に応じて、前記遅延制御信号を生成するステップと
を含むことを特徴とする請求項27に記載のメモリモジュールの駆動方法。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【公開番号】特開2008−91006(P2008−91006A)
【公開日】平成20年4月17日(2008.4.17)
【国際特許分類】
【出願番号】特願2007−225503(P2007−225503)
【出願日】平成19年8月31日(2007.8.31)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
【公開日】平成20年4月17日(2008.4.17)
【国際特許分類】
【出願日】平成19年8月31日(2007.8.31)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
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