デューティ・サイクルひずみを減少させる回路
【課題】デューティ・サイクルひずみを補正する方法および回路を提供する。
【解決手段】デューティ・サイクルひずみを補正する方法および回路。遅延挿入ゲートは、ＣＭＯＳフリップ−フロップ回路で生じたデータ依存遅延ひずみを補正する。遅延挿入ゲートは、２つの電界効果トランジスタおよびカレント・ミラーを含む。２つのトランジスタのそれぞれは、上流の回路から入力信号をそれぞれ受け取る。これらのトランジスタの少なくとも１つは出力ノードに結合される。出力ノードは、遅延挿入ゲートの中の電圧状態を一時的に保持し、入力信号のデューティ・サイクルのひずみがあればそれを補正する。
【解決手段】デューティ・サイクルひずみを補正する方法および回路。遅延挿入ゲートは、ＣＭＯＳフリップ−フロップ回路で生じたデータ依存遅延ひずみを補正する。遅延挿入ゲートは、２つの電界効果トランジスタおよびカレント・ミラーを含む。２つのトランジスタのそれぞれは、上流の回路から入力信号をそれぞれ受け取る。これらのトランジスタの少なくとも１つは出力ノードに結合される。出力ノードは、遅延挿入ゲートの中の電圧状態を一時的に保持し、入力信号のデューティ・サイクルのひずみがあればそれを補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、シグマ−デルタ・デジタル−アナログ変換器（ＤＡＣ）、位相ロック・ループ（ＰＬＬ）、遅延ロック・ループ（ＤＬＬ）、および他のタイミング発生器の分野に関する。
【０００２】
米国政府は、陸軍省により与えられた契約番号第ＤＡＡＥ３０−０１−０−０１００号に従って、この発明における特定の権利を有し得る。
【背景技術】
【０００３】
データ通信システムやシグマ−デルタ・デジタル−アナログ変換器（ＤＡＣ）などの多くの用途において、情報を含むのはデジタル波形のデューティ・サイクルであるので、この波形のディーティ・サイクルを正確に制御することが重要である。一般に、２つの方法の１つで、即ち、立上りおよび立下り時間のデータ依存の変化（ｄｅｔａ ｄｅｐｅｎｄｅｎｔ ｖａｒｉａｔｉｏｎｓ）か、又はデータ依存の遅延（ｄｅｔａ ｄｅｐｅｎｄｅｎｔ ｄｅｌａｙｓ）かの何れにより、デジタル波形のデューティ・サイクルに誤差が加わることがある（即ち、波形が歪むことがある）。
【０００４】
図１は、デジタル波形のデューティ・サイクルにおいて、立上り時間および立下り時間の差がどのようにしてひずみ、即ち、誤差を生じさせ得るかを示す。図１において、３つの異なる立上り時間、即ち、速い、通常の、および遅い時間が示されている。立上り波形が任意のデジタル閾値ＶＴを横切る時点は、ｔＲ１か、ｔＲ２か、ｔＲ３かの何れかとして、それぞれ示される。同様の様式で、速い、通常の、または遅い立下り波形が同じＶＴ閾値を横切る時点は、ｔＦ１か、ｔＦ２か、ｔＦ３かの何れかとして、それぞれ示される。通常のパルス１０の幅は、
ｔＷ２２＝ｔＦ２−ｔＲ２
である。
【０００５】
しかし、立上り時間が速いが（即ち、立上り時間＝ｔＲ１）、立下り時間が遅いとき（即ち、立下り時間＝ｔＦ３）、パルス１０の幅はｔＷ１３に等しくなり、ここでは、
ｔＷ１３＝ｔＦ３−ｔＲ１
である。
【０００６】
同様に、立上り時間が遅いが（即ち、立上り時間＝ｔＲ３）、立下り時間が速いとき（即ち、立下り時間＝ｔＦ１）、パルス１０の幅はｔＷ３１に等しくなり、ここでは、
ｔＷ３１＝ｔＦ１−ｔＲ３
である。
【０００７】
何れかのひずみにより生じる誤差は、ｔＷ１３（または、ｔＷ３１）とｔＷ２２との差である。検査により、これは、
ｔ誤差＝ｔＷ１３−ｔＷ２２＝（ｔＦ３−ｔＦ２）−（ｔＲ１−ｔＲ２）
または、
ｔ誤差＝ｔＷ３１−ｔＷ２２＝（ｔＦ１−ｔＦ２）−（ｔＲ３−ｔＲ２）
である。
【０００８】
一般に、ΔＦは、立下り時間の変化（ｔＦ２に対する）を表し、ΔＲは、立上り時間の変化（ｔＲ２に対する）を表すことができる。従って、ｔ誤差は、
ｔ誤差＝ΔＦ−ΔＲ
として定義される。
【０００９】
従って、ΔＦが正でΔＲが負の場合、結果として得られるｔ誤差は正である。また、ΔＦが負でΔＲが正の場合、結果として得られるｔ誤差は負である。ΔＦ＝ΔＲの場合、結果として得られる誤差はゼロであることに留意されたい。
【００１０】
ひずみの他の原因は、データ依存遅延が等しくないことに起因する。図２は、通常のパルス１２と、１から０への遷移または０から１への遷移により生じる遅延に起因するひずみとを示す。０から１への論理遷移の遅延はΔＲにより定められ、１から０への論理遷移の遅延はΔＦにより定められる（上記で定義された式を参照されたい）。
【００１１】
典型的に、パルス１２のエッジの位置は、パルス１２を生成するフリップ−フロップ回路を駆動するシステム・クロックに対して確実かつ正確に測定される。ＣＭＯＳシステムでは、データ依存ひずみの根源は、通常、フリップ−フロップ素子自体である。ＣＭＯＳフリップ−フロップのクロック入力からそのＱ出力（または、代替例として、Ｑ「バー」出力）への遅延は、出力が０から１になるか、それとも１から０になるかに依存して、２つの値のうちの１つを取る。
【００１２】
この型のデータ依存ひずみも、立上りと立下りの不一致も、ＣＭＯＳシステムでは重要なことである。高周波シグマ−デルタＤＡＣでは、特にそうである。立上り時間と立下り時間の不一致またはデータ依存フリップ−フロップ遅延の何れかに起因するｔ誤差が４００ピコ秒であり、システム・クロックの周期が１００ナノ秒（１０ＭＨｚ）である場合の数値例を考えてみる。中間スケールで動作するシグマ−デルタＤＡＣでは、１の５０％密度要求は、通常、繰返す「０１」パターン、即ち、方形波につながる。これは、結果として、シグマ−デルタ波形が低域通過フィルタ処理された後で、２００ナノ秒の時間期間に４００ピコ秒の誤差、即ち、０．２％の電圧誤差となる。この誤差は、ＤＡＣの精度を約９ビットに限定するので、大きい誤差である。１６ビット精度のシグマ−デルタＤＡＣを必要とする場合、クロック周波数（およびシステム帯域幅）を１２８分の１に下げ、かつ／または、複雑なデータ符号化方式を使用しなければならない。明らかに、ｔ誤差が減少されると、それはシステム性能およびコストに大きな影響を及ぼす。この非現実的ではない例では、ｔ誤差を２桁減らして４ピコ秒にすることで、帯域幅の減少もなく、また複雑なデータ符号化方法もなしに、ほぼ１６ビット精度が可能になる。
【００１３】
第１の型のデューティ・サイクルひずみ（即ち、立上り時間と立下り時間との不一致による）は、立上り時間と立下り時間を一致させるために出力バッファを注意深く設計することにより、または立上り時間と立下り時間の不一致を補償するように受信側装置の閾値電圧を設定することにより、または、差動駆動回路および受信回路を使用することにより、減少または軽減され得る。しかし、これらの手法は、データ依存遅延によるひずみを減少または軽減するときには有効でない。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
デューティ・サイクルひずみを補正する方法および回路が示される。
【課題を解決するための手段】
【００１５】
１つの実施例では、遅延挿入ゲートは、上流のデータ・ラッチなどのような上流の回路から第１および第２の信号を受け取るようにそれぞれ結合されたゲートを有する第１および第２の電界効果トランジスタを含む。第１および第２の信号は、位相差によりオフセットされ、互いの補数である。遅延挿入ゲートは電流ミラー（カレント・ミラー）を更に含み、このカレント・ミラーは、第１および第２のトランジスタのドレイン端子に結合される。遅延挿入ゲートの出力ノードは、デューティ・サイクルが補正された信号を生成し、この信号は、上流の回路によるデータ依存スイッチング遅延があれば、それが補正されている。
【００１６】
代替例として、例示的な方法は、遅延挿入ゲートを設けるステップと、上流の回路から第１および第２の信号を受け取るステップと、第１のトランジスタのゲートに第１の信号でバイアスを加えるステップと、第２のトランジスタのゲートに第２の信号でバイアスを加えるステップと、第１または第２のトランジスタのドレイン端子にて、デューティ・サイクルが補正されたタイミング信号を出力するステップとを含む。
【００１７】
述べられる実施例では、第１および第２のトランジスタは、上流の回路内の少なくとも１つのトランジスタとマッチ（一致）されるべきである。また、遅延挿入ゲートの出力は、キャパシタンスに対してである。１つの実施例では、キャパシタンスは、遅延挿入ゲートから下流のデバイスに関連する寄生キャパシタンスを含み得る。
【００１８】
追加の実施例では、遅延挿入ゲートは、第１および第２のトランジスタに関連するソース端子に結合された電流源を更に含むことができる。この電流源は、カレント・ミラーに関連するスイッチング遅延を軽減するように調整され得る。
【００１９】
これら並びに他の態様および利点は、適切に添付の図面を参照して、以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この概要は単なる例であり、特許請求されている本発明の範囲を限定するものではないことが理解される。
【００２０】
特定の実施形態の例が、添付の図面に関連して以下で説明され、様々な図において同様の参照数字は同様の要素を示す。
【発明を実施するための最良の形態】
【００２１】
述べられている遅延挿入ゲートは、ＣＭＯＳフリップ−フロップ回路で生じたデータ依存遅延ひずみを補正する。遅延挿入ゲートは、上流の回路（例えば、ラッチやフリップ−フロップ）から２つの相補的な信号を受け取り、これらの信号を使用してデューティ・サイクルが補正された信号を生成する。遅延挿入ゲートは、上流の回路から受け取られた２つの信号に関連するデータ依存ひずみがあれば、それを補正する。
【００２２】
ここで図を参照すると、図３は、スタティックＤ型マスタ−スレーブ・フリップ−フロップ１４および遅延挿入ゲート１５の概略図である。フリップ−フロップ１４は、「Ｄ」入力で入力波形を受け取り、出力「Ｑ」および「Ｑｂ」を生成する。フリップ−フロップ１４は、インバータ１６およびＮＡＮＤ論理ゲート１７〜２０を含むマスタ・ラッチを備える。フリップ−フロップ１４は、また、ＮＯＲ論理ゲート２１〜２４を含むスレーブ・ラッチを備える。マスタ・ラッチとスレーブ・ラッチの両方とも、クロック信号「ＣＬＫｂ」により動作し（サイクルし）、このクロック信号ＣＬＫｂは、例えば、マスタ・クロック信号「ＣＬＫ」（図示せず）を反転することにより供給できる。
【００２３】
フリップ−フロップ１４は、追加のセット、リセット、または他の入力のない、また、相補的なＱおよびＱｂ以外の出力もない、基本設計であるが、これは、フリップ−フロップがどのように遅延挿入ゲートに結合されるかを一般的に伝えるものである。従って、様々な他の型のフリップ−フロップや他のタイミング回路が、ここに述べられる遅延挿入ゲートを組み込めることを理解されたい。更に、例示の目的のために、この開示のタイミング図は、全ての論理ゲートの立上りおよび立下り時間が全ての可能な入力遷移に対して等しいものとして表している。
【００２４】
図４Ａ〜図４Ｂは、標準ＲＳラッチとして接続されたＮＯＲゲート２３〜２４の出力におけるデータ依存遅延現象を示すタイミング図である。最初に、ＣＬＫｂがハイであるとき、出力ＲＳラッチへのＲおよびＳ入力はローである。このことは、ＮＯＲゲート２１〜２２により保証されるものであり、ＮＯＲゲート２１〜２２は、図３および図４Ａ〜Ｂで「Ｒ＿ｓ」および「Ｓ＿ｓ」と示されたＲおよびＳ入力を駆動する。ＣＬＫｂの１から０への遷移の前に、マスタ・ラッチの「Ｑ＿ｍ」および「Ｑｂ＿ｍ」出力は安定している。ＣＬＫｂ信号がローになってから１ゲート遅延後に、マスタ・ラッチからのＱ＿ｍおよびＱｂ＿ｍ信号の状態に依存してＲ＿ｓかＳ＿ｓかの何れかがハイになる。次に、ＣＬＫｂ信号がローになってから２ゲート遅延後に、Ｑ出力がローになるか（Ｑ出力が前にハイであり、かつＲ＿ｓがちょうどハイになった場合）、またはＱｂ出力がローになるか（Ｑｂ出力が前にハイであり、かつＳ＿ｓがちょうどハイになった場合）の何れかである。最後に、ＣＬＫｂ信号がローになってから３ゲート遅延後に、Ｑｂ出力がハイになるか（Ｑｂ出力が前にローであり、かつＲ＿ｓがハイになった場合）、またはＱ出力がハイになるか（Ｑ出力が前にローであり、かつＳ＿ｓがハイになった場合）の何れかである。データ依存遅延現象はまた、下の表１で見ることができる。
【００２５】
【表１】
【００２６】
Ｑ出力が１から０に変化するとき、これは、ＣＬＫｂがローになってから２ゲート遅延後に起きるが、Ｑ出力が０から１に変化するとき、これは、ＣＬＫｂがローになってから３ゲート遅延後に起きることに、留意されたい。同様に、Ｑｂ出力が０から１に変化するとき、これは、ＣＬＫｂがローになってから２ゲート遅延後に起きるが、Ｑｂ出力が１から０に変化するとき、これは、ＣＬＫｂがローになってから３ゲート遅延後に起きる。
【００２７】
データ依存遅延現象を軽減するために、遅延挿入ゲート１５は、Ｑ出力の１から０への遷移で、余分のゲート遅延を挿入するが、Ｑ出力の０から１への遷移では挿入しない。遅延挿入ゲート１５は、フリップ−フロップ出力ＱおよびＱｂに続き、フリップ−フロップ遅延を補償する信号出力「ＸＱ」を供給して、クロック・エッジから出力までの全体の遅延が本質的にデータ自体と無関係であるようにする。図４Ｃ〜Ｄは、１から０への遷移と０から１への遷移との両方において等しい遅延を有するように補正された出力ＸＱを示すタイミング図である。
【００２８】
図５は、遅延挿入ゲート３０の概略図を示す。遅延挿入ゲート３０は、電界効果トランジスタ３２〜３３およびカレント・ミラー回路３４を備える。電界効果トランジスタ３５〜３６を備えるカレント・ミラー回路３４は、トランジスタ３２〜３３のそれぞれのドレイン端子に結合される。
【００２９】
好ましくは、トランジスタ３２〜３３は、上流の回路で使用されるトランジスタの実装（即ち、チャネル幅、チャネル長、閾値電圧など）に厳密にマッチすべきである。例えば、フリップ−フロップ１４のデューティ・サイクルひずみを補正するために、トランジスタ３２〜３３は、ＮＯＲゲート２３〜２４に使用されるトランジスタと同じ実装であるべきである（図３を参照されたい）。従って、トランジスタはＮＭＯＳトランジスタである。代替例として、ＮＡＮＤゲートがトランジスタ３２〜３３の上流である場合、トランジスタ３２〜３３は、ＰＭＯＳである必要があろう。その場合、カレント・ミラー回路３４は、ＮＭＯＳトランジスタを備えることになる。この実装は、カレント・ミラー回路３４のスイッチング速度を高め得る。
【００３０】
図６Ａ〜図６Ｂは、遅延挿入ゲート３０の動作を示すタイミング図である。遅延挿入ゲート３０は、トランジスタ３２〜３３のゲートで２つの入力信号ＱおよびＱｂをそれぞれ受け取る。これらの信号ＱおよびＱｂは互いの補数である。また、これらの信号はデータ依存ひずみを有し、これは、ローからハイへの遷移中およびハイからローへの遷移中に生じることに留意されたい。例えば、Ｑ出力の１から０の遷移では、Ｑｂは、ＣＬＫｂ信号がローになってから３ゲート遅延後にハイになる。しかし、Ｑ出力の０から１の遷移では、Ｑｂは、ＣＬＫｂ信号がローになってから２ゲート遅延後にローになる。
【００３１】
図６Ａにおいて、Ｑがハイであるとき、電流Ｉ１がトランジスタ３２を流れる。トランジスタ３３がオフであり、電流Ｉ１は、カレント・ミラー３４によりＸＱ出力へ反射され、それにより出力ＸＱがハイにとどまる。後に、Ｑがローになるとき、このプルアップ電流は無くなるが（Ｉ１＝０）、ＸＱ出力は、ＸＱ出力でのキャパシタンス３８があるので一時的にハイにとどまる。このデータ状態の一時的な保持が、ＱおよびＱｂ信号のデータ依存遅延ひずみを補償する遅延４０を生成する。一般に、ＸＱ出力は、ハイかローかに駆動される前に全ゲート遅延に対してフローティング（浮いた）状態である。
【００３２】
Ｑがローになってから１ゲート遅延後に、Ｑｂはハイになる。トランジスタ３３がオンになり、トランジスタ３２がオフになる。そして、電流Ｉ２がトランジスタ３３を流れる。電流Ｉ２は、ＸＱ出力ノードをローへと引っ張る。コンデンサ３８が放電されたとき、電流Ｉ２はゼロになる。トランジスタ３３は、ＱｂがローになるまでＸＱをローに保持し続ける。
【００３３】
図６Ｂは、Ｑｂがハイからローへ遷移するとき何が起きるかを示す。この遷移の始めに、トランジスタ３６はオフである。トランジスタ３３がオフになるとき、ＸＱ出力は、このノードのキャパシタンスにより一時的にローに保持される。データ状態のこの一時的な保持が遅延４１を生成し、この遅延４１が、ＱおよびＱｂ信号のデータ依存遅延ひずみを補償する。１ゲート遅延の後、Ｑはハイになる。
【００３４】
多くの実装において、コンデンサが、遅延挿入ゲート３０に必ずしも追加される必要はない。一般に、遅延挿入ゲートに続く下流の回路の寄生キャパシタンスは十分に大きいので、回路にコンデンサをあからさまに追加する必要はない。また、図６Ａ〜Ｂは、Ｉ２の最大可能電流（ＸＱが電圧源に短絡された場合）を示すことに留意されたい。流れる実際のＩ２電流は点線で示されている。電流Ｉ１およびＩ２は重ならないことに留意されたい。
【００３５】
挿入ゲートの重要なエレメントはカレント・ミラーである。理想的には、カレント・ミラーは、上流の回路（即ち、駆動フリップ−フロップ）に関連する遅延時間よりも遥かに速い応答時間を持つべきである。しかし、実際は、この要求は、満たすのが困難であり、図５に示された２トランジスタ・カレント・ミラー構造は、ゆっくりしたターン・オフを有し、このことが追加の遅延ひずみをもたらす。
【００３６】
図７は、２トランジスタ・カレント・ミラーの応答時間を改善するために使用され得るカレント・ミラー４４を示す。ここで、カレント・ミラー４４は、２つの段を備える。一方の段は、電界効果トランジスタ４７〜４８を含む。他方の段は、電界効果トランジスタ４９〜５０を含み、これらのトランジスタは２の電流利得を有する。この段に入る電流は、プラスＩ／２かマイナスＩ／２かの値である。従って、カレント・ミラー３４と同様に、正味の結果は、出力電流がＩまたはゼロかの何れかであるがトランジスタ４９〜５０のゲート電圧は積極的に放電される。
【００３７】
２トランジスタ・カレント・ミラーの応答時間を改善する代替の手法は、入力トランジスタ（即ち、図５のトランジスタ３２〜３３）のソース端子へ供給される電流を制限することにより、これらの入力トランジスタの応答を遅くすることである。これを行うとき、２つの電流源をマッチ（一致）させる（即ち、トランジスタ３２にマッチ（適合）する電流源およびトランジスタ３３に適合する電流源）ことが重要である。
【００３８】
図８は、電流源５４を備える遅延挿入ゲート５２を示す。電流源５４は、電界効果トランジスタ５５〜５６のソース端子に結合される。電流源５４は、本質的に、調節器として作用し、出力キャパシタンス５８の両端間の電圧変化のレート（ｄＶ／ｄｔ）（即ち、立上りおよび立下りの時間）を制限する。両方のトランジスタ５５〜５６がオフのとき各遷移の前に常に或る時間があるので、両方のトランジスタが共通電流源５４を共用することができ、従って、完全なマッチが確実になる。更に、電流供給源を通じての電流量は、カレント・ミラーに関連するスイッチング遅延を軽減するように調整することができる。
【００３９】
当業者であれば、特許請求の範囲で定義される本発明の真の範囲および精神から逸脱することなしに、これらの実施例に変更および改造を加えることができることを理解するであろう。従って、提示されている図は、遅延挿入ゲートの例示的な構成を一般的に伝えることを意図している。従って、本発明の説明は、単に例示するだけのものとして解釈されるべきであり、本発明を実施する最善の態様を当業者に教示するためのものである。本発明の精神から実質的に逸脱することなしに、細部は変えることができ、添付の特許請求の範囲内にある全ての改造物の排他的な使用が確保される。
【図面の簡単な説明】
【００４０】
【図１】図１は、立上り時間と立下り時間の差がどのようにしてデジタル波形のデューティ・サイクルに誤差を生じさせるかを示す図である。
【図２】図２は、通常のパルスと、１から０への遷移および０から１への遷移で生じる遅延に起因するひずみとを示す図である。
【図３】図３は、実施例による論理回路および遅延挿入ゲートの論理図である。
【図４Ａ】図４Ａは、図３の論理回路で生成される信号を示すタイミング図である。
【図４Ｂ】図４Ｂは、図３の論理回路で生成される信号を示すタイミング図である。
【図４Ｃ】図４Ｃは、実施例による、図３の遅延挿入ゲートにより生成される出力信号を示すタイミング図である。
【図４Ｄ】図４Ｄは、実施例による、図３の遅延挿入ゲートにより生成される出力信号を示すタイミング図である。
【図５】図５は、実施例による遅延挿入ゲートの概略図である。
【図６Ａ】図６Ａは、実施例による、図５の遅延挿入ゲートにより生成される信号を示すタイミング図である。
【図６Ｂ】図６Ｂは、実施例による、図５の遅延挿入ゲートにより生成される信号を示すタイミング図である。
【図７】図７は、遅延挿入ゲート内で使用され得るカレント・ミラーの例の概略図である。
【図８】図８は、実施例による電流源を含む遅延挿入ゲートの概略図である。
【技術分野】
【０００１】
本発明は、一般に、シグマ−デルタ・デジタル−アナログ変換器（ＤＡＣ）、位相ロック・ループ（ＰＬＬ）、遅延ロック・ループ（ＤＬＬ）、および他のタイミング発生器の分野に関する。
【０００２】
米国政府は、陸軍省により与えられた契約番号第ＤＡＡＥ３０−０１−０−０１００号に従って、この発明における特定の権利を有し得る。
【背景技術】
【０００３】
データ通信システムやシグマ−デルタ・デジタル−アナログ変換器（ＤＡＣ）などの多くの用途において、情報を含むのはデジタル波形のデューティ・サイクルであるので、この波形のディーティ・サイクルを正確に制御することが重要である。一般に、２つの方法の１つで、即ち、立上りおよび立下り時間のデータ依存の変化（ｄｅｔａ ｄｅｐｅｎｄｅｎｔ ｖａｒｉａｔｉｏｎｓ）か、又はデータ依存の遅延（ｄｅｔａ ｄｅｐｅｎｄｅｎｔ ｄｅｌａｙｓ）かの何れにより、デジタル波形のデューティ・サイクルに誤差が加わることがある（即ち、波形が歪むことがある）。
【０００４】
図１は、デジタル波形のデューティ・サイクルにおいて、立上り時間および立下り時間の差がどのようにしてひずみ、即ち、誤差を生じさせ得るかを示す。図１において、３つの異なる立上り時間、即ち、速い、通常の、および遅い時間が示されている。立上り波形が任意のデジタル閾値ＶＴを横切る時点は、ｔＲ１か、ｔＲ２か、ｔＲ３かの何れかとして、それぞれ示される。同様の様式で、速い、通常の、または遅い立下り波形が同じＶＴ閾値を横切る時点は、ｔＦ１か、ｔＦ２か、ｔＦ３かの何れかとして、それぞれ示される。通常のパルス１０の幅は、
ｔＷ２２＝ｔＦ２−ｔＲ２
である。
【０００５】
しかし、立上り時間が速いが（即ち、立上り時間＝ｔＲ１）、立下り時間が遅いとき（即ち、立下り時間＝ｔＦ３）、パルス１０の幅はｔＷ１３に等しくなり、ここでは、
ｔＷ１３＝ｔＦ３−ｔＲ１
である。
【０００６】
同様に、立上り時間が遅いが（即ち、立上り時間＝ｔＲ３）、立下り時間が速いとき（即ち、立下り時間＝ｔＦ１）、パルス１０の幅はｔＷ３１に等しくなり、ここでは、
ｔＷ３１＝ｔＦ１−ｔＲ３
である。
【０００７】
何れかのひずみにより生じる誤差は、ｔＷ１３（または、ｔＷ３１）とｔＷ２２との差である。検査により、これは、
ｔ誤差＝ｔＷ１３−ｔＷ２２＝（ｔＦ３−ｔＦ２）−（ｔＲ１−ｔＲ２）
または、
ｔ誤差＝ｔＷ３１−ｔＷ２２＝（ｔＦ１−ｔＦ２）−（ｔＲ３−ｔＲ２）
である。
【０００８】
一般に、ΔＦは、立下り時間の変化（ｔＦ２に対する）を表し、ΔＲは、立上り時間の変化（ｔＲ２に対する）を表すことができる。従って、ｔ誤差は、
ｔ誤差＝ΔＦ−ΔＲ
として定義される。
【０００９】
従って、ΔＦが正でΔＲが負の場合、結果として得られるｔ誤差は正である。また、ΔＦが負でΔＲが正の場合、結果として得られるｔ誤差は負である。ΔＦ＝ΔＲの場合、結果として得られる誤差はゼロであることに留意されたい。
【００１０】
ひずみの他の原因は、データ依存遅延が等しくないことに起因する。図２は、通常のパルス１２と、１から０への遷移または０から１への遷移により生じる遅延に起因するひずみとを示す。０から１への論理遷移の遅延はΔＲにより定められ、１から０への論理遷移の遅延はΔＦにより定められる（上記で定義された式を参照されたい）。
【００１１】
典型的に、パルス１２のエッジの位置は、パルス１２を生成するフリップ−フロップ回路を駆動するシステム・クロックに対して確実かつ正確に測定される。ＣＭＯＳシステムでは、データ依存ひずみの根源は、通常、フリップ−フロップ素子自体である。ＣＭＯＳフリップ−フロップのクロック入力からそのＱ出力（または、代替例として、Ｑ「バー」出力）への遅延は、出力が０から１になるか、それとも１から０になるかに依存して、２つの値のうちの１つを取る。
【００１２】
この型のデータ依存ひずみも、立上りと立下りの不一致も、ＣＭＯＳシステムでは重要なことである。高周波シグマ−デルタＤＡＣでは、特にそうである。立上り時間と立下り時間の不一致またはデータ依存フリップ−フロップ遅延の何れかに起因するｔ誤差が４００ピコ秒であり、システム・クロックの周期が１００ナノ秒（１０ＭＨｚ）である場合の数値例を考えてみる。中間スケールで動作するシグマ−デルタＤＡＣでは、１の５０％密度要求は、通常、繰返す「０１」パターン、即ち、方形波につながる。これは、結果として、シグマ−デルタ波形が低域通過フィルタ処理された後で、２００ナノ秒の時間期間に４００ピコ秒の誤差、即ち、０．２％の電圧誤差となる。この誤差は、ＤＡＣの精度を約９ビットに限定するので、大きい誤差である。１６ビット精度のシグマ−デルタＤＡＣを必要とする場合、クロック周波数（およびシステム帯域幅）を１２８分の１に下げ、かつ／または、複雑なデータ符号化方式を使用しなければならない。明らかに、ｔ誤差が減少されると、それはシステム性能およびコストに大きな影響を及ぼす。この非現実的ではない例では、ｔ誤差を２桁減らして４ピコ秒にすることで、帯域幅の減少もなく、また複雑なデータ符号化方法もなしに、ほぼ１６ビット精度が可能になる。
【００１３】
第１の型のデューティ・サイクルひずみ（即ち、立上り時間と立下り時間との不一致による）は、立上り時間と立下り時間を一致させるために出力バッファを注意深く設計することにより、または立上り時間と立下り時間の不一致を補償するように受信側装置の閾値電圧を設定することにより、または、差動駆動回路および受信回路を使用することにより、減少または軽減され得る。しかし、これらの手法は、データ依存遅延によるひずみを減少または軽減するときには有効でない。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
デューティ・サイクルひずみを補正する方法および回路が示される。
【課題を解決するための手段】
【００１５】
１つの実施例では、遅延挿入ゲートは、上流のデータ・ラッチなどのような上流の回路から第１および第２の信号を受け取るようにそれぞれ結合されたゲートを有する第１および第２の電界効果トランジスタを含む。第１および第２の信号は、位相差によりオフセットされ、互いの補数である。遅延挿入ゲートは電流ミラー（カレント・ミラー）を更に含み、このカレント・ミラーは、第１および第２のトランジスタのドレイン端子に結合される。遅延挿入ゲートの出力ノードは、デューティ・サイクルが補正された信号を生成し、この信号は、上流の回路によるデータ依存スイッチング遅延があれば、それが補正されている。
【００１６】
代替例として、例示的な方法は、遅延挿入ゲートを設けるステップと、上流の回路から第１および第２の信号を受け取るステップと、第１のトランジスタのゲートに第１の信号でバイアスを加えるステップと、第２のトランジスタのゲートに第２の信号でバイアスを加えるステップと、第１または第２のトランジスタのドレイン端子にて、デューティ・サイクルが補正されたタイミング信号を出力するステップとを含む。
【００１７】
述べられる実施例では、第１および第２のトランジスタは、上流の回路内の少なくとも１つのトランジスタとマッチ（一致）されるべきである。また、遅延挿入ゲートの出力は、キャパシタンスに対してである。１つの実施例では、キャパシタンスは、遅延挿入ゲートから下流のデバイスに関連する寄生キャパシタンスを含み得る。
【００１８】
追加の実施例では、遅延挿入ゲートは、第１および第２のトランジスタに関連するソース端子に結合された電流源を更に含むことができる。この電流源は、カレント・ミラーに関連するスイッチング遅延を軽減するように調整され得る。
【００１９】
これら並びに他の態様および利点は、適切に添付の図面を参照して、以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この概要は単なる例であり、特許請求されている本発明の範囲を限定するものではないことが理解される。
【００２０】
特定の実施形態の例が、添付の図面に関連して以下で説明され、様々な図において同様の参照数字は同様の要素を示す。
【発明を実施するための最良の形態】
【００２１】
述べられている遅延挿入ゲートは、ＣＭＯＳフリップ−フロップ回路で生じたデータ依存遅延ひずみを補正する。遅延挿入ゲートは、上流の回路（例えば、ラッチやフリップ−フロップ）から２つの相補的な信号を受け取り、これらの信号を使用してデューティ・サイクルが補正された信号を生成する。遅延挿入ゲートは、上流の回路から受け取られた２つの信号に関連するデータ依存ひずみがあれば、それを補正する。
【００２２】
ここで図を参照すると、図３は、スタティックＤ型マスタ−スレーブ・フリップ−フロップ１４および遅延挿入ゲート１５の概略図である。フリップ−フロップ１４は、「Ｄ」入力で入力波形を受け取り、出力「Ｑ」および「Ｑｂ」を生成する。フリップ−フロップ１４は、インバータ１６およびＮＡＮＤ論理ゲート１７〜２０を含むマスタ・ラッチを備える。フリップ−フロップ１４は、また、ＮＯＲ論理ゲート２１〜２４を含むスレーブ・ラッチを備える。マスタ・ラッチとスレーブ・ラッチの両方とも、クロック信号「ＣＬＫｂ」により動作し（サイクルし）、このクロック信号ＣＬＫｂは、例えば、マスタ・クロック信号「ＣＬＫ」（図示せず）を反転することにより供給できる。
【００２３】
フリップ−フロップ１４は、追加のセット、リセット、または他の入力のない、また、相補的なＱおよびＱｂ以外の出力もない、基本設計であるが、これは、フリップ−フロップがどのように遅延挿入ゲートに結合されるかを一般的に伝えるものである。従って、様々な他の型のフリップ−フロップや他のタイミング回路が、ここに述べられる遅延挿入ゲートを組み込めることを理解されたい。更に、例示の目的のために、この開示のタイミング図は、全ての論理ゲートの立上りおよび立下り時間が全ての可能な入力遷移に対して等しいものとして表している。
【００２４】
図４Ａ〜図４Ｂは、標準ＲＳラッチとして接続されたＮＯＲゲート２３〜２４の出力におけるデータ依存遅延現象を示すタイミング図である。最初に、ＣＬＫｂがハイであるとき、出力ＲＳラッチへのＲおよびＳ入力はローである。このことは、ＮＯＲゲート２１〜２２により保証されるものであり、ＮＯＲゲート２１〜２２は、図３および図４Ａ〜Ｂで「Ｒ＿ｓ」および「Ｓ＿ｓ」と示されたＲおよびＳ入力を駆動する。ＣＬＫｂの１から０への遷移の前に、マスタ・ラッチの「Ｑ＿ｍ」および「Ｑｂ＿ｍ」出力は安定している。ＣＬＫｂ信号がローになってから１ゲート遅延後に、マスタ・ラッチからのＱ＿ｍおよびＱｂ＿ｍ信号の状態に依存してＲ＿ｓかＳ＿ｓかの何れかがハイになる。次に、ＣＬＫｂ信号がローになってから２ゲート遅延後に、Ｑ出力がローになるか（Ｑ出力が前にハイであり、かつＲ＿ｓがちょうどハイになった場合）、またはＱｂ出力がローになるか（Ｑｂ出力が前にハイであり、かつＳ＿ｓがちょうどハイになった場合）の何れかである。最後に、ＣＬＫｂ信号がローになってから３ゲート遅延後に、Ｑｂ出力がハイになるか（Ｑｂ出力が前にローであり、かつＲ＿ｓがハイになった場合）、またはＱ出力がハイになるか（Ｑ出力が前にローであり、かつＳ＿ｓがハイになった場合）の何れかである。データ依存遅延現象はまた、下の表１で見ることができる。
【００２５】
【表１】
【００２６】
Ｑ出力が１から０に変化するとき、これは、ＣＬＫｂがローになってから２ゲート遅延後に起きるが、Ｑ出力が０から１に変化するとき、これは、ＣＬＫｂがローになってから３ゲート遅延後に起きることに、留意されたい。同様に、Ｑｂ出力が０から１に変化するとき、これは、ＣＬＫｂがローになってから２ゲート遅延後に起きるが、Ｑｂ出力が１から０に変化するとき、これは、ＣＬＫｂがローになってから３ゲート遅延後に起きる。
【００２７】
データ依存遅延現象を軽減するために、遅延挿入ゲート１５は、Ｑ出力の１から０への遷移で、余分のゲート遅延を挿入するが、Ｑ出力の０から１への遷移では挿入しない。遅延挿入ゲート１５は、フリップ−フロップ出力ＱおよびＱｂに続き、フリップ−フロップ遅延を補償する信号出力「ＸＱ」を供給して、クロック・エッジから出力までの全体の遅延が本質的にデータ自体と無関係であるようにする。図４Ｃ〜Ｄは、１から０への遷移と０から１への遷移との両方において等しい遅延を有するように補正された出力ＸＱを示すタイミング図である。
【００２８】
図５は、遅延挿入ゲート３０の概略図を示す。遅延挿入ゲート３０は、電界効果トランジスタ３２〜３３およびカレント・ミラー回路３４を備える。電界効果トランジスタ３５〜３６を備えるカレント・ミラー回路３４は、トランジスタ３２〜３３のそれぞれのドレイン端子に結合される。
【００２９】
好ましくは、トランジスタ３２〜３３は、上流の回路で使用されるトランジスタの実装（即ち、チャネル幅、チャネル長、閾値電圧など）に厳密にマッチすべきである。例えば、フリップ−フロップ１４のデューティ・サイクルひずみを補正するために、トランジスタ３２〜３３は、ＮＯＲゲート２３〜２４に使用されるトランジスタと同じ実装であるべきである（図３を参照されたい）。従って、トランジスタはＮＭＯＳトランジスタである。代替例として、ＮＡＮＤゲートがトランジスタ３２〜３３の上流である場合、トランジスタ３２〜３３は、ＰＭＯＳである必要があろう。その場合、カレント・ミラー回路３４は、ＮＭＯＳトランジスタを備えることになる。この実装は、カレント・ミラー回路３４のスイッチング速度を高め得る。
【００３０】
図６Ａ〜図６Ｂは、遅延挿入ゲート３０の動作を示すタイミング図である。遅延挿入ゲート３０は、トランジスタ３２〜３３のゲートで２つの入力信号ＱおよびＱｂをそれぞれ受け取る。これらの信号ＱおよびＱｂは互いの補数である。また、これらの信号はデータ依存ひずみを有し、これは、ローからハイへの遷移中およびハイからローへの遷移中に生じることに留意されたい。例えば、Ｑ出力の１から０の遷移では、Ｑｂは、ＣＬＫｂ信号がローになってから３ゲート遅延後にハイになる。しかし、Ｑ出力の０から１の遷移では、Ｑｂは、ＣＬＫｂ信号がローになってから２ゲート遅延後にローになる。
【００３１】
図６Ａにおいて、Ｑがハイであるとき、電流Ｉ１がトランジスタ３２を流れる。トランジスタ３３がオフであり、電流Ｉ１は、カレント・ミラー３４によりＸＱ出力へ反射され、それにより出力ＸＱがハイにとどまる。後に、Ｑがローになるとき、このプルアップ電流は無くなるが（Ｉ１＝０）、ＸＱ出力は、ＸＱ出力でのキャパシタンス３８があるので一時的にハイにとどまる。このデータ状態の一時的な保持が、ＱおよびＱｂ信号のデータ依存遅延ひずみを補償する遅延４０を生成する。一般に、ＸＱ出力は、ハイかローかに駆動される前に全ゲート遅延に対してフローティング（浮いた）状態である。
【００３２】
Ｑがローになってから１ゲート遅延後に、Ｑｂはハイになる。トランジスタ３３がオンになり、トランジスタ３２がオフになる。そして、電流Ｉ２がトランジスタ３３を流れる。電流Ｉ２は、ＸＱ出力ノードをローへと引っ張る。コンデンサ３８が放電されたとき、電流Ｉ２はゼロになる。トランジスタ３３は、ＱｂがローになるまでＸＱをローに保持し続ける。
【００３３】
図６Ｂは、Ｑｂがハイからローへ遷移するとき何が起きるかを示す。この遷移の始めに、トランジスタ３６はオフである。トランジスタ３３がオフになるとき、ＸＱ出力は、このノードのキャパシタンスにより一時的にローに保持される。データ状態のこの一時的な保持が遅延４１を生成し、この遅延４１が、ＱおよびＱｂ信号のデータ依存遅延ひずみを補償する。１ゲート遅延の後、Ｑはハイになる。
【００３４】
多くの実装において、コンデンサが、遅延挿入ゲート３０に必ずしも追加される必要はない。一般に、遅延挿入ゲートに続く下流の回路の寄生キャパシタンスは十分に大きいので、回路にコンデンサをあからさまに追加する必要はない。また、図６Ａ〜Ｂは、Ｉ２の最大可能電流（ＸＱが電圧源に短絡された場合）を示すことに留意されたい。流れる実際のＩ２電流は点線で示されている。電流Ｉ１およびＩ２は重ならないことに留意されたい。
【００３５】
挿入ゲートの重要なエレメントはカレント・ミラーである。理想的には、カレント・ミラーは、上流の回路（即ち、駆動フリップ−フロップ）に関連する遅延時間よりも遥かに速い応答時間を持つべきである。しかし、実際は、この要求は、満たすのが困難であり、図５に示された２トランジスタ・カレント・ミラー構造は、ゆっくりしたターン・オフを有し、このことが追加の遅延ひずみをもたらす。
【００３６】
図７は、２トランジスタ・カレント・ミラーの応答時間を改善するために使用され得るカレント・ミラー４４を示す。ここで、カレント・ミラー４４は、２つの段を備える。一方の段は、電界効果トランジスタ４７〜４８を含む。他方の段は、電界効果トランジスタ４９〜５０を含み、これらのトランジスタは２の電流利得を有する。この段に入る電流は、プラスＩ／２かマイナスＩ／２かの値である。従って、カレント・ミラー３４と同様に、正味の結果は、出力電流がＩまたはゼロかの何れかであるがトランジスタ４９〜５０のゲート電圧は積極的に放電される。
【００３７】
２トランジスタ・カレント・ミラーの応答時間を改善する代替の手法は、入力トランジスタ（即ち、図５のトランジスタ３２〜３３）のソース端子へ供給される電流を制限することにより、これらの入力トランジスタの応答を遅くすることである。これを行うとき、２つの電流源をマッチ（一致）させる（即ち、トランジスタ３２にマッチ（適合）する電流源およびトランジスタ３３に適合する電流源）ことが重要である。
【００３８】
図８は、電流源５４を備える遅延挿入ゲート５２を示す。電流源５４は、電界効果トランジスタ５５〜５６のソース端子に結合される。電流源５４は、本質的に、調節器として作用し、出力キャパシタンス５８の両端間の電圧変化のレート（ｄＶ／ｄｔ）（即ち、立上りおよび立下りの時間）を制限する。両方のトランジスタ５５〜５６がオフのとき各遷移の前に常に或る時間があるので、両方のトランジスタが共通電流源５４を共用することができ、従って、完全なマッチが確実になる。更に、電流供給源を通じての電流量は、カレント・ミラーに関連するスイッチング遅延を軽減するように調整することができる。
【００３９】
当業者であれば、特許請求の範囲で定義される本発明の真の範囲および精神から逸脱することなしに、これらの実施例に変更および改造を加えることができることを理解するであろう。従って、提示されている図は、遅延挿入ゲートの例示的な構成を一般的に伝えることを意図している。従って、本発明の説明は、単に例示するだけのものとして解釈されるべきであり、本発明を実施する最善の態様を当業者に教示するためのものである。本発明の精神から実質的に逸脱することなしに、細部は変えることができ、添付の特許請求の範囲内にある全ての改造物の排他的な使用が確保される。
【図面の簡単な説明】
【００４０】
【図１】図１は、立上り時間と立下り時間の差がどのようにしてデジタル波形のデューティ・サイクルに誤差を生じさせるかを示す図である。
【図２】図２は、通常のパルスと、１から０への遷移および０から１への遷移で生じる遅延に起因するひずみとを示す図である。
【図３】図３は、実施例による論理回路および遅延挿入ゲートの論理図である。
【図４Ａ】図４Ａは、図３の論理回路で生成される信号を示すタイミング図である。
【図４Ｂ】図４Ｂは、図３の論理回路で生成される信号を示すタイミング図である。
【図４Ｃ】図４Ｃは、実施例による、図３の遅延挿入ゲートにより生成される出力信号を示すタイミング図である。
【図４Ｄ】図４Ｄは、実施例による、図３の遅延挿入ゲートにより生成される出力信号を示すタイミング図である。
【図５】図５は、実施例による遅延挿入ゲートの概略図である。
【図６Ａ】図６Ａは、実施例による、図５の遅延挿入ゲートにより生成される信号を示すタイミング図である。
【図６Ｂ】図６Ｂは、実施例による、図５の遅延挿入ゲートにより生成される信号を示すタイミング図である。
【図７】図７は、遅延挿入ゲート内で使用され得るカレント・ミラーの例の概略図である。
【図８】図８は、実施例による電流源を含む遅延挿入ゲートの概略図である。
【特許請求の範囲】
【請求項１】
デューティ・サイクルのひずみを補正する方法であって、
第１および第２の電界効果トランジスタおよびカレント・ミラーを備える遅延挿入ゲートを設けるステップであって、前記第１および第２のトランジスタのドレイン端子が前記カレント・ミラーに結合される、ステップと、
上流の回路から第１および第２の信号を受け取るステップであって、前記第１および第２の信号が位相差により互いにオフセットされる、ステップと、
前記第１のトランジスタのゲートに前記第１の信号でバイアスを加えるステップと、
前記第２のトランジスタのゲートに前記第２の信号でバイアスを加えるステップと、
前記第１および第２のトランジスタの少なくとも１つのトランジスタのドレイン端子にて、デューティ・サイクルの補正されたタイミング信号を出力するステップと、
を備える方法。
【請求項２】
請求項１に記載の方法であって、前記第１および第２のトランジスタが、前記上流の回路の中の少なくとも１つのトランジスタとマッチさせる、方法。
【請求項３】
請求項１に記載の方法であって、前記遅延挿入ゲートが電流源を更に備え、前記電流源は、前記第１および第２のトランジスタに関連するソース端子に結合される、方法。
【請求項４】
請求項３に記載の方法であって、前記電流源が、前記カレント・ミラーに関連するスイッチング遅延を軽減するように調整される、方法。
【請求項５】
請求項１に記載の方法であって、前記第２のトランジスタのドレイン端子がキャパシタンスに結合される、方法。
【請求項６】
請求項５に記載の方法であって、前記キャパシタンスが、前記遅延挿入ゲートから下流のデバイスに関連する寄生キャパシタンスを含む、方法。
【請求項７】
請求項１に記載の方法であって、前記第１および第２の信号がデータ・ラッチから出力される、方法。
【請求項８】
請求項１に記載の方法であって、前記第１および第２の信号のそれぞれがデータ依存スイッチング遅延を有する、方法。
【請求項９】
請求項８に記載の方法であって、前記データ依存スイッチング遅延が、データ・ラッチ内のゲート伝播遅延によるものである、方法。
【請求項１０】
デューティ・サイクルのひずみを補正する遅延挿入ゲートであって、
第１および第２の電界効果トランジスタであって、それぞれのゲートが上流の回路から第１および第２の信号を受け取るようにそれぞれ結合され、前記第１および第２の信号は位相差により互いにオフセットされ、前記第１および第２の信号のそれぞれが、前記上流の回路内のゲート伝播遅延によるデータ依存スイッチング遅延を有している、第１および第２の電界効果トランジスタと、
前記第１および第２のトランジスタのドレイン端子が結合されるカレント・ミラーと、
前記第１および第２のトランジスタのドレイン端子の少なくとも１つに結合され、デューティ・サイクルの補正されたタイミング信号を生成するように構成された出力ノードと、
を備える遅延挿入ゲート。
【請求項１１】
請求項１０に記載の遅延挿入ゲートであって、前記上流の回路がデータ・ラッチを備える、遅延挿入ゲート。
【請求項１２】
請求項１０に記載の遅延挿入ゲートであって、前記第１および第２のトランジスタが、前記上流の回路内の少なくとも１つのトランジスタとマッチされている、遅延挿入ゲート。
【請求項１３】
請求項１０に記載の遅延挿入ゲートであって、電流源を更に備え、前記電流源は、前記第１および第２のトランジスタに関連するソース端子に結合される、遅延挿入ゲート。
【請求項１４】
請求項１３に記載の遅延挿入ゲートであって、前記電流源が、前記カレント・ミラーに関連するスイッチング遅延を軽減するように調整される、遅延挿入ゲート。
【請求項１５】
前請求項１０に記載の遅延挿入ゲートであって、前記第１および第２のトランジスタのドレイン端子の少なくとも１つに結合されたキャパシタンスを更に備える、遅延挿入ゲート。
【請求項１６】
請求項１５に記載の遅延挿入ゲートであって、前記キャパシタンスは、前記遅延挿入ゲートから下流のデバイスに関連する寄生キャパシタンスを含む、遅延挿入ゲート。
【請求項１】
デューティ・サイクルのひずみを補正する方法であって、
第１および第２の電界効果トランジスタおよびカレント・ミラーを備える遅延挿入ゲートを設けるステップであって、前記第１および第２のトランジスタのドレイン端子が前記カレント・ミラーに結合される、ステップと、
上流の回路から第１および第２の信号を受け取るステップであって、前記第１および第２の信号が位相差により互いにオフセットされる、ステップと、
前記第１のトランジスタのゲートに前記第１の信号でバイアスを加えるステップと、
前記第２のトランジスタのゲートに前記第２の信号でバイアスを加えるステップと、
前記第１および第２のトランジスタの少なくとも１つのトランジスタのドレイン端子にて、デューティ・サイクルの補正されたタイミング信号を出力するステップと、
を備える方法。
【請求項２】
請求項１に記載の方法であって、前記第１および第２のトランジスタが、前記上流の回路の中の少なくとも１つのトランジスタとマッチさせる、方法。
【請求項３】
請求項１に記載の方法であって、前記遅延挿入ゲートが電流源を更に備え、前記電流源は、前記第１および第２のトランジスタに関連するソース端子に結合される、方法。
【請求項４】
請求項３に記載の方法であって、前記電流源が、前記カレント・ミラーに関連するスイッチング遅延を軽減するように調整される、方法。
【請求項５】
請求項１に記載の方法であって、前記第２のトランジスタのドレイン端子がキャパシタンスに結合される、方法。
【請求項６】
請求項５に記載の方法であって、前記キャパシタンスが、前記遅延挿入ゲートから下流のデバイスに関連する寄生キャパシタンスを含む、方法。
【請求項７】
請求項１に記載の方法であって、前記第１および第２の信号がデータ・ラッチから出力される、方法。
【請求項８】
請求項１に記載の方法であって、前記第１および第２の信号のそれぞれがデータ依存スイッチング遅延を有する、方法。
【請求項９】
請求項８に記載の方法であって、前記データ依存スイッチング遅延が、データ・ラッチ内のゲート伝播遅延によるものである、方法。
【請求項１０】
デューティ・サイクルのひずみを補正する遅延挿入ゲートであって、
第１および第２の電界効果トランジスタであって、それぞれのゲートが上流の回路から第１および第２の信号を受け取るようにそれぞれ結合され、前記第１および第２の信号は位相差により互いにオフセットされ、前記第１および第２の信号のそれぞれが、前記上流の回路内のゲート伝播遅延によるデータ依存スイッチング遅延を有している、第１および第２の電界効果トランジスタと、
前記第１および第２のトランジスタのドレイン端子が結合されるカレント・ミラーと、
前記第１および第２のトランジスタのドレイン端子の少なくとも１つに結合され、デューティ・サイクルの補正されたタイミング信号を生成するように構成された出力ノードと、
を備える遅延挿入ゲート。
【請求項１１】
請求項１０に記載の遅延挿入ゲートであって、前記上流の回路がデータ・ラッチを備える、遅延挿入ゲート。
【請求項１２】
請求項１０に記載の遅延挿入ゲートであって、前記第１および第２のトランジスタが、前記上流の回路内の少なくとも１つのトランジスタとマッチされている、遅延挿入ゲート。
【請求項１３】
請求項１０に記載の遅延挿入ゲートであって、電流源を更に備え、前記電流源は、前記第１および第２のトランジスタに関連するソース端子に結合される、遅延挿入ゲート。
【請求項１４】
請求項１３に記載の遅延挿入ゲートであって、前記電流源が、前記カレント・ミラーに関連するスイッチング遅延を軽減するように調整される、遅延挿入ゲート。
【請求項１５】
前請求項１０に記載の遅延挿入ゲートであって、前記第１および第２のトランジスタのドレイン端子の少なくとも１つに結合されたキャパシタンスを更に備える、遅延挿入ゲート。
【請求項１６】
請求項１５に記載の遅延挿入ゲートであって、前記キャパシタンスは、前記遅延挿入ゲートから下流のデバイスに関連する寄生キャパシタンスを含む、遅延挿入ゲート。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【公開番号】特開２００８−２３６７２４（Ｐ２００８−２３６７２４Ａ）
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−３２８６８２（Ｐ２００７−３２８６８２）
【出願日】平成１９年１２月２０日（２００７．１２．２０）
【出願人】（５００５７５８２４）ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Ｆターム（参考）】
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願番号】特願２００７−３２８６８２（Ｐ２００７−３２８６８２）
【出願日】平成１９年１２月２０日（２００７．１２．２０）
【出願人】（５００５７５８２４）ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Ｆターム（参考）】
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