【課題】遅延固定ループでコース遅延時間とファイン遅延時間とを別に制御して、高周波数動作を行うと共に、ジッタを低減できる遅延固定ループを提供すること。
【解決手段】プリ遅延ラインとポスト遅延ラインとを直列に接続して、各々のコース遅延を有し、立ち上がりクロックと立下りクロックとの位相比較により、遅延ラインの動作を制御する遅延ライン制御部を備え、デューティーサイクル補正動作の開始時、２つのファイン遅延の動作タイミングを異なるように制御し、プリ遅延ラインの補正に関する情報をポスト遅延ラインに出力して、ポスト遅延ラインで２回の遅延補正が可能なようにすることによって、デューティー補正速度を向上させることができるようにする。 （もっと読む）

【課題】周波数変換器の位相バランス等を改善できるパルス発生器を提供する。
【解決手段】このパルス発生器は、発振器3と、第１の群13のいくつの遅延要素がパルス発生器のＩＦクロックを遅延させるために直列に接続されるかを選択する選択器を備える。ＩＦクロックを入力に受ける同様の遅延要素26が直列に接続されて、第２の群が形成される。測定回路27が、第２の群によって与えられる遅延を繰り返し測定して、パルスの幅IPDが遅延時間に等しい出力パルスIPを出力する。基準パルス発生器29,30が、ＩＦクロックの周期の分数に等しい持続時間をもつ一連の基準パルスRPを生成する。チャージポンプ／インテグレータ28が、測定パルスと基準パルスを比較して、エラー信号を生成し、このエラー信号が、総ての遅延要素のタイミング遅延制御入力にフィードバックされて、測定パルスと基準パルスの幅が等しくされる。 （もっと読む）

【課題】異なる接地または電源電圧を伴う駆動ゲートによって駆動されるゲートの遅延を算出する方法およびデバイスを提供する。
【解決手段】方法は、被駆動ゲートおよびその駆動ゲートの電源および接地電圧から、調整電源電圧値を算出することと、この調整電源電圧値を単一の電圧パラメータとして、被駆動ゲートの、事前に特徴付けされた遅延モデルへ適用することとを含む。デバイスは、方法を実行するように構成されている。 （もっと読む）

【課題】プロセス変動による時間遅延の問題を低減または解決する。
【解決手段】第１遅延回路と第２遅延回路とを備える集積回路チップである。第１遅延回路は、信号を第１遅延時間遅延するように形成されている第１遅延回路接続形態を有している。第２遅延回路は、回路ループにおいて第２遅延時間を供給するように構成されている第２遅延回路接続形態を有している。回路ループは、モニターされるように形成されており、発振信号を供給する。第２遅延回路接続形態は、第１遅延回路接続形態と実質的に同じであり、第１遅延回路は、第２遅延時間と発振信号とに基づいて第１遅延時間を調節するためにトリミングされるように形成されている。 （もっと読む）

【課題】ＯＤＴ動作タイミングを容易に調節できる半導体メモリ装置を提供すること。
【解決手段】本発明の半導体メモリ装置は、データ入力パッドと、外部から入力されるＯＤＴ信号を入力されたデコード値に対応するインピーダンス値の選択信号として出力するＯＤＴ動作制御部と、前記インピーダンス値の選択信号に応答しインピーダンス値を調節するためのインピーダンス調整回路部と、内部生成されるＯＤＴ制御信号を、第１タイミングと同じタイミングだけ遅延させて出力するための第１遅延調整部と、前記出力された信号を第２タイミングと同じタイミングだけ遅延させて出力するための第２遅延調整部と、現在の状態が、モジュールの第１ランクと第２ランクのどちらで用いられるのかによって、前記第１遅延調整部の出力または第２遅延調整部の出力を前記ＯＤＴ信号の制御で行うＯＤＴタイミング制御部とを備える。 （もっと読む）

【課題】入力回路および／または出力回路のACタイミング特性が、製造時の電気的特性のばらつきや使用時の電源電圧・温度などの動作条件の変化の影響を受け難くなり、高速なインターフェースの実現に寄与し得る半導体集積回路を提供する。
【解決手段】半導体集積回路において、所定回路の動作速度を測定するための測定データの発生および制御を行う測定制御回路１２と、測定データ出力FF回路１３と、測定データ出力FF回路により発生された測定データを遅延する複数段の測定データ遅延回路１４と、測定データ遅延回路により遅延され、最終段および途中段の出力ノードから出力された複数ビットの各測定データを同期クロック信号に同期してラッチして回路の動作速度を検出する動作速度検出回路１５と、動作速度検出回路により検出された結果に基づいて半導体集積回路から出力あるいは入力される所定データのACタイミング特性を満足させるように所定データの遅延量を切り換える遅延量切換回路２０を備えたACタイミング調整回路を有する。 （もっと読む）

【課題】電源電圧に依存せず、短い遅延時間を生成することが可能であり、回路サイズを小さくする。
【解決手段】電源電圧Ｖｃｃに比例した電流Ｉを出力する第１電流源２６と、電源電圧Ｖｃｃに比例した電流Ｉを出力する第２電流源３４と、第１電流源２６から出力される電流Ｉによって充電され、第２電流源３４から出力される電流Ｉにより放電されるキャパシタ４１と、入力信号が一方の論理値の場合に第１電流源２６とキャパシタ４１とを電気的に接続することによりキャパシタ４１を充電する充電用トランジスタ２６と、入力信号が他方の論理値の場合に第２電流源３４とキャパシタ４１とを電気的に接続することによりキャパシタ４１を放電する放電用トランジスタ３２と、キャパシタ４１に充電された電圧に応じて動作し、入力信号より遅延した出力信号を出力するインバータ２７，３５とを備える。 （もっと読む）

【課題】 遅延時間を設定する際の作業効率を高める遅延時間設定方法を提供する。
【解決手段】 それぞれ、入力された信号を所定時間だけ遅延させる第１経路と、入力された信号の遅延時間がほぼゼロとなる第２経路とを有する複数の遅延回路１０〜６０を直列に接続し、各遅延回路１０〜６０に入力される信号Ｓ１〜Ｓ６が通過する経路を第１経路と第２経路の一方に切り替えることにより、初段の遅延回路１０に入力された信号が最後段６０の遅延回路から出力されるまでの遅延時間を、初段の遅延回路１０の遅延時間を最小可変ステップとして設定可能にする。 （もっと読む）

装置（例えば、半導体の記憶装置）に配置されるデバイス動作を同期するために、複数の同期信号を生成するための装置（図２）および方法。該装置は、対応する複数の入力クロック信号（ＣＬＫ）に依存する複数の同期信号（ＣＬＫＳＹＮＣ）を生成し、および同期クロック信号（ＣＬＫ ＤＥＬ）として提供されるように該同期信号のうち１つを選択し得る。もしくは、該装置は、入力クロック信号（ＣＬＫ）に依存する複数の内部クロック信号（ＣＬＫ１、ＣＬＫ２）を生成し、および複数の内部クロック信号から、対応する複数の同期信号を生成し得る。同期信号のうち１つが、該装置によって同期クロック信号として選択される。もしくは、該装置は、クロック信号を受け取り、ここから同期クロック信号を生成し、および該同期クロック信号の周期の数（該数は、該装置に提供される選択信号に依存する）に応答して、同期パルスを得る。
（もっと読む）

クロック信号のばらつきを抑えることができる半導体装置の提供を課題とする。
本発明では、単一のクロック信号を複数のクロック信号に分け、複数の各回路に供給する半導体装置において、設計段階で複数の各クロック信号の伝搬遅延時間を完全に固定するのではなく、半導体装置の形成後においてもクロック信号の伝搬遅延時間を適宜変更できるような回路（可変遅延回路）を設けておく。そして該可変遅延回路を用い、可変遅延回路の後段に設けられた回路を所望の条件で正常に動作させることができるように、伝搬遅延時間のばらつきを補正する。具体的には、各クロック信号の位相を制御する。
（もっと読む）

【課題】動作速度検出装置及び動作速度検出方法を提供する。
【解決手段】クロック信号に応答して動作するシステムのクロック信号に対する動作速度を検出し、このために遅延ブロック及び検出ブロックを備える動作速度検出装置において、遅延ブロックは、クロック信号を少なくとも所定の単位時間だけ順次に遅延させた第１遅延信号ないし第Ｎ(Ｎは整数)遅延信号を出力し、検出ブロックは、第１遅延信号ないし第Ｎ遅延信号及びクロック信号を利用してクロック信号に応答するシステムの動作速度を検出する第１検出信号ないし第Ｎ検出信号を出力する。クロック信号ＩＮを所定の単位時間だけ順次に遅延させた複数個の遅延信号を生成させる段階と、複数個の遅延信号及びクロック信号を利用して複数個の検出信号を出力する段階と、複数個の検出信号を利用してクロック信号に応答して動作するシステムのクロック信号に対する動作速度を判定する段階と、を含む動作速度検出方法。 （もっと読む）

【課題】しきい値電圧が変動した場合においても、遅延時間を一定に保つ遅延回路を提供する。
【解決手段】 遅延回路は、信号Ｖ１を供給する電圧供給回路１０と、入力端子ＩＮからの制御信号を信号Ｖ１に応じて遅延させた信号Ｖ２をインバータ回路３０に出力する積分回路２０と、信号Ｖ２の波形を整形する２段のインバータを備えたインバータ回路３０と、を有している。信号Ｖ１は、インバータ回路３０のしきい値電圧Ｖｔｈのｋ倍の電圧ｋ・Ｖｔｈである。 （もっと読む）

【課題】集積回路の設計に適用した場合に、遅延調整、タイミング収束性が向上するようにした論理セルの提供など
【解決手段】この発明は、本来の機能を果たす論理セル１と、論理セル１の入力信号に従って、論理セル１の出力信号の遅延を通常よりも大きくさせるためのクロストーク・遅延生成回路２と、論理セル１の入力信号に従って、論理セル１の出力信号の遅延を通常よりも小さくさせるためのクロストーク・遅延生成回路３とを備える。そしてクロストーク・遅延生成回路２、３の各出力ライン２５、３５の一部を、論理セル１の出力ライン１３の一部に隣接させて、所定のクロストーク現象を発生させるクロストーク発生部４を形成する。クロストーク・遅延生成回路２、３は、選択的に動作させるようになっている。 （もっと読む）

【課題】
抵抗素子を用いることなく、トランジスタの特性変動による遅延時間のばらつきを押えることができる補正回路を提供する。
【解決手段】
半導体集積回路を構成するトランジスタの特性変動を補正するための制御信号を生成する補正回路１０であって、電源端子と制御信号を取り出す制御ノードとの間にＰチャネル型トランジスタ２ｂを、制御ノードと接地端子との間にＮチャネル型トランジスタ２ａを夫々備え、Ｐチャネル型トランジスタ２ｂのゲートに内部生成した電源電圧と接地電圧との間の中間電圧を入力し、Ｎチャネル型トランジスタ２ａのゲートに電源電圧を入力する。 （もっと読む）

【課題】 配置面積を増大させることなく高い精度で長期の遅延時間を持つ遅延信号を発生可能な遅延回路を提供する。
【解決手段】 本発明の遅延回路は、エッジを有する入力信号Ｓｉｎを順次伝送可能に縦続接続された４段構成の回路と、各段の伝送信号を遅延させる共通遅延回路３を備え、初段入力側回路１１に入力信号Ｓｉｎを入力し、２〜４段目入力側回路１２〜１４に前段の回路にて遅延された伝送信号Ｔ１〜Ｔ３を入力する。各段の回路では、入力された信号のエッジのタイミングから、当該回路にて共通遅延回路３により遅延された伝送信号のエッジのタイミングまでの所定期間は共通遅延回路３を信号経路中に接続し、それ以外の期間は共通遅延回路３を信号経路中から切り離すように経路制御を行い、各段での単位遅延時間Δｔに対し、初段から４段目の回路から、入力信号ＳｉｎをΔｔの１〜４倍だけ遅延させた遅延信号Ｄ１〜Ｄ４を取り出し可能である。 （もっと読む）

【課題】外部クロックに同期して内部クロックを発生させ、この内部クロックを用いてオフチップドライバ回路におけるデータ出力動作を制御する際に、オフチップドライバ回路の出力データが“Ｈ”レベルと“Ｌ”レベルのどちらでもあっても、オフチップドライバ回路における信号遅延時間を補償する。
【解決手段】出力制御信号に基づいてデータを出力し、“Ｈ”レベルデータ出力時と“Ｌ”レベルデータ出力時における出力制御信号からデータ出力までの信号遅延時間が異なるオフチップドライバ回路９２と、上記オフチップドライバ回路で“Ｈ”レベルデータの出力時に使用される第１の出力制御信号を発生する第１の出力制御信号発生回路９４ａと、上記オフチップドライバ回路で“Ｌ”レベルデータの出力時に使用される第２の出力制御信号を発生する第２の出力制御信号発生回路９４ｂとを具備している。 （もっと読む）

【課題】 クロックによる過渡電流の集中を防ぐことで、不要輻射を抑える。
【解決手段】 １チップのＡＳＩＣを構成する回路で少なくとも同一クロックで駆動されるブロックは、複数ブロックに分割され、当該ＡＳＩＣのクロック入力端子からのクロックの伝播遅延が各ブロック毎に互いに異なるように、当該クロック入力端子から、各ブロックのクロック入力端子までのクロックのデレーを、その間に挿入されるクロックバッファのゲートのデメンジョン（ゲート幅、ゲート長）を変更してタイミング調整設計を行い、その結果を用いてブロックのレイアウト及び配線が行われる様にＡＳＩＣを提供する。 （もっと読む）

【課題】 遅延調整の精度低下を防止する。
【解決手段】 半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルであって、入力される信号を整形する入力段Ａと、整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部Ｄと、遅延調整部Ｄから出力された信号を整形する出力段Ｅと、を備える。 （もっと読む）

第１論理レベルの期間が一部重複する第１及び第２の入力信号を受信して、第１論理レベルの期間が重複しない第１及び第２の出力信号を出力する論理回路が、 前記第１の入力信号の第２論理レベルから第１論理レベルへの遷移を検出したとき、前記第１の出力信号を第２論理レベルから第１論理レベルへ遷移させる手段と、前記第１の入力信号の前記遷移の検出時に前記第２の入力信号が第１論理レベルであることを検出したとき、前記第２の出力信号を第１論理レベルから第２論理レベルへ遷移させる手段とを備える。
（もっと読む）

【課題】 本発明の課題は、電流源の設定電流が小さい場合でも高精度な遅延時間を得ることができる遅延回路及び発振回路を提供することである。
【解決手段】 電流値が設定可能な電流源（Ｉ１）と、電流源によって充電されるコンデンサ（Ｃ１）と、コンデンサに蓄積されたの電荷を放電するスイッチング素子（Ｍ１〜Ｍ１０）と、コンデンサの充電電圧と基準電圧とを比較するコンパレータ（ＣＭＰ１）とを備え、スイッチング素子がオフしてコンデンサの充電を開始し、コンデンサの電圧が基準電圧に達するまでの時間を遅延時間として出力する遅延回路において、電流源の設定電流値が小さい場合は、スイッチング素子のリーク電流を少なくしている。 （もっと読む）