【課題】遅延を有する論理回路から検出した信号を直接利用して、その論理回路の電源電圧の制御を行うような機構が求められている。
【解決手段】本発明は、本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。 （もっと読む）

【課題】モードパッドの配置に関して、レイアウト的な制限がかかっていた。
【解決手段】本発明に係る半導体装置は、第１内部端子と、第２内部端子と、前記第２内部端子に接続され、第２内部端子が第１参照電位に電気的に接続される状態と接続されない状態とを切り替える第１スイッチ回路と、第２内部端子に接続され、第２内部端子が第２参照電位に電気的に接続される状態と接続されない状態とを切り替える第２スイッチ回路と、第１及び第２内部端子に接続され、第１内部端子の電位と第２内部端子の電位とを比較する比較器と、を備える半導体装置であって、第１及び第２スイッチ回路は、第１内部端子の電位に応じて排他的に動作することを特徴とする。 （もっと読む）

【課題】 出力回路の発生する電源ノイズを低減する電源ノイズキャンセル回路において、出力回路に接続される負荷に基づいてキャンセルタイミングを設定する。
【解決手段】 電源ＶＤＤ０と接地ＧＮＤ０との間に接続されその入力端が入力端子にその出力端が出力端子に接続された出力回路と、入力端子と出力端子とに接続され、入力端子と出力端子との電位差に基づいて出力端子に電源ＶＤＤ０から流れ込む電流又は出力端子から接地ＧＮＤ０に流れ出す電流をキャンセルする電流を発生させる電源ノイズキャンセル回路とを備える。 （もっと読む）

【課題】高速低消費電力で閾値制御が可能な入力バッファ回路及び入力装置を提供する。
【解決手段】入力バッファ回路３０は、バイアス電圧生成回路１００で生成されたバイアス電圧ＰＬＶ及びこれよりもレベルの高いバイアス電圧ＮＬＶにより動作する回路である。この回路３０は、バイアス電圧ＰＬＶよりも低い第１の電圧が入力されると、オン状態になってその第１の電圧をノードＮ３２から出力するＮＭＯＳ３２と、バイアス電圧ＮＬＶよりも高い第２の電圧が入力されると、オン状態になってその第２の電圧をノードＮ３３へ出力するＰＭＯＳ３３と、ノードＮ３２から出力される第１の電圧をラッチして第１の論理の電圧をノードＮ３４へ出力するラッチ回路３４と、ノードＮ３３から出力される第２の電圧をラッチして第２の論理の電圧をノードＮ３４へ出力するラッチ回路３５とを有している。 （もっと読む）

【課題】ヒューズのカッティング有無によってスペックで定められた駆動力以外の駆動力にデータドライバの駆動力を調節できるようにすることによって、使用者の要求に合わせてデータドライバの駆動力を容易に調節できるようにした駆動能力調節回路及びデータ出力回路を提供する。
【解決手段】ヒューズのカッティング有無によってヒューズ信号を生成するヒューズ信号生成部と、前記ヒューズ信号に応答して選択信号を生成する選択信号生成部と、設定信号を受信し、前記選択信号に応答して駆動制御信号を生成する駆動制御信号生成部と、前記駆動制御信号をデコーディングして駆動信号を生成する駆動信号生成部と、を含む駆動能力調節回路を構成する。 （もっと読む）

【課題】電源電圧の低電圧側の電圧と高電圧側の電圧との間の中間電圧での駆動を、トランジスタのゲート酸化膜に高耐圧素子構造を適用することなく実現できるようにする。
【解決手段】第１，第２出力バッファ回路２０，３０Ａを用いた駆動回路１０において、当該駆動回路１０を構成するトランジスタのゲート酸化膜にその耐圧ΔＶｌｉｍを超える電圧を印加することなく、第１出力バッファ回路２０の作用によって耐圧ΔＶｌｉｍを超えた電圧振幅ＶＬ−ＶＨで駆動する。これに加えて、第２出力バッファ回路３０Ａにおいて、出力端子３５側のトランジスタＭｐ３２，Ｍｎ３２を、バイアス電圧の定常印加でなく、耐圧範囲内の電圧（ＶＬ〜ＶＤ，ＶＳ〜ＶＨ）で駆動するとともに、ノードＮ３１，Ｎ３２側のトランジスタＭｐ３１，Ｍｎ３１を、耐圧範囲内の電圧でなく、範囲外の電圧ＶＬ〜ＶＨで駆動することで、中間電圧ＶＭでの駆動を実現する。 （もっと読む）

【課題】 電力変換用スイッチング素子を異常電流から保護する際、当該スイッチング素子の制御端子に印加する電圧制御信号のレベルを下げることなく、またバラつきも少ないスイッチング素子を保護する機能を有する電力変換装置を提供する。
【解決手段】 本発明の電力変換装置１は、一対の主端子と主端子対に流れる電流を制御する制御端子とをもち、主端子の低電位側端子が低電位側に接続される電力変換用スイッチング素子１３４〜１３９と、主端子対に流れる主電流を検出する電流検出回路４と、制御端子と低電位側との間に位置する主コンデンサ５と、電流検出回路４によって検出された主電流がスイッチング素子１３４〜１３９の所定値を超えた場合に、制御端子と低電位側との間に主コンデンサ５が電気的に接続されるようにスイッチング動作する保護用スイッチング素子６と、を有することを特徴とする。 （もっと読む）

【課題】入力信号に必要な振幅を低減する。
【解決手段】電源線Ｌ1と出力部Ｎ2との間のトランジスタＴA1のゲートＧ1は容量素子Ｃ1を介して入力部Ｎ1に結合する。電源線Ｌ2と出力部Ｎ2との間のトランジスタＴA2のゲートＧ2は容量素子Ｃ2を介して入力部Ｎ1に結合する。トランジスタＴB3は、電源線Ｌ1からみてゲートＧ1の方向を順方向として電源線Ｌ1とゲートＧ1との間にダイオード接続される。トランジスタＴB4は、ゲートＧ1からみて電源線Ｌ1の方向を順方向として電源線Ｌ1とゲートＧ1との間にダイオード接続される。トランジスタＴB3の閾値電圧ＶT3がトランジスタＴA1の閾値電圧ＶT1を上回り、かつ、トランジスタＴB3の閾値電圧ＶT3とトランジスタＴB4の閾値電圧ＶT4との加算が減少するように、トランジスタＴB3およびトランジスタＴB4の各々のバックゲートＢの電位ＶBが設定される。 （もっと読む）

【課題】回路規模及び制御配線の増大を回避し、走査線駆動の一斉動作時の雑音やそれに伴う電磁輻射妨害を低減する。
【解決手段】容量性負荷駆動回路は、複数の駆動信号を一斉に動作させる入力制御信号を遅延させる少なくとも１つの遅延素子と、入力制御信号を受けるものと、遅延信号を受けるものとからなる複数のタイミング回路と、複数のタイミング回路からの対応する出力信号を受け、駆動信号を出力する複数の高電圧出力回路とを備える。複数の高電圧出力回路は、入力される出力信号に応じて分類分けされており、分類毎に異なる複数の位相で変化する複数の駆動信号を出力する。 （もっと読む）

【課題】ソフトシャットダウン機能を有するパワーデバイスドライブ装置の出力端子とパワーデバイスを接続する信号線を短縮化する。
【解決手段】パワーデバイスドライブ装置５０には、光結合部１とパワーデバイスドライブ回路部２が設けられる。パワーデバイスドライブ回路部２には、ドライバ部２１、ディセイブル回路２２、Ｉ／Ｖ変換回路２３、サンプルホールド回路２４、ソフトシャットダウン回路２５、制御端子ＰＤｉｓｂ、Ｖｃｃ端子ＰＶｃｃ、Ｖｏ端子ＰＶｏ、及びＶｓｓ端子ＰＶｓｓが設けられる。ＩＧＢＴ４の短絡等の異常事態が発生したとき、制御信号Ｓｓｅｔがディセイブル状態となる。ディセイブル状態の制御信号Ｓｓｅｔがディセイブル回路２２に入力され、出力部から出力される信号がＨｚ状態となり、ソフトシャットダウン回路２５のＮｃｈ ＭＯＳトランジスタＮＭＴ３が“ＯＮ”しＩＧＢＴ４をソフトシャットダウン状態にする。 （もっと読む）

【課題】出力の最大振幅の幅が狭まることを軽減することができるインバータ回路を提供する。
【解決手段】第１トランジスタの一方のソース／ドレイン領域は第２トランジスタの一方のソース／ドレイン領域に、第２トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に、ゲート電極は第３トランジスタの一方のソース／ドレイン領域に、第３トランジスタのゲート電極は他方のソース／ドレイン領域に、第３トランジスタの他方のソース／ドレイン領域は一方の電圧供給線に接続され、第２トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とが接続されたノード部には第４トランジスタの一方のソース／ドレイン領域が、第１トランジスタ及び第４トランジスタの他方のソース／ドレイン領域は他方の電圧供給線に接続され、第１トランジスタのゲート電極及び第４トランジスタのゲート電極には入力信号が印加される。 （もっと読む）

【課題】回路規模及び制御配線の増大を回避し、ＰＤＰ駆動回路の一斉動作時の雑音やそれに伴うＥＭＩを低減する。
【解決手段】ＰＤＰ駆動用半導体集積回路は、入力信号を入力信号の振幅よりも大きい振幅を有する高電圧パルスに変換して出力するＰＤＰ駆動回路を複数備える。複数のＰＤＰ駆動回路の各々が、互いに異なるタイミングで動作して高電圧パルスを順次出力する順次動作機能と、複数のＰＤＰ駆動回路の各々が全て同じタイミングで動作して高電圧パルスを一斉に出力する一斉動作機能とを有する。順次動作時及び一斉動作時の双方において、高電圧パルスの電圧レベルがロウレベルからハイレベルに変化する速度及びロウレベルからハイレベルに変化する速度のうちの少なくとも１つを制御する。 （もっと読む）

【課題】飛び込みによる影響を軽減できるブートストラップ回路を提供する。
【解決手段】同一導電型の第１乃至第３トランジスタから構成され、第１トランジスタにおいて、一方のソース／ドレイン領域は第２トランジスタの一方のソース／ドレイン領域に接続され、他方のソース／ドレイン領域には２相のクロックの一方が印加され、ゲート電極は第３トランジスタの一方のソース／ドレイン領域に接続され、第２トランジスタにおいて、他方のソース／ドレイン領域は電圧供給線に接続され、第３トランジスタにおいて、他方のソース／ドレイン領域には入力信号が印加され、ゲート電極には２相のクロックの他方が印加され、第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とはノード部を構成し、第２トランジスタのゲート電極には２相のクロックの他方が印加され、ノード部と電圧供給線との間に、容量部が接続されている。 （もっと読む）

【課題】同一導電型のトランジスタから成るインバータ回路を提供する。
【解決手段】インバータ回路は否定論理構成部と出力回路部とから構成されており、出力回路部は同一導電型の２つのトランジスタから構成されており、出力回路部を構成する２つのトランジスタを、第１出力トランジスタ、及び、第２出力トランジスタと表すとき、第１出力トランジスタの一方のソース／ドレイン領域と第２出力トランジスタの一方のソース／ドレイン領域とは接続されており、第２出力トランジスタのゲート電極は、否定論理構成部の出力側に接続されており、第１出力トランジスタの他方のソース／ドレイン領域には第１電圧が印加され、第２出力トランジスタの他方のソース／ドレイン領域には第２電圧が印加され、第１出力トランジスタのゲート電極、及び、否定論理構成部の入力側には、入力信号が印加される。 （もっと読む）

【課題】アクティブモードとスタンバイモードとの切替えが実行されても、出力電圧の変動が小さい電源回路を提供する。
【解決手段】電源回路は、第１のノードＭ１と出力端子２０との間に接続された第１のトランジスタＮ１と、電圧源１０と第２のノードＭ２との間に接続された第２のトランジスタＮ２と、電圧源１０と第１のノードＭ１との間に接続された第１のスイッチング素子Ｐ１と、第２のノードＭ２と出力端子との間に接続され、ゲートが第１のスイッチング素子Ｐ１のゲートに接続された第２のスイッチング素子Ｐ２と、第１および第２のトランジスタＮ１、Ｎ２のそれぞれのゲートに一定電圧を印加するレギュレータＡとを備え、スタンバイ状態の場合に第１および第２のスイッチング素子は導通し、アクティブ状態の場合に第１および第２のスイッチング素子は非導通となる。 （もっと読む）

【課題】自己のアームの半導体スイッチング素子のターンオン時のコレクタ・エミッタ過電圧の抑制のみならず、他方のアームの半導体スイッチング素子の還流ダイオードのリカバリ電圧の過電圧の抑制も可能とすることである。
【解決手段】アクティブゲート回路１２ａのリカバリ過電圧抑制手段１６ａは、電力変換器のレグを形成する一対のアームのうちの一方のアームの半導体スイッチング素子Ｓ１のターンオン時に他方のアームの還流ダイオードＤ２のリカバリ電圧の過電圧を抑制するように一方のアームの半導体スイッチング素子Ｓ１のゲート電流を調整する。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とで構成される。トランジスタＴR1およびトランジスタＴR2の各々のバックゲートには閾値制御信号Ｃ1が供給される。閾値制御信号Ｃ1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】 簡易な構造を有する出力回路等を提供する。
【解決手段】 出力回路（１４）は、ゲートを有する出力トランジスタ（ＯＤ）と、画素データ（ＬＴ）に応じて、第１のストローブ信号（ＳＴＢ）の波形をゲートに伝えるスイッチング素子（４２）と、を備える。出力回路（１４）は、第２のストローブ信号（ＸＳＴＢ）を入力し、第２のストローブ信号に基づく第３のストローブ信号（ＳＴＢ）を生成する信号生成回路（４４）を、さらに備えることができる。第３のストローブ信号（ＳＴＢ）の立ち上がり時間（７２）は、第２のストローブ信号（ＸＳＴＢ）の立ち上がり時間より長く、かつ／または、第３のストローブ信号（ＳＴＢ）の立ち下がり時間（７４）は、第２のストローブ信号（ＸＳＴＢ）の立ち下がり時間より長い。スイッチング素子（４２）は、画素データ（ＬＴ）に応じて、第３のストローブ信号（ＳＴＢ）の波形をゲートに伝えることができる。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1と、Ｎチャネル型のトランジスタＴR2とで構成される。信号供給点Ｒ1とトランジスタＴR1のチャネルコンタクト領域Ａとの間には容量Ｃ1が介在し、信号供給点Ｒ1とトランジスタＴR2のチャネルコンタクト領域Ａとの間には容量Ｃ2が介在する。信号供給点Ｒ1には閾値制御信号ＳC1が供給される。閾値制御信号ＳC1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】立ち上がりと立ち下がりのスルーレートを対称とすることができ、２Ｈ反転駆動時の駆動電流を確保すること。
【解決手段】本発明の一態様に係る演算増幅器は、第１電源及び第２電源との間に直列に接続された第１出力トランジスタ及び第２出力トランジスタと、前記第１出力トランジスタ及び第２出力トランジスタの間のノードに接続された出力端子と、前記第１出力トランジスタのゲートと前記出力端子との間、及び、前記第２出力トランジスタのゲートと前記出力端子との間の一方のみに設けられた位相補償素子と、記第１出力トランジスタのゲート及び前記第２出力トランジスタのゲートとの間に接続された浮遊電流源とを備えたものである。 （もっと読む）