【課題】発振回路と信号入出力回路とを切り替えて使用可能な半導体装置、及びその制御方法を提供することである。
【解決手段】本発明にかかる半導体装置は、発振素子１が接続可能な第１及び第２の外部接続端子２、３と、反転増幅器４と、反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗５と、反転増幅器４の入力側に接続されたカップリング容量１１に印加されるバイアスを安定化するバイアス安定化回路６と、第１の信号入出力部７と、第２の信号入出力部８と、を備える。半導体装置を発振回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を動作状態とし、第１及び第２の信号入出力部７、８を停止状態とする。信号入出力回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を停止状態とし、第１及び第２の信号入出力部７、８を動作状態とする。 （もっと読む）

【課題】超音波診断システム等に用いられる送信ドライバにて、出力トランジスタの製造ばらつきに依存せず、一定の出力波形の傾きを得る半導体集積回路装置を提供する。
【解決手段】出力トランジスタのゲート幅を縮小し模造したレプリカを同一基板上に作成しかつ近接して配置することで両者が同じ製造ばらつきを持つ特徴を利用し、レプリカのオン抵抗が理想値と同じになるゲートソース電圧を、出力トランジスタのゲートソース間に与える電位差にする。 （もっと読む）

【目的】ハーフブリッジ回路などに用いることができ、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができるレベルシフト回路を提供する。
【構成】高電位側駆動回路１０中のレベルシフト回路に、ラッチ回路３０およびラッチ回路３０の前段に、２つの入力Ｖ１，Ｖ２が共にＬであることを検出すると出力を高インピーダンスにする伝達回路２０を設けたので、dv/dtノイズによる誤信号を効果的にブロックすることができる。この伝達回路２０は、ブロックを完全にするために回路の一部の遅延をわざと長くすることは必要ないので、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができる。 （もっと読む）

【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。
【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 （もっと読む）

【課題】レベルシフタによる面積の増加や電力の増加がなく、高耐圧Ｐ型ＦＥＴの電流能力を分散させるレベルシフト出力回路を提供すること。
【解決手段】レベルシフタ４０は、電源ＮＶＤＤ３と電源ＮＧＮＤ間に接続され、入力信号Ｓｉｎ１“Ｌ”に応じて出力信号“Ｌ”を出力し、入力信号Ｓｉｎ２“Ｈ”に応じて出力信号“Ｈ”を出力する。高圧インバータ５０−１〜５０−ｚは、電源ＮＶＤＤ３と電源ＮＧＮＤ間に接続され、制御信号Ｓｃｔｒ１“Ｌ”とレベルシフタ４０からの出力信号“Ｌ”とに応じて出力信号“Ｈ”を出力し、制御信号Ｓｃｔｒ２“Ｈ”とレベルシフタ４０からの出力信号“Ｈ”とに応じて出力信号“Ｌ”を出力する。高耐圧Ｐ型ＦＥＴ６０−１〜６０−ｚは、電源ＮＶＤＤ３と電源出力ノードＮＶＤＤ２間に接続され、それぞれ、高圧インバータ５０−１〜５０−ｚからの出力信号“Ｌ”に応じて電圧ＶＤＤ３を供給する。 （もっと読む）

【課題】負荷を駆動するスイッチング素子を適正な温度範囲で駆動させる技術を提供する。
【解決手段】通常制御状態では、ＭＣＳ２０は、電源電圧や指示値等に基づき、モータ６０の動作状態をＰＷＭ駆動、ＤＣ駆動及び出力停止に遷移させる。ＭＣＳ２０は、自己診断出力回路４０の出力や温度検出回路７０の出力のモニタリングの結果、異常が発生していると判断した場合、ＭＣＳ２０はモータ６０のモータ制御状態を、フェイルセーフ制御Ｉに遷移させる。ここで、ＰＷＭ駆動中であれば、ＭＣＳ２０は、温度検出回路７０の出力に基づいてＩＰＳ３０の温度を算出し、所定温度以上、例えば１１０度以上であると判断すると、モータの駆動態様をＰＷＭ駆動からＤＣ駆動へと遷移させる。 （もっと読む）

【課題】低電圧の制御信号を高電圧の制御信号に変換して出力する高圧用のドライブ回路において、待機時の消費電力を削減することができるようにする。
【解決手段】低圧部１からの制御信号ａ１〜ｄ１及びａ２〜ｄ２により高圧部２のトランジスタＭＮ１〜ＭＮ８を駆動し、操作対象３に駆動信号を出力する。その際、低圧部１からの制御信号ａ１〜ｄ１をそれぞれ論理積ゲートＱ１〜Ｑ４の一方の入力端子を介して高圧部２のトランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートに入力し、論理積ゲートＱ１〜Ｑ４の他方の入力端子には高圧部２のオン／オフ信号を入力する。 （もっと読む）

【課題】誤検出を防止しながら、大電流を流し続けることによる素子の劣化および破損を防止できるスイッチング駆動回路用の短絡保護回路を提供する。
【解決手段】スイッチング駆動回路４の出力側に、短絡状態を検出する短絡検出回路１が接続され、ブランキング回路２により短絡状態がブランキング期間を経過した場合に短絡状態の信号が出力され、その信号に基づいてスイッチング駆動回路４の動作の停止および復帰を制御回路３により制御する。この制御回路３が、停止信号発生回路３１および復帰信号発生回路３２の他に、第１のブランキング期間より短い時間の第２のブランキング期間を設定するブランキング期間の変更回路３３を有しており、さらに、停止および復帰の回数が所定回数（ｎ回）連続して繰り返した場合に、スイッチング駆動回路４の動作を完全に停止させて自動復帰させない非復帰信号発生回路を有している。 （もっと読む）

【課題】ハイ・インピーダンスにする際に発生する電源ノイズを低減させる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１０は、データ信号ＤＡ及び制御信号ＤＣに基づいて、ＰＭＯＳトランジスタＴ１をオンからオフさせＮＭＯＳトランジスタＴ２をオフからオンさせて出力端子Ｐｏを第１状態に、ＰＭＯＳトランジスタＴ１をオフからオンさせＮＭＯＳトランジスタＴ２をオンからオフさせて出力端子Ｐｏを第２状態に、又、両トランジスタＴ１，Ｔ２をオフさせて出力端子Ｐｏをハイ・インピーダンスとなる。そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする （もっと読む）

【課題】１個のスイッチング素子を制御して負荷に電流を供給する場合でも、スイッチングノイズおよびスイッチング損失を低減する。
【解決手段】スイッチング素子制御装置（１）は、第１の信号を受けて、低電圧でスイッチング素子（ＳＷ１）をオン制御する第１の制御回路（１１）と、スイッチング素子（ＳＷ１）が低電圧でオン制御されてから第２の信号を出力するオンタイミング制御回路（１２）と、第２の信号を受けて、低電圧よりも高い電圧でスイッチング素子（ＳＷ１）を引き続きオン制御する第２の制御回路（１３）と、を備えている。 （もっと読む）

【課題】システムの異常時にオフする保護回路において、面積を増大させずに急速放電を実現する。
【解決手段】電源端子と出力端子の間に接続され、当該出力端子に接続される負荷に電流を出力する出力トランジスタを、システムの異常時にオフする保護回路であって、出力トランジスタの前記ゲート電極と電源端子との間に接続され、システムの異常時に、ゲート電極の電位を電源電位と等しくなるまで放電させる第１の放電部と、出力トランジスタのゲート電極とソース電極との間に接続され、システムの異常時に、ゲート電極の電位を出力電位と等しくなるまで放電させる第２の放電部とを有し、システムの異常を検出したら、出力トランジスタのゲート電極を電源電位と等しくなるまで放電させ、出力トランジスタのゲート電極の電位を出力電位と等しくなるまで放電させる。 （もっと読む）

【課題】低消費電流でノイズ耐性に優れた高圧側パワートランジスタを駆動する回路を提供する。
【解決手段】低圧側入力信号（ＨＩＮ）に従って短い期間活性状態となるワンショットパルス（ＯＮ＿Ｂ）を生成するワンショット回路（１１）を設ける。第１および第２の電流供給部（１４，１６）により、入力信号およびワンショットパルスの発生するワンショットパルス信号に従って内部ノード（１５）に電流を供給する。第１の内部ノードを流れる電流をウイルソンカレントミラー回路（２０）で受け、電流検出部（Ｒ３）により電圧信号に変換し、ゲートドライバ（ＤＲＶ）により、スイッチングパワートランジスタの駆動信号を生成する。 （もっと読む）

【課題】出力負荷を駆動する電圧帰還型Ｄ級増幅回路の周波数特性を改善する。
【解決手段】入力信号のＰＷＭ変調を行なう比較回路（２６Ａ，２６Ｂ）に、ＰＷＭキャリアとなる三角波（ＴＯＳＣ）を与える三角波信号発生器（３０）に対し、三角波の勾配を補正する三角波補正回路（３２）を設ける。三角波（ＴＯＳＣ）のスルーレート（勾配）を出力回路駆動用指令値（ＣＯＭＰＯＵＴＰ，ＣＯＭＰＯＵＴＭ）のデューティが５０％近傍となる領域において小さくする。 （もっと読む）

【課題】ゲート面積を増大させることなく、電界効果トランジスタ間のしきい値電圧のバラツキを自律的に補正させる。
【解決手段】補正回路１２は、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より大きい場合、その電気的特性の劣化量の小さい方の半導体素子の劣化を進行させ、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より小さい場合、その電気的特性に差のある半導体素子の劣化を所定の周期ごとに交互に進行させる。 （もっと読む）

【課題】パルス信号を停止した場合に半導体スイッチング素子のオン期間の増大を防止できる半導体スイッチング素子のドライブ回路。
【解決手段】ドライブ回路は、直列に接続された第１半導体スイッチング素子Q1と第２半導体スイッチング素子Q2とを交互にオン動作させ、第1，第2半導体スイッチング素子の制御信号となるパルス信号を生成するパルス信号発生回路2の両端に接続され、コンデンサCとトランスT1の一次巻線Pとの直列回路と、一次巻線とは逆方向に巻回され、発生した電圧を第１半導体スイッチング素子の制御端子に印加するトランスの第１の二次巻線S1と、一次巻線と同方向に巻回され、発生した電圧を第２半導体スイッチング素子の制御端子に印加するトランスの第２の二次巻線S2と、パルス信号が停止されたときにオンすることにより第１半導体スイッチング素子のオン期間を短くさせるスイッチング素子Q3とを備える。 （もっと読む）

【課題】パワースイッチをオンとする際に発生する電源ノイズが許容値を超えないようにし、かつ、内部回路に与える電源電圧の立ち上がり時間を短縮することができるようにした半導体集積回路装置を提供する。
【解決手段】信号処理回路１５に対する電源投入時に、パワースイッチをなすＮＭＯＳトランジスタ２１−１〜２１−４、２２−１〜２２−４のうち、まず、ＮＭＯＳトランジスタ２１−１〜２１−４をオンとする。その後、信号処理回路１５が出力端子２０−１に出力する出力信号ＯＵＴの電圧変化を検出し、電源ノイズがピーク値に達したことが検出されると、ＮＭＯＳトランジスタ２２−１〜２２−４をオンとする。 （もっと読む）

【課題】同時スイッチングノイズを低減するスイッチング制御回路を提供する。
【解決手段】本発明のスイッチング制御回路は、入力端子１、出力端子２及びスイッチング素子を有する出力回路１０と、出力回路１０のスイッチング素子の制御端子に接続され、出力回路１０の出力信号が変化する期間において、入力信号を制御する第１の回路２０と、第１の回路２０の制御端子に接続され、出力回路１０の出力信号が変化する期間において、第１の回路２０に流れる電流を制御する制御信号を生成する第２の回路３０と、を備えている。 （もっと読む）

【課題】出力トランジスタの立ち上がりを円滑にし、電圧の低下を抑制するためのドライバ回路を提供する。
【解決手段】モータドライバ１１のトランジスタ１１１には、プリドライバ２０のバッファ２２に接続される。モータドライバ１１の外部端子ＴＭ１には、レギュレータ２６に接続され、トランジスタ２３１，２３２に電圧を供給する。トランジスタ２３１，２３２のゲート端子は、それぞれトランジスタ２３２，２３１のドレイン端子に接続される。トランジスタ２３１は、入力信号が供給されるトランジスタ２３７に接続され、トランジスタ２３３は、入力信号の反転信号が供給されるトランジスタ２３８に接続される。そして、外部端子ＴＭ１には、トランジスタ２１のゲート端子に接続される。このトランジスタ２１のソース端子は、トランジスタ２３４を介してバッファ２２に接続され、ドレイン端子はレギュレータ２６に接続される。 （もっと読む）

【課題】従来の半導体集積回路は、クロスオーバー電圧の変動幅が増大するという問題があった。
【解決手段】本発明にかかる半導体集積回路は、差動入力の一方に基づいて第１及び第２の信号を生成するプリドライバ４ｃと、差動入力の他方に基づいて第３及び第４の信号を生成するプリドライバ回路４ｄと、ＶＤＤとＶＳＳとの間に設けられ、第１の信号に基づいて制御されるＭＮ４と、第２の信号に基づいて制御されるＭＰ４と、からなる出力回路５ａと、ＶＤＤとＶＳＳとの間に設けられ、第３の信号に基づいて制御されるＭＮ８と、第４の信号に基づいて制御されるＭＰ８と、からなる出力回路５ｂと、ＶＤＤに応じた第１の制御信号を生成する制御信号生成回路６と、を備える。さらに、プリドライバ４ｃは、第１の制御信号に基づいて第１の信号を制御し、第２のプリドライバ４ｄは、第１の制御信号に基づいて第３の信号を制御する。 （もっと読む）

【課題】閾値回路を低消費電力化する。
【解決手段】閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続され、ドレイン端子が出力端子ＯＵＴに接続された第１のＰＭＯＳトランジスタＱ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電流制限部Ｉ１と、第１の端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地された電荷蓄積部Ｃ１とから構成される。電流制限部Ｉ１の電流値は、サブマイクロアンペア以下に設定される。 （もっと読む）