スイッチング素子制御装置およびモータ駆動装置
【課題】１個のスイッチング素子を制御して負荷に電流を供給する場合でも、スイッチングノイズおよびスイッチング損失を低減する。
【解決手段】スイッチング素子制御装置（１）は、第１の信号を受けて、低電圧でスイッチング素子（ＳＷ１）をオン制御する第１の制御回路（１１）と、スイッチング素子（ＳＷ１）が低電圧でオン制御されてから第２の信号を出力するオンタイミング制御回路（１２）と、第２の信号を受けて、低電圧よりも高い電圧でスイッチング素子（ＳＷ１）を引き続きオン制御する第２の制御回路（１３）と、を備えている。
【解決手段】スイッチング素子制御装置（１）は、第１の信号を受けて、低電圧でスイッチング素子（ＳＷ１）をオン制御する第１の制御回路（１１）と、スイッチング素子（ＳＷ１）が低電圧でオン制御されてから第２の信号を出力するオンタイミング制御回路（１２）と、第２の信号を受けて、低電圧よりも高い電圧でスイッチング素子（ＳＷ１）を引き続きオン制御する第２の制御回路（１３）と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子制御装置に関し、特に、負荷が接続されるスイッチング素子の制御に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子の駆動回路において、スイッチング素子のスイッチング時に発生するスイッチング損失やスイッチングノイズを低減することが望まれている。スイッチング損失を低減するために、駆動回路からスイッチング素子のゲート端子を高電圧で駆動してスイッチング動作を高速化すると、電源ラインに流れる電流が短時間に大きく変化してノイズが増大する。
【０００３】
このノイズを低減する手段の一つとして、異なる電流駆動能力を有する複数のスイッチング素子を能力の小さい順に駆動させて電源ラインに流れる電流の時間的変化を小さくすることでスイッチングノイズを低減する駆動回路が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１−２７９６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の駆動回路では、スイッチング素子が多数必要になる。さらに、複数のスイッチング素子のゲート抵抗やゲート容量はそれぞれ固定的であるため、各スイッチング素子は決まったタイミングで駆動する。そのため、スイッチング素子や負荷の特性等が変化した場合、各スイッチング素子の駆動タイミングにズレが生じてノイズやスイッチング損失が発生するおそれがある。この場合、ノイズやスイッチング損失を低減するためには、全てのスイッチング素子のゲート抵抗やゲート容量を再設定しなければならない。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、１個のスイッチング素子を制御して負荷に電流を供給する場合でも、スイッチング素子のスイッチングノイズおよびスイッチング損失を低減することを課題とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するため、本発明では、次のような解決手段を講じた。すなわち、電源ラインと接地ラインとの間に接続され、負荷が接続されるスイッチング素子を制御するスイッチング素子制御装置として、第１の信号を受けて、低電圧でスイッチング素子をオン制御する第１の制御回路と、スイッチング素子が低電圧でオン制御されてから第２の信号を出力するオンタイミング制御回路と、第２の信号を受けて、低電圧よりも高い電圧でスイッチング素子を引き続きオン制御する第２の制御回路と、を備えている。
【０００８】
これによると、まず始めにスイッチング素子を低電圧でオン制御することで、スイッチング素子の出力電流の時間的変化を小さくし、引き続き低電圧より高い通常電圧に切り替えてスイッチング素子をオン制御することで、スイッチング期間を短くすることができる。これにより、スイッチングノイズおよびスイッチング損失を低減することができる。
【０００９】
具体的には、オンタイミング制御回路は、低電圧でオン状態となっているスイッチング素子の負荷接続点の出力電圧を検出し、当該出力電圧が所定値よりも大きくなったときに第２の信号を出力する。あるいは、オンタイミング制御回路は、第１の制御回路が第１の信号を受けてからスイッチング素子の負荷接続点の出力電圧が所定値よりも大きくなるまでの時間を記憶するタイミング記憶部を有し、第１の信号を受けてからタイミング記憶部に記録された時間の経過後に第２の信号を出力する。
【００１０】
これらによると、スイッチング素子が低電圧でオン制御される時間をある程度の長さだけ確保することができる。
【００１１】
好ましくは、スイッチング素子は、ＭＯＳトランジスタであり、低電圧は、ＭＯＳトランジスタから定格電流が供給されるような電圧、より好ましくはそのような電圧のうち最も低いものである。これによると、スイッチング素子を低電圧でオン制御したときに負荷に十分な電流を供給しつつ、ＭＯＳトランジスタのゲート破損を防止することができる。
【発明の効果】
【００１２】
本発明によると、１個のスイッチング素子を制御して負荷に電流を供給する場合でも、スイッチング素子のスイッチングノイズおよびスイッチング損失を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係るスイッチング素子制御装置の構成を示す回路図である。
【図２】図１のスイッチング素子制御装置の具体的構成を示す回路図である。
【図３】図１のスイッチング素子制御装置の動作を表すタイミングチャートである。
【図４】第１の実施形態の変形例に係るスイッチング素子制御装置の構成を示す回路図である。
【図５】第２の実施形態に係るモータ駆動装置の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００１５】
＜第１の実施形態＞
図１は、第１の実施形態に係るスイッチング素子制御装置１の構成を示す回路図である。スイッチング素子制御装置１は、電源ライン８と接地ライン９との間に直列接続されたスイッチング素子ＳＷ１，ＳＷ２をスイッチング制御し、誘導性負荷３７に電流を供給する。スイッチング素子ＳＷ１，ＳＷ２は、ＭＯＳＦＥＴ等のＭＯＳトランジスタで構成されている。
【００１６】
高電圧側制御回路１０は、スイッチング素子ＳＷ１をスイッチング制御する。具体的に、高電圧側制御回路１０は、制御回路１１と、オンタイミング制御回路１２と、制御回路１３とで構成することができる。制御回路１１は、入力端子２６から信号を受けて、ゲート抵抗４１を介して低電圧ＶＬ１をスイッチング素子ＳＷ１に印加してスイッチング素子ＳＷ１をオン制御する。ここで、低電圧ＶＬ１は、スイッチング素子ＳＷ１を構成するＭＯＳトランジスタから定格電流が供給されるような電圧、そのような中でも最も低い電圧（例えば、８Ｖ程度）に設定する。
【００１７】
オンタイミング制御回路１２は、低電圧ＶＬ１が印加されてオン状態となっているスイッチング素子ＳＷ１における負荷接続点の出力電圧ＶＳが所定値よりも大きくなったことを検出したとき信号を出力する。ここで、所定値とは、例えばグランド電位ＧＮＤである。
【００１８】
制御回路１３は、オンタイミング制御回路１２から信号を受けて、ゲート抵抗４１を介して通常電圧ＶＨをスイッチング素子ＳＷ１に印加して引き続きオン制御する。通常電圧ＶＨは例えば３２Ｖ程度である。
【００１９】
低電圧側制御回路２０は、スイッチング素子ＳＷ２をスイッチング制御する。具体的に、低電圧側制御回路２０は、入力端子２７から信号を受けて、ゲート抵抗４２を介して低電圧ＶＬ２をスイッチング素子ＳＷ２に印加してオン制御する。
【００２０】
図２は、スイッチング素子制御装置１の具体的構成を示す回路図である。低電圧側制御回路２０は、例えばバッファ回路２０ａで構成することができる。また同様に、制御回路１１は、バッファ回路１１ａで構成することができる。
【００２１】
オンタイミング制御回路１２は、反転入力端にグランド電位ＧＮＤ、および非反転入力端に出力電圧ＶＳを受けて、これらを比較する比較器１２ａと、比較器１２ａの出力と入力端子２６の信号とを受けるＮＡＮＤ回路１２ｂとで構成することができる。
【００２２】
制御回路１３は、ＮＡＮＤ回路１２ｂの出力を受けて、通常電圧ＶＨを導通させるか否かを切り替えるＭＯＳトランジスタで構成することができる。
【００２３】
次に、本実施形態に係るスイッチング素子制御装置１の動作を説明する。図３は、スイッチング素子制御装置１の動作を表すタイミングチャートである。
【００２４】
時刻ｔ１以前において、スイッチング素子ＳＷ１，ＳＷ２はオフしており、誘導性負荷３７には接地ライン９からダイオードＤ２を介して図１の中矢印の方向に電流Iｏｎが流れている。時刻ｔ１になると、制御回路１１は、入力端子２６の信号を受けて低電圧ＶＬ１を出力する（図３（ａ），（ｂ）参照）。低電圧ＶＬ１の印加によって、ゲート抵抗４１を介してゲート電流ＩＧが流れ、スイッチング素子ＳＷ１の寄生容量３１，３２が充電される（図３（ｃ）参照）。これに伴って、スイッチング素子ＳＷ１のゲート−ソース間電圧ＶＧＳが上昇する（図３（ｄ）参照）。
【００２５】
時刻ｔ２になると、ゲート−ソース間電圧ＶＧＳが閾値Ｖｔを超えて（図３（ｄ）参照）、スイッチング素子ＳＷ１がオンし、スイッチング素子ＳＷ１に電流ＩＤＳが流れ始める（図３（ｆ）参照）。このように、まず始めに低電圧ＶＬ１でスイッチング素子ＳＷ１をオン制御することで、ゲート−ソース間電圧ＶＧＳは緩やかに上昇するため（図３（ｄ）参照）、電流ＩＤＳの増加は従来よりも緩やかになる（図３（ｆ）参照）。
【００２６】
時刻ｔ２から時刻ｔ３の間、電流Ｉｏｎの一部は電流ＩＤＳから供給され、不足分はダイオードＤ２を介して供給される。
【００２７】
時刻ｔ３になると、電流ＩＤＳが誘導性負荷３７に電気エネルギを十分に供給できる大きさとなり、出力電圧ＶＳが上昇し始める（図３（ｅ）参照）。このとき、スイッチング素子ＳＷ１のゲート−ソース間電圧ＶＧＳは一定電圧で平滑化される（図３（ｄ）参照）。このゲート−ソース間電圧ＶＧＳの平滑化はＭＯＳトランジスタの一般的な特性である。
【００２８】
時刻ｔ３から時刻ｔ４の間に、オンタイミング制御回路１２は、出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなったことを検出し、信号を出力する。制御回路１３は、この信号を受けて通常電圧ＶＨでスイッチング素子ＳＷ１を引き続きオン制御する（図３（ｂ）参照）。
【００２９】
時刻ｔ３から時刻ｔ５にかけて、出力電圧ＶＳの上昇によってダイオードＤ２に逆バイアスがかかる。このため、リカバリ電流が発生し、電流ＩＤＳのオーバーシュートが発生する（図３（ｆ）参照）。しかし、この期間における出力電圧ＶＳは従来よりも小さいため、電流ＩＤＳのオーバーシュートは従来よりも少ない。
【００３０】
時刻ｔ６になると、出力電圧ＶＳはハイレベルとなり、一定であったゲート−ソース間電圧ＶＧＳが上昇し始める（図３（ｄ），（ｅ）参照）。これとともに、スイッチング損失は収束する（図３（ｇ）参照）。
【００３１】
電源ライン８のインダクタンス成分によって、電流ＩＤＳが特に大きく変化する時刻ｔ２から時刻ｔ３の期間において、スイッチングノイズが発生する。また、スイッチング素子ＳＷ１がオン制御される時刻ｔ２以降のスイッチング期間において、スイッチング損失が発生する（図３（ｇ）参照）。
【００３２】
スイッチングノイズは、電流ＩＤＳの時間的変化であるｄＩＤＳ／ｄｔに依存する。ここで、
ｄＩＤＳ／ｄｔ＝μ・Ｃｏｘ・Ｗ／Ｌ・（ＶＧＳ−Ｖｔ）・ｄＶＧＳ／ｄｔ
で表される。
なお、
Ｃｏｘ：トランジスタのゲート酸化膜容量
μ：電子の移動度
Ｗ：ゲート幅
Ｌ：ゲート長
Ｖｔ：トランジスタの閾値
である。
【００３３】
これによると、ｄＩＤＳ／ｄｔは、ゲート−ソース間電圧ＶＧＳの時間的変化であるｄＶＧＳ／ｄｔに比例する。ここで、
ｄＶＧＳ／ｄｔ＝ＩＧ（ｔ）／ＣＧ＝（Ｖｏｎ−ＶＧ（ｔ））／ＲＧ・１／ＣＧ
で表される。
なお、
ＩＧ：ゲート電流
ＣＧ：ゲート容量
Ｖｏｎ：制御回路の出力電圧
ＶＧ：ゲート電圧
ＲＧ：ゲート抵抗
である。
【００３４】
したがって、スイッチングノイズの低減は、出力電圧Ｖｏｎを低くすることで実現することができる。一方、スイッチング損失の低減は、スイッチング期間の短縮、すなわち、出力電圧Ｖｏｎを高くすることで実現することができる。
【００３５】
本実施形態に係るスイッチング素子制御装置１によれば、まず始めに低電圧ＶＬ１でスイッチング素子ＳＷ１をオン制御することで、時刻ｔ２から時刻ｔ３の期間におけるゲート−ソース間電圧ＶＧＳが緩やかに上昇するため、ｄＶＧＳ／ｄｔひいては、ｄＩＤＳ／ｄｔを低減することができる。さらに、時刻ｔ３から時刻ｔ４の期間で通常電圧ＶＨでスイッチング素子ＳＷ１を引き続きオン制御することで、その期間以降のｄＶＧＳ／ｄｔを大きくすることができるため、スイッチング期間を短縮することができる。したがって、スイッチングノイズおよびスイッチング損失の両方を低減することができる。
【００３６】
なお、スイッチング素子ＳＷ１，ＳＷ２として、ＩＧＢＴ等を用いても良い。また、スイッチング素子制御装置１を、高電圧側制御回路１０およびゲート抵抗４１で構成しても良い。この場合、接地ライン９にはダイオードＤ２のみを接続して、スイッチング電源として用いることができる。
【００３７】
また、スイッチング素子ＳＷ１，ＳＷ２を同一特性としても良い。この場合、低電圧側制御回路２０および制御回路１１の低電圧ＶＬ１，ＶＬ２を同一の電位とすることができ、ゲート抵抗４１，４２の値を容易に設定することができる。
【００３８】
−第１の実施形態の変形例−
図４は、第１の実施形態の変形例に係るスイッチング素子制御装置１Ａの構成を示す回路図である。オンタイミング制御回路１２Ａは、タイミング記憶部１４を有している。
【００３９】
オンタイミング制御回路１２Ａは、スイッチング素子制御装置１Ａの動作中において、制御回路１１が入力端子２６の信号を受けてから出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなるまでの時間を測定する。タイミング記憶部１４は、その時間を記憶する。
【００４０】
オンタイミング制御回路１２Ａは、入力端子２６の信号を受けて、タイミング記憶部１４に記憶された時間を経過すると、信号を出力する。
【００４１】
なお、オンタイミング制御回路１２Ａは、制御回路１１が入力端子２６の信号を受けてから出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなるまでの時間を測定しなくても良い。この場合、タイミング記憶部１４にあらかじめ、制御回路１１が入力端子２６の信号を受けてから出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなるまでの相当時間を記憶させておけば良い。
【００４２】
以上、本変形例によると、スイッチング素子制御装置１Ａの動作中に、出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなるのを毎回検出しなくても、第１の実施形態と同様の効果を得ることができる。
【００４３】
なお、負荷は容量性負荷あるいは抵抗性負荷等であっても良い。
【００４４】
＜第２の実施形態＞
図５は、第２の実施形態に係るモータ駆動装置５０の構成を示す回路図である。モータ駆動装置５０は、電流供給部５５から三相モータ６０の各巻線Ｕ，Ｖ，Ｗに電流を供給する。電流供給部５５は、並列接続された３つのハーフブリッジ５６で構成される。各ハーフブリッジ５６におけるスイッチング素子ＳＷ１，ＳＷ２は、各ハーフブリッジ５６に対応するスイッチング素子制御装置１，１Ａによってスイッチング制御される。スイッチング素子制御装置１，１Ａは、図１または図４に示したスイッチング素子制御装置である。本実施形態によると、三相モータ６０を高効率で駆動することができる。
【００４５】
なお、本実施形態に係るモータ駆動装置５０は、例えば、洗濯機、空調機等のモータを備えた家電機器に適用することができる。また、プリンタ、複写機等の事務機器に適用することもできる。さらに、電気自動車等、およそ動力源であるモータを備えた移動体にも適用することができる。
【産業上の利用可能性】
【００４６】
本発明に係るスイッチング素子制御装置は、誘導性負荷に電流を供給するようなスイッチング素子のスイッチングノイズおよびスイッチング損失を低減できるため、高効率なスイッチング電源として有用であり、モータを動力源とする機器や移動体等に有用である。
【符号の説明】
【００４７】
１，１Ａ スイッチング素子制御装置
８ 電源ライン
９ 接地ライン
１１ 制御回路（第１の制御回路）
１２，１２Ａ オンタイミング制御回路
１３ 制御回路（第２の制御回路）
１４ タイミング記憶部
３７ 誘導性負荷
５０ モータ駆動装置
５５ 電流供給部
５６ ハーフブリッジ
６０ 三相モータ（モータ）
ＳＷ１ スイッチング素子
Ｕ，Ｖ，Ｗ 巻線
【技術分野】
【０００１】
本発明は、スイッチング素子制御装置に関し、特に、負荷が接続されるスイッチング素子の制御に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子の駆動回路において、スイッチング素子のスイッチング時に発生するスイッチング損失やスイッチングノイズを低減することが望まれている。スイッチング損失を低減するために、駆動回路からスイッチング素子のゲート端子を高電圧で駆動してスイッチング動作を高速化すると、電源ラインに流れる電流が短時間に大きく変化してノイズが増大する。
【０００３】
このノイズを低減する手段の一つとして、異なる電流駆動能力を有する複数のスイッチング素子を能力の小さい順に駆動させて電源ラインに流れる電流の時間的変化を小さくすることでスイッチングノイズを低減する駆動回路が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１−２７９６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の駆動回路では、スイッチング素子が多数必要になる。さらに、複数のスイッチング素子のゲート抵抗やゲート容量はそれぞれ固定的であるため、各スイッチング素子は決まったタイミングで駆動する。そのため、スイッチング素子や負荷の特性等が変化した場合、各スイッチング素子の駆動タイミングにズレが生じてノイズやスイッチング損失が発生するおそれがある。この場合、ノイズやスイッチング損失を低減するためには、全てのスイッチング素子のゲート抵抗やゲート容量を再設定しなければならない。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、１個のスイッチング素子を制御して負荷に電流を供給する場合でも、スイッチング素子のスイッチングノイズおよびスイッチング損失を低減することを課題とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するため、本発明では、次のような解決手段を講じた。すなわち、電源ラインと接地ラインとの間に接続され、負荷が接続されるスイッチング素子を制御するスイッチング素子制御装置として、第１の信号を受けて、低電圧でスイッチング素子をオン制御する第１の制御回路と、スイッチング素子が低電圧でオン制御されてから第２の信号を出力するオンタイミング制御回路と、第２の信号を受けて、低電圧よりも高い電圧でスイッチング素子を引き続きオン制御する第２の制御回路と、を備えている。
【０００８】
これによると、まず始めにスイッチング素子を低電圧でオン制御することで、スイッチング素子の出力電流の時間的変化を小さくし、引き続き低電圧より高い通常電圧に切り替えてスイッチング素子をオン制御することで、スイッチング期間を短くすることができる。これにより、スイッチングノイズおよびスイッチング損失を低減することができる。
【０００９】
具体的には、オンタイミング制御回路は、低電圧でオン状態となっているスイッチング素子の負荷接続点の出力電圧を検出し、当該出力電圧が所定値よりも大きくなったときに第２の信号を出力する。あるいは、オンタイミング制御回路は、第１の制御回路が第１の信号を受けてからスイッチング素子の負荷接続点の出力電圧が所定値よりも大きくなるまでの時間を記憶するタイミング記憶部を有し、第１の信号を受けてからタイミング記憶部に記録された時間の経過後に第２の信号を出力する。
【００１０】
これらによると、スイッチング素子が低電圧でオン制御される時間をある程度の長さだけ確保することができる。
【００１１】
好ましくは、スイッチング素子は、ＭＯＳトランジスタであり、低電圧は、ＭＯＳトランジスタから定格電流が供給されるような電圧、より好ましくはそのような電圧のうち最も低いものである。これによると、スイッチング素子を低電圧でオン制御したときに負荷に十分な電流を供給しつつ、ＭＯＳトランジスタのゲート破損を防止することができる。
【発明の効果】
【００１２】
本発明によると、１個のスイッチング素子を制御して負荷に電流を供給する場合でも、スイッチング素子のスイッチングノイズおよびスイッチング損失を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係るスイッチング素子制御装置の構成を示す回路図である。
【図２】図１のスイッチング素子制御装置の具体的構成を示す回路図である。
【図３】図１のスイッチング素子制御装置の動作を表すタイミングチャートである。
【図４】第１の実施形態の変形例に係るスイッチング素子制御装置の構成を示す回路図である。
【図５】第２の実施形態に係るモータ駆動装置の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００１５】
＜第１の実施形態＞
図１は、第１の実施形態に係るスイッチング素子制御装置１の構成を示す回路図である。スイッチング素子制御装置１は、電源ライン８と接地ライン９との間に直列接続されたスイッチング素子ＳＷ１，ＳＷ２をスイッチング制御し、誘導性負荷３７に電流を供給する。スイッチング素子ＳＷ１，ＳＷ２は、ＭＯＳＦＥＴ等のＭＯＳトランジスタで構成されている。
【００１６】
高電圧側制御回路１０は、スイッチング素子ＳＷ１をスイッチング制御する。具体的に、高電圧側制御回路１０は、制御回路１１と、オンタイミング制御回路１２と、制御回路１３とで構成することができる。制御回路１１は、入力端子２６から信号を受けて、ゲート抵抗４１を介して低電圧ＶＬ１をスイッチング素子ＳＷ１に印加してスイッチング素子ＳＷ１をオン制御する。ここで、低電圧ＶＬ１は、スイッチング素子ＳＷ１を構成するＭＯＳトランジスタから定格電流が供給されるような電圧、そのような中でも最も低い電圧（例えば、８Ｖ程度）に設定する。
【００１７】
オンタイミング制御回路１２は、低電圧ＶＬ１が印加されてオン状態となっているスイッチング素子ＳＷ１における負荷接続点の出力電圧ＶＳが所定値よりも大きくなったことを検出したとき信号を出力する。ここで、所定値とは、例えばグランド電位ＧＮＤである。
【００１８】
制御回路１３は、オンタイミング制御回路１２から信号を受けて、ゲート抵抗４１を介して通常電圧ＶＨをスイッチング素子ＳＷ１に印加して引き続きオン制御する。通常電圧ＶＨは例えば３２Ｖ程度である。
【００１９】
低電圧側制御回路２０は、スイッチング素子ＳＷ２をスイッチング制御する。具体的に、低電圧側制御回路２０は、入力端子２７から信号を受けて、ゲート抵抗４２を介して低電圧ＶＬ２をスイッチング素子ＳＷ２に印加してオン制御する。
【００２０】
図２は、スイッチング素子制御装置１の具体的構成を示す回路図である。低電圧側制御回路２０は、例えばバッファ回路２０ａで構成することができる。また同様に、制御回路１１は、バッファ回路１１ａで構成することができる。
【００２１】
オンタイミング制御回路１２は、反転入力端にグランド電位ＧＮＤ、および非反転入力端に出力電圧ＶＳを受けて、これらを比較する比較器１２ａと、比較器１２ａの出力と入力端子２６の信号とを受けるＮＡＮＤ回路１２ｂとで構成することができる。
【００２２】
制御回路１３は、ＮＡＮＤ回路１２ｂの出力を受けて、通常電圧ＶＨを導通させるか否かを切り替えるＭＯＳトランジスタで構成することができる。
【００２３】
次に、本実施形態に係るスイッチング素子制御装置１の動作を説明する。図３は、スイッチング素子制御装置１の動作を表すタイミングチャートである。
【００２４】
時刻ｔ１以前において、スイッチング素子ＳＷ１，ＳＷ２はオフしており、誘導性負荷３７には接地ライン９からダイオードＤ２を介して図１の中矢印の方向に電流Iｏｎが流れている。時刻ｔ１になると、制御回路１１は、入力端子２６の信号を受けて低電圧ＶＬ１を出力する（図３（ａ），（ｂ）参照）。低電圧ＶＬ１の印加によって、ゲート抵抗４１を介してゲート電流ＩＧが流れ、スイッチング素子ＳＷ１の寄生容量３１，３２が充電される（図３（ｃ）参照）。これに伴って、スイッチング素子ＳＷ１のゲート−ソース間電圧ＶＧＳが上昇する（図３（ｄ）参照）。
【００２５】
時刻ｔ２になると、ゲート−ソース間電圧ＶＧＳが閾値Ｖｔを超えて（図３（ｄ）参照）、スイッチング素子ＳＷ１がオンし、スイッチング素子ＳＷ１に電流ＩＤＳが流れ始める（図３（ｆ）参照）。このように、まず始めに低電圧ＶＬ１でスイッチング素子ＳＷ１をオン制御することで、ゲート−ソース間電圧ＶＧＳは緩やかに上昇するため（図３（ｄ）参照）、電流ＩＤＳの増加は従来よりも緩やかになる（図３（ｆ）参照）。
【００２６】
時刻ｔ２から時刻ｔ３の間、電流Ｉｏｎの一部は電流ＩＤＳから供給され、不足分はダイオードＤ２を介して供給される。
【００２７】
時刻ｔ３になると、電流ＩＤＳが誘導性負荷３７に電気エネルギを十分に供給できる大きさとなり、出力電圧ＶＳが上昇し始める（図３（ｅ）参照）。このとき、スイッチング素子ＳＷ１のゲート−ソース間電圧ＶＧＳは一定電圧で平滑化される（図３（ｄ）参照）。このゲート−ソース間電圧ＶＧＳの平滑化はＭＯＳトランジスタの一般的な特性である。
【００２８】
時刻ｔ３から時刻ｔ４の間に、オンタイミング制御回路１２は、出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなったことを検出し、信号を出力する。制御回路１３は、この信号を受けて通常電圧ＶＨでスイッチング素子ＳＷ１を引き続きオン制御する（図３（ｂ）参照）。
【００２９】
時刻ｔ３から時刻ｔ５にかけて、出力電圧ＶＳの上昇によってダイオードＤ２に逆バイアスがかかる。このため、リカバリ電流が発生し、電流ＩＤＳのオーバーシュートが発生する（図３（ｆ）参照）。しかし、この期間における出力電圧ＶＳは従来よりも小さいため、電流ＩＤＳのオーバーシュートは従来よりも少ない。
【００３０】
時刻ｔ６になると、出力電圧ＶＳはハイレベルとなり、一定であったゲート−ソース間電圧ＶＧＳが上昇し始める（図３（ｄ），（ｅ）参照）。これとともに、スイッチング損失は収束する（図３（ｇ）参照）。
【００３１】
電源ライン８のインダクタンス成分によって、電流ＩＤＳが特に大きく変化する時刻ｔ２から時刻ｔ３の期間において、スイッチングノイズが発生する。また、スイッチング素子ＳＷ１がオン制御される時刻ｔ２以降のスイッチング期間において、スイッチング損失が発生する（図３（ｇ）参照）。
【００３２】
スイッチングノイズは、電流ＩＤＳの時間的変化であるｄＩＤＳ／ｄｔに依存する。ここで、
ｄＩＤＳ／ｄｔ＝μ・Ｃｏｘ・Ｗ／Ｌ・（ＶＧＳ−Ｖｔ）・ｄＶＧＳ／ｄｔ
で表される。
なお、
Ｃｏｘ：トランジスタのゲート酸化膜容量
μ：電子の移動度
Ｗ：ゲート幅
Ｌ：ゲート長
Ｖｔ：トランジスタの閾値
である。
【００３３】
これによると、ｄＩＤＳ／ｄｔは、ゲート−ソース間電圧ＶＧＳの時間的変化であるｄＶＧＳ／ｄｔに比例する。ここで、
ｄＶＧＳ／ｄｔ＝ＩＧ（ｔ）／ＣＧ＝（Ｖｏｎ−ＶＧ（ｔ））／ＲＧ・１／ＣＧ
で表される。
なお、
ＩＧ：ゲート電流
ＣＧ：ゲート容量
Ｖｏｎ：制御回路の出力電圧
ＶＧ：ゲート電圧
ＲＧ：ゲート抵抗
である。
【００３４】
したがって、スイッチングノイズの低減は、出力電圧Ｖｏｎを低くすることで実現することができる。一方、スイッチング損失の低減は、スイッチング期間の短縮、すなわち、出力電圧Ｖｏｎを高くすることで実現することができる。
【００３５】
本実施形態に係るスイッチング素子制御装置１によれば、まず始めに低電圧ＶＬ１でスイッチング素子ＳＷ１をオン制御することで、時刻ｔ２から時刻ｔ３の期間におけるゲート−ソース間電圧ＶＧＳが緩やかに上昇するため、ｄＶＧＳ／ｄｔひいては、ｄＩＤＳ／ｄｔを低減することができる。さらに、時刻ｔ３から時刻ｔ４の期間で通常電圧ＶＨでスイッチング素子ＳＷ１を引き続きオン制御することで、その期間以降のｄＶＧＳ／ｄｔを大きくすることができるため、スイッチング期間を短縮することができる。したがって、スイッチングノイズおよびスイッチング損失の両方を低減することができる。
【００３６】
なお、スイッチング素子ＳＷ１，ＳＷ２として、ＩＧＢＴ等を用いても良い。また、スイッチング素子制御装置１を、高電圧側制御回路１０およびゲート抵抗４１で構成しても良い。この場合、接地ライン９にはダイオードＤ２のみを接続して、スイッチング電源として用いることができる。
【００３７】
また、スイッチング素子ＳＷ１，ＳＷ２を同一特性としても良い。この場合、低電圧側制御回路２０および制御回路１１の低電圧ＶＬ１，ＶＬ２を同一の電位とすることができ、ゲート抵抗４１，４２の値を容易に設定することができる。
【００３８】
−第１の実施形態の変形例−
図４は、第１の実施形態の変形例に係るスイッチング素子制御装置１Ａの構成を示す回路図である。オンタイミング制御回路１２Ａは、タイミング記憶部１４を有している。
【００３９】
オンタイミング制御回路１２Ａは、スイッチング素子制御装置１Ａの動作中において、制御回路１１が入力端子２６の信号を受けてから出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなるまでの時間を測定する。タイミング記憶部１４は、その時間を記憶する。
【００４０】
オンタイミング制御回路１２Ａは、入力端子２６の信号を受けて、タイミング記憶部１４に記憶された時間を経過すると、信号を出力する。
【００４１】
なお、オンタイミング制御回路１２Ａは、制御回路１１が入力端子２６の信号を受けてから出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなるまでの時間を測定しなくても良い。この場合、タイミング記憶部１４にあらかじめ、制御回路１１が入力端子２６の信号を受けてから出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなるまでの相当時間を記憶させておけば良い。
【００４２】
以上、本変形例によると、スイッチング素子制御装置１Ａの動作中に、出力電圧ＶＳがグランド電位ＧＮＤよりも大きくなるのを毎回検出しなくても、第１の実施形態と同様の効果を得ることができる。
【００４３】
なお、負荷は容量性負荷あるいは抵抗性負荷等であっても良い。
【００４４】
＜第２の実施形態＞
図５は、第２の実施形態に係るモータ駆動装置５０の構成を示す回路図である。モータ駆動装置５０は、電流供給部５５から三相モータ６０の各巻線Ｕ，Ｖ，Ｗに電流を供給する。電流供給部５５は、並列接続された３つのハーフブリッジ５６で構成される。各ハーフブリッジ５６におけるスイッチング素子ＳＷ１，ＳＷ２は、各ハーフブリッジ５６に対応するスイッチング素子制御装置１，１Ａによってスイッチング制御される。スイッチング素子制御装置１，１Ａは、図１または図４に示したスイッチング素子制御装置である。本実施形態によると、三相モータ６０を高効率で駆動することができる。
【００４５】
なお、本実施形態に係るモータ駆動装置５０は、例えば、洗濯機、空調機等のモータを備えた家電機器に適用することができる。また、プリンタ、複写機等の事務機器に適用することもできる。さらに、電気自動車等、およそ動力源であるモータを備えた移動体にも適用することができる。
【産業上の利用可能性】
【００４６】
本発明に係るスイッチング素子制御装置は、誘導性負荷に電流を供給するようなスイッチング素子のスイッチングノイズおよびスイッチング損失を低減できるため、高効率なスイッチング電源として有用であり、モータを動力源とする機器や移動体等に有用である。
【符号の説明】
【００４７】
１，１Ａ スイッチング素子制御装置
８ 電源ライン
９ 接地ライン
１１ 制御回路（第１の制御回路）
１２，１２Ａ オンタイミング制御回路
１３ 制御回路（第２の制御回路）
１４ タイミング記憶部
３７ 誘導性負荷
５０ モータ駆動装置
５５ 電流供給部
５６ ハーフブリッジ
６０ 三相モータ（モータ）
ＳＷ１ スイッチング素子
Ｕ，Ｖ，Ｗ 巻線
【特許請求の範囲】
【請求項１】
電源ラインと接地ラインとの間に接続され、負荷が接続されるスイッチング素子を制御するスイッチング素子制御装置であって、
第１の信号を受けて、低電圧で前記スイッチング素子をオン制御する第１の制御回路と、
前記スイッチング素子が前記低電圧でオン制御されてから第２の信号を出力するオンタイミング制御回路と、
前記第２の信号を受けて、前記低電圧よりも高い電圧で前記スイッチング素子を引き続きオン制御する第２の制御回路と、を備えている
ことを特徴とするスイッチング素子制御装置。
【請求項２】
請求項１のスイッチング素子制御装置において、
前記オンタイミング制御回路は、前記低電圧でオン状態となっている前記スイッチング素子の負荷接続点の出力電圧を検出し、当該出力電圧が所定値よりも大きくなったときに前記第２の信号を出力する
ことを特徴とするスイッチング素子制御装置。
【請求項３】
請求項１のスイッチング素子制御装置において、
前記オンタイミング制御回路は、前記第１の制御回路が前記第１の信号を受けてから前記スイッチング素子の負荷接続点の出力電圧が所定値よりも大きくなるまでの時間を記憶するタイミング記憶部を有し、前記第１の信号を受けてから前記タイミング記憶部に記録された前記時間の経過後に前記第２の信号を出力する
ことを特徴とするスイッチング素子制御装置。
【請求項４】
請求項２および３のうち何れか１つのスイッチング素子制御装置において、
前記所定値は、グランド電位である
ことを特徴とするスイッチング素子制御装置。
【請求項５】
請求項１のスイッチング素子制御装置において、
前記スイッチング素子は、ＭＯＳトランジスタであり、
前記低電圧は、前記ＭＯＳトランジスタから定格電流が供給されるような電圧である
ことを特徴とするスイッチング素子制御装置。
【請求項６】
請求項５のスイッチング素子制御装置において、
前記低電圧は、前記ＭＯＳトランジスタから定格電流が供給されるような電圧のうち最も低いものである
ことを特徴とするスイッチング素子制御装置。
【請求項７】
複数のハーフブリッジが並列接続されてなり、モータの各巻線に電流を供給する電流供給部と、
前記ハーフブリッジにおけるスイッチング素子を制御する請求項１乃至６のうち何れか１つのスイッチング素子制御装置と、を備えている
ことを特徴とするモータ駆動装置。
【請求項１】
電源ラインと接地ラインとの間に接続され、負荷が接続されるスイッチング素子を制御するスイッチング素子制御装置であって、
第１の信号を受けて、低電圧で前記スイッチング素子をオン制御する第１の制御回路と、
前記スイッチング素子が前記低電圧でオン制御されてから第２の信号を出力するオンタイミング制御回路と、
前記第２の信号を受けて、前記低電圧よりも高い電圧で前記スイッチング素子を引き続きオン制御する第２の制御回路と、を備えている
ことを特徴とするスイッチング素子制御装置。
【請求項２】
請求項１のスイッチング素子制御装置において、
前記オンタイミング制御回路は、前記低電圧でオン状態となっている前記スイッチング素子の負荷接続点の出力電圧を検出し、当該出力電圧が所定値よりも大きくなったときに前記第２の信号を出力する
ことを特徴とするスイッチング素子制御装置。
【請求項３】
請求項１のスイッチング素子制御装置において、
前記オンタイミング制御回路は、前記第１の制御回路が前記第１の信号を受けてから前記スイッチング素子の負荷接続点の出力電圧が所定値よりも大きくなるまでの時間を記憶するタイミング記憶部を有し、前記第１の信号を受けてから前記タイミング記憶部に記録された前記時間の経過後に前記第２の信号を出力する
ことを特徴とするスイッチング素子制御装置。
【請求項４】
請求項２および３のうち何れか１つのスイッチング素子制御装置において、
前記所定値は、グランド電位である
ことを特徴とするスイッチング素子制御装置。
【請求項５】
請求項１のスイッチング素子制御装置において、
前記スイッチング素子は、ＭＯＳトランジスタであり、
前記低電圧は、前記ＭＯＳトランジスタから定格電流が供給されるような電圧である
ことを特徴とするスイッチング素子制御装置。
【請求項６】
請求項５のスイッチング素子制御装置において、
前記低電圧は、前記ＭＯＳトランジスタから定格電流が供給されるような電圧のうち最も低いものである
ことを特徴とするスイッチング素子制御装置。
【請求項７】
複数のハーフブリッジが並列接続されてなり、モータの各巻線に電流を供給する電流供給部と、
前記ハーフブリッジにおけるスイッチング素子を制御する請求項１乃至６のうち何れか１つのスイッチング素子制御装置と、を備えている
ことを特徴とするモータ駆動装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１８９５８（Ｐ２０１１−１８９５８Ａ）
【公開日】平成２３年１月２７日（２０１１．１．２７）
【国際特許分類】
【出願番号】特願２００９−１６０４８９（Ｐ２００９−１６０４８９）
【出願日】平成２１年７月７日（２００９．７．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１月２７日（２０１１．１．２７）
【国際特許分類】
【出願日】平成２１年７月７日（２００９．７．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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