スイッチング制御回路
【課題】同時スイッチングノイズを低減するスイッチング制御回路を提供する。
【解決手段】本発明のスイッチング制御回路は、入力端子１、出力端子２及びスイッチング素子を有する出力回路１０と、出力回路１０のスイッチング素子の制御端子に接続され、出力回路１０の出力信号が変化する期間において、入力信号を制御する第１の回路２０と、第１の回路２０の制御端子に接続され、出力回路１０の出力信号が変化する期間において、第１の回路２０に流れる電流を制御する制御信号を生成する第２の回路３０と、を備えている。
【解決手段】本発明のスイッチング制御回路は、入力端子１、出力端子２及びスイッチング素子を有する出力回路１０と、出力回路１０のスイッチング素子の制御端子に接続され、出力回路１０の出力信号が変化する期間において、入力信号を制御する第１の回路２０と、第１の回路２０の制御端子に接続され、出力回路１０の出力信号が変化する期間において、第１の回路２０に流れる電流を制御する制御信号を生成する第２の回路３０と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路のスイッチングノイズを低減するスイッチング制御回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuit）には、外部とのインタフェースとして動作する入出力（Ｉ／Ｏ）回路が設けられる。入出力回路は一般にはＣＭＯＳを用いて構成され、ＣＭＯＳのオン／オフにより信号の入出力を行う。
【０００３】
通常、半導体デバイスは複数の出力ピンを有し、複数のＣＭＯＳ回路が出力回路として形成されている。それら複数のＣＭＯＳ回路が同時にスイッチングすると、電源配線やグランド配線に流れる電流の値が短時間に大きく変化し、電源配線やグランド配線の電位に変動が生じる。この種のノイズは一般に同時スイッチングノイズと呼ばれている。同時スイッチングノイズは、出力信号の波形や遅延に影響を与え、誤動作や動作速度の低下の原因となる。
【０００４】
例えば、特許文献１には、複数のＣＭＯＳ回路を多段接続した構成が開示されている。複数のＣＭＯＳ回路を多段接続した構成では、ゲート配線の寄生抵抗、寄生容量を利用して、各トランジスタのターンオンを段階的に行わせることができる。これにより、全トランジスタに流れる電流を時間的に分散させ、電源配線やグランド配線に流れる電流の時間的変化成分を減少させ、同時スイッチングノイズの抑制を図れる。
【０００５】
しかしながら、一般に出力回路では負荷駆動能力の仕様に基づいて出力電流最小値が保証されるため、トランジスタサイズが決まっており、ゲート配線の寄生抵抗、寄生容量によるＣＲ遅延量が最大値となる接続構成でノイズ低減効果が限界に達してしまい、それ以上のノイズ低減を図るのが困難である。また、動作電源電圧が低い場合（減電圧時）、伝搬遅延時間が長くなってしまう問題もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００３−５２９３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、同時スイッチングノイズを低減するスイッチング制御回路を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、入力端子、出力端子及びスイッチング素子を有する出力回路と、前記スイッチング素子の制御端子に接続され、前記出力回路の出力信号が変化する期間において、入力信号を制御する第１の回路と、前記第１の回路の制御端子に接続され、前記出力回路の出力信号が変化する期間において、前記第１の回路に流れる電流を制御する制御信号を生成する第２の回路と、を備えたことを特徴とするスイッチング制御回路が提供される。
【発明の効果】
【０００９】
本発明によれば、同時スイッチングノイズを低減するスイッチング制御回路が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るスイッチング制御回路の概略構成図。
【図２】（ａ）は本実施形態に係るスイッチング制御回路の回路図であり、（ｂ）は（ａ）の回路における主要部の動作タイミング図。
【図３】出力回路の一例を示す回路図。
【図４】本発明の他の実施形態に係るスイッチング制御回路の回路図。
【発明を実施するための形態】
【００１１】
以下、図面を参照し、本発明の実施形態について説明する。
図１は、本発明の実施形態に係るスイッチング制御回路の概略構成を示す。
【００１２】
このスイッチング制御回路は、出力回路１０と、第１の回路２０と、第２の回路３０とを有する。第１の回路２０は、出力回路１０の入力端子１と接地電位（グランド）との間に接続されている。第２の回路３０は、電源電圧Ｖｃｃが供給される電源ライン３と接地電位（グランド）との間に接続されている。また、第２の回路３０は、第１の回路２０を流れる電流を制御する制御信号を生成し、その制御信号を第１の回路２０の制御端子に供給する。
【００１３】
図２（ａ）は、図１に示す回路の具体的な構成例を示す回路図である。
【００１４】
出力回路１０は、スイッチング素子であるＰ型電界効果トランジスタＰ０及びＮ型電界効果トランジスタＮ０からなるＣＭＯＳ回路を含む。Ｐ型電界効果トランジスタＰ０及びＮ型電界効果トランジスタＮ０の制御端子であるゲートは、入力端子１に接続されている。すなわち、Ｐ型電界効果トランジスタＰ０及びＮ型電界効果トランジスタＮ０のゲートは、出力回路１０の入力端子として機能する。
【００１５】
Ｐ型電界効果トランジスタＰ０のソースは電源ライン３と接続され、Ｎ型電界効果トランジスタＮ０のソースはグランドに接続されている。Ｐ型電界効果トランジスタＰ０のドレインは、Ｎ型電界効果トランジスタＮ０のドレインと接続されている。Ｐ型電界効果トランジスタＰ０のドレイン及びＮ型電界効果トランジスタＮ０のドレインは、出力端子２と接続されている。
【００１６】
第１の回路２０は、２つのＮ型電界効果トランジスタＮ１、Ｎ２を有する。Ｎ型電界効果トランジスタＮ１のドレインは、出力回路１０におけるＰ型電界効果トランジスタＰ０及びＮ型電界効果トランジスタＮ０の両ゲート（入力端子１）と接続されている。Ｎ型電界効果トランジスタＮ１のソースは、Ｎ型電界効果トランジスタＮ２のドレインと接続されている。Ｎ型電界効果トランジスタＮ２のソースは、グランドに接続されている。Ｎ型電界効果トランジスタＮ２のゲートは、出力端子２と接続されている。
【００１７】
第２の回路３０は、Ｐ型電界効果トランジスタＰ１と、Ｐ型電界トランジスタＰ２と、第１の抵抗１１と、第２の抵抗１２と、Ｎ型電界トランジスタＮ３とを有する。
【００１８】
Ｐ型電界効果トランジスタＰ１のソースは、電源ライン３に接続されている。Ｐ型電界効果トランジスタＰ１のドレインは、Ｐ型電界効果トランジスタＰ２のソースと接続されている。Ｐ型電界効果トランジスタＰ１のゲートをｎｏｄｅ２とすると、そのｎｏｄｅ２には、出力信号（出力端子２に現れる信号）と同相となる信号が供給される。この信号は、例えば入力端子１の前段の内部ロジックにより生成される。
【００１９】
Ｐ型電界効果トランジスタＰ２のドレインとゲートとが互いに接続されている。すなわち、Ｐ型電界効果トランジスタＰ２は、Ｐ型電界効果トランジスタＰ１と第１の抵抗１１との間にダイオード接続されている。
【００２０】
第１の抵抗１１の一端は、Ｐ型電界効果トランジスタＰ２のドレイン及びゲートと接続されている。第１の抵抗１１の他端は、第２の抵抗１２の一端と接続されている。第１の抵抗１１と第２の抵抗１２との接続ｎｏｄｅ１は、第１の回路２０におけるＮ型トランジスタＮ１のゲートに接続されている。
【００２１】
第２の抵抗１２の他端は、Ｎ型電界効果トランジスタＮ３のドレインと接続されている。Ｎ型電界効果トランジスタＮ３のソースは、グランドに接続されている。Ｎ型電界効果トランジスタＮ３のゲートは、出力端子２に接続されている。
【００２２】
なお、出力回路１０は、図３に示す構成であってもよい。この図３に示す回路は、複数のＰ型電界効果トランジスタＱ２ｎ（添字ｎは自然数）と、複数のＮ型電界効果トランジスタＱ１ｍ（添字ｍは自然数）を有する。添字ｎとｍが同じＰ型電界効果トランジスタＱ２ｎとＮ型電界効果トランジスタＱ１ｍとは一つのＣＭＯＳ回路を構成し、互いのドレインが接続されている。Ｐ型電界効果トランジスタＱ２ｎの各々のドレインおよびＮ型電界効果トランジスタＱ１ｍの各々のドレインは、出力端子２に接続されている。すなわち、各ＣＭＯＳ回路の出力端子は、出力端子２に接続されている。
【００２３】
Ｐ型電界効果トランジスタＱ２ｎの各々のソースは、電源ライン３と接続されている。Ｎ型電界効果トランジスタＱ１ｍの各々のソースは、グランドに接続されている。
【００２４】
Ｐ型電界効果トランジスタＱ２ｎの各々のゲートは、ゲート配線４１に接続されている。Ｎ型電界効果トランジスタＱ１ｍの各々のゲートは、ゲート配線４２に接続されている。ゲート配線４１及びゲート配線４２は、入力端子１に接続されている。
【００２５】
ゲート配線４１、４２には寄生抵抗及び寄生容量が存在する。このため、各電界効果トランジスタは、段階的にターンオンする。これにより、複数の電界効果トランジスタに同時に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させ、同時スイッチングノイズを抑制することができる。
【００２６】
入力端子１には、論理信号ハイレベルまたはローレベルが入力する。出力端子２には論理信号ハイレベルまたはローレベルが出力する。入力端子１にハイレベルが入力すると、出力回路１０におけるＰ型電界効果トランジスタＰ０はオフに、Ｎ型電界効果トランジスタＮ０はオンになる。したがって、出力端子２は、グランド電位すなわちローレベルとなる。入力端子１にローレベルが入力すると、Ｐ型電界効果トランジスタＰ０はオンに、Ｎ型電界効果トランジスタＮ０はオフになる。したがって、出力端子２は、電源電圧Ｖｃｃすなわちハイレベルとなる。
【００２７】
図３の出力回路では、入力端子１にハイレベルが入力すると、Ｐ型電界効果トランジスタＱ２ｎはオフに、Ｎ型電界効果トランジスタＱ１ｍは入力端子１に近いものから順にターンオンする。したがって、出力端子２は、グランド電位すなわちローレベルとなる。入力端子１にローレベルが入力すると、Ｎ型電界効果トランジスタＱ１ｍはオフに、Ｐ型電界効果トランジスタＱ２ｎは入力端子１に近いものから順にターンオンする。したがって、出力端子２は、電源電圧Ｖｃｃすなわちハイレベルとなる。
【００２８】
次に、図２（ｂ）の動作タイミング図を参照して、図２（ａ）の回路における第１の回路２０と第２の回路３０の動作について説明する。
【００２９】
時刻ｔ１で入力端子１に与えられる入力信号がローレベルからハイレベルに切り替わったとする。ｎｏｄｅ２には入力信号の反転信号が与えられるため、時刻ｔ１でｎｏｄｅ２の電位はハイレベルからローレベルに切り替わる。
【００３０】
ｎｏｄｅ２の電位がローレベルになると、Ｐ型電界効果トランジスタＰ１がオンする。入力信号がローレベルからハイレベルに切り替わっても、すぐには出力信号はハイレベルからローレベルに切り替わらず、時刻ｔで出力信号はまだハイレベルである。したがって、Ｎ型電界効果トランジスタＮ３のゲートにはハイレベルが与えられ、Ｎ型電界効果トランジスタＮ３はオンする。
【００３１】
Ｐ型電界効果トランジスタＰ１及びＮ型電界効果トランジスタＮ３がオンすることで、電源ライン３からグランドに、Ｐ型電界効果トランジスタＰ１、Ｐ型電界効果トランジスタＰ２、第１の抵抗１１、第２の抵抗１２およびＮ型電界効果トランジスタＮ３を介して電流が流れる。すなわち、電流が第２の回路３０を介して電源ライン３からグランドに流れる。これにより、ｎｏｄｅ１の電位が設定される。したがって、第１の回路２０におけるＮ型電界効果トランジスタＮ１のゲート電位が設定される。
【００３２】
図２（ｂ）のｎｏｄｅ１の電位変化を示すチャート中の１点鎖線は、Ｎ型電界効果トランジスタＮ１がオンする閾値電圧ＶｔｈＮ１を示す。また、ｎｏｄｅ１ａは電源電圧Ｖｃｃが相対的に高いときのｎｏｄｅ１の電位変化を示し、ｎｏｄｅ１ｂは電源電圧Ｖｃｃが相対的に低いときのｎｏｄｅ１の電位変化を示す。
【００３３】
電源電圧Ｖｃｃが相対的に高いとき、ｎｏｄｅ１の電位は時刻ｔ１でＮ型電界効果トランジスタＮ１の閾値電圧ＶｔｈＮ１をこえる。これにより、Ｎ型電界効果トランジスタＮ１がオンする。このとき、出力端子２に接続されたＮ型電界効果トランジスタＮ２のゲートはハイレベルであり、Ｎ型電界効果トランジスタＮ２はオンする。
【００３４】
したがって、Ｎ型電界効果トランジスタＮ１及びＮ型電界効果トランジスタＮ２がオン状態であり、これらＮ型電界効果トランジスタＮ１及びＮ型電界効果トランジスタＮ２を介して、入力端子１からグランドに電流が流れる。これにより、入力端子１の電位が低下し、ゲート配線のＣＲ遅延量に依存せずに、出力回路１０のスイッチングをゆるやかに行うことが可能となる。すなわち、出力回路１０を構成するＣＭＯＳ回路に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させることで、同時スイッチングノイズを抑制できる。
【００３５】
出力信号（出力端子２の電位）がハイレベルからローレベルに切り替わる途中の時刻ｔ２で、Ｎ型電界効果トランジスタＮ３はターンオフする。Ｎ型電界効果トランジスタＮ３がターンオフすることで、時刻ｔ２でｎｏｄｅ１の電位はさらに上昇する。出力信号がローレベルの定常時は、Ｎ型電界効果トランジスタＮ３はオフであり、第２の回路３０に電流は流れない。また、出力信号がハイレベルの定常時は、Ｐ型電界トランジスタＰ１はオフであり、第２の回路３０に電流は流れない。
【００３６】
したがって、出力信号が変化しない定常時、第２の回路３０には電流が流れず、不要な電流を消費しない。すなわち、出力信号が変化する過渡期だけ、第２の回路３０を動作させて、第１の回路２０に電流を流して、入力端子１の電位を低下させて、同時スイッチングノイズを抑制する。
【００３７】
また、第２の回路３０においてダイオード接続したＰ型電界効果トランジスタＰ２を設けていることで、電源電圧Ｖｃｃに応じて、ｎｏｄｅ１の電位が設定される。電源電圧Ｖｃｃが比較的低い減電圧時には、Ｐ型電界効果トランジスタＰ２のゲート−ソース間電圧Ｖｇｓが増大し、ｎｏｄｅ１の電位は低下する。すなわち、図２（ｂ）のｎｏｄｅ１ｂに示されるように、減電圧時、時刻ｔ１でｎｏｄｅ１の電位はＮ型電界効果トランジスタＮ１の閾値電圧ＶｔｈＮ１より低い。
【００３８】
したがって、Ｎ型電界効果トランジスタＮ１はオフであり、入力端子１とグランドとの間の電流経路が遮断される。したがって、減電圧時には、入力端子１の電位の低下を抑制し、出力回路１０のスイッチング速度の低下を阻害しない。すなわち、伝搬遅延時間が遅くなることを抑制できる。
【００３９】
なお、減電圧時、時刻ｔ１で電界効果トランジスタＮ１を完全に遮断しなくても、電界効果トランジスタＮ１を流れる電流を低減することでも、入力端子１の電位の低下を抑制できる。
【００４０】
時刻ｔ２で、Ｎ型電界効果トランジスタＮ３がターンオフすることで、ｎｏｄｅ１の電位は上昇し、ＶｔｈＮ１をこえる。しかし、時刻ｔ２で出力信号はハイレベルより低下しており、出力端子２にゲートが接続されたＮ型電界効果トランジスタＮ２はターンオフする。したがって、ｎｏｄｅ１の電位上昇によりＮ型電界効果トランジスタＮ１がターンオンしても、入力端子１とグランドとの間の電流経路は遮断されている。
【００４１】
第２の回路３０の動作解析は、下記で表すことができる。
【００４２】
【数１】
【００４３】
Ｖｃｃは、電源ライン３に与えられる電源電圧である。Ｖｇｓ（Ｐ２）は、Ｐ型電界効果トランジスタＰ２のゲート−ソース間電圧である。Ｖｎｏｄｅ１は、ｎｏｄｅ１の電位である。ｉ１は、第１の抵抗１１を流れる電流値である。Ｒ１は、第１の抵抗１１の抵抗値である。ＶｇｓＮ３は、Ｎ型電界効果トランジスタＮ３のゲート−ソース間電圧である。ＶｔｈＮは、Ｎ型電界効果トランジスタＮ３の閾値電圧である。Ｒ２は、第２の抵抗１２の抵抗値である。ＶｔｈＰは、Ｐ型電界効果トランジスタＰ２の閾値電圧である。
【００４４】
βＮ３≡μ・Ｃｏｘ・（Ｗ／Ｌ）である。μは、Ｎ型電界効果トランジスタＮ３におけるキャリア移動度である。Ｃｏｘは、Ｎ型電界効果トランジスタＮ３におけるゲート酸化膜の容量である。Ｗは、Ｎ型電界効果トランジスタＮ３におけるゲート幅である。Ｌは、Ｎ型電界効果トランジスタＮ３におけるゲート長である。
【００４５】
上記式（１）、（２）より、下記関係式が導かれる。
【００４６】
【数２】
【００４７】
Ｖｃｃが比較的低い減電圧時、ダイオード機能素子であるＰ型電界効果トランジスタＰ２のＶｇｓが増大し、ｎｏｄｅ１の電位が低下する。これにより、前述したように、入力端子１とグランドとの間を流れる電流が遮断もしくは減少し、出力回路１０のスイッチング速度の低下を抑制する。
【００４８】
また、Ｖｎｏｄｅ１調整項より、第１の抵抗１１の抵抗値Ｒ１を小さくすると、入力端子１とグランドとの間を流れる電流が増加し、入力端子１の電位を低下させる。したがって、ゲート配線のＣＲ遅延量に依存せずに、出力回路１０のスイッチングをゆるやかに行うことが可能となる。すなわち、出力回路１０を構成するＣＭＯＳ回路に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させることで、同時スイッチングノイズを抑制できる。
【００４９】
以上説明したように、本実施形態によれば、ＣＲ遅延量に依存するノイズ低減効果の限界とは無関係に、同時スイッチングノイズを低減することが可能であり、かつ、動作電源電圧が低い減電圧時、伝搬遅延時間が遅くなってしまうことを抑制できる。本実施形態の回路は、例えば、基板間のインターフェイス、ゆるやかなスロープを持つ信号のバスインターフェイスにおける同時スイッチングノイズ低減回路として提供することができる。
【００５０】
なお、図２（ａ）におけるＰ型電界効果トランジスタＰ２に代えて、図４に示すように、Ｎ型電界効果トランジスタＮ４を用いてもよい。
【００５１】
Ｎ型電界効果トランジスタＮ４のドレイン及びゲートは互いに接続され、それらドレイン及びゲートはＰ型電界効果トランジスタＰ１のドレインと接続されている。Ｎ型電界効果トランジスタＮ４のソースは、第１の抵抗１１と接続されている。すなわち、Ｎ型電界効果トランジスタＮ４は、Ｐ型電界効果トランジスタＰ１と第１の抵抗１１との間にダイオード接続されている。
【００５２】
減電圧時、Ｎ型電界効果トランジスタＮ４のゲート−ソース間電圧Ｖｇｓが減少し、ｎｏｄｅ１の電位は低下する。したがって、Ｎ型電界効果トランジスタＮ１はオフであり、入力端子１とグランドとの間の電流経路が遮断される。この結果、減電圧時には、入力端子１の電位の低下を抑制し、出力回路１０のスイッチング速度の低下を阻害しない。すなわち、伝搬遅延時間が遅くなることを抑制できる。
【００５３】
図２（ａ）、図４に示す例では、電界効果トランジスタＰ２、Ｎ４をダイオード機能素子として用いているが、電界効果トランジスタＰ２、Ｎ４の代わりにダイオードを用いてもよい。
【００５４】
前述した回路は、半導体基板に集積回路として形成される。ダイオード機能素子として電界効果トランジスタＰ２、Ｎ４を用いることで、ダイオード接続されていない他の電界効果トランジスタと同じプロセスで電界効果トランジスタＰ２、Ｎ４も形成することができる。ダイオード形成のための別工程が不要となる。
【００５５】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００５６】
１０…出力回路、１１…第１の抵抗、１２…第２の抵抗、２０…第１の回路、３０…第２の回路、Ｎ０，Ｎ１，Ｎ２，Ｎ３，Ｎ４…Ｎ型電界効果トランジスタ、Ｐ０，Ｐ１，Ｐ２…Ｐ型電界効果トランジスタ
【技術分野】
【０００１】
本発明は、出力回路のスイッチングノイズを低減するスイッチング制御回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuit）には、外部とのインタフェースとして動作する入出力（Ｉ／Ｏ）回路が設けられる。入出力回路は一般にはＣＭＯＳを用いて構成され、ＣＭＯＳのオン／オフにより信号の入出力を行う。
【０００３】
通常、半導体デバイスは複数の出力ピンを有し、複数のＣＭＯＳ回路が出力回路として形成されている。それら複数のＣＭＯＳ回路が同時にスイッチングすると、電源配線やグランド配線に流れる電流の値が短時間に大きく変化し、電源配線やグランド配線の電位に変動が生じる。この種のノイズは一般に同時スイッチングノイズと呼ばれている。同時スイッチングノイズは、出力信号の波形や遅延に影響を与え、誤動作や動作速度の低下の原因となる。
【０００４】
例えば、特許文献１には、複数のＣＭＯＳ回路を多段接続した構成が開示されている。複数のＣＭＯＳ回路を多段接続した構成では、ゲート配線の寄生抵抗、寄生容量を利用して、各トランジスタのターンオンを段階的に行わせることができる。これにより、全トランジスタに流れる電流を時間的に分散させ、電源配線やグランド配線に流れる電流の時間的変化成分を減少させ、同時スイッチングノイズの抑制を図れる。
【０００５】
しかしながら、一般に出力回路では負荷駆動能力の仕様に基づいて出力電流最小値が保証されるため、トランジスタサイズが決まっており、ゲート配線の寄生抵抗、寄生容量によるＣＲ遅延量が最大値となる接続構成でノイズ低減効果が限界に達してしまい、それ以上のノイズ低減を図るのが困難である。また、動作電源電圧が低い場合（減電圧時）、伝搬遅延時間が長くなってしまう問題もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００３−５２９３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、同時スイッチングノイズを低減するスイッチング制御回路を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、入力端子、出力端子及びスイッチング素子を有する出力回路と、前記スイッチング素子の制御端子に接続され、前記出力回路の出力信号が変化する期間において、入力信号を制御する第１の回路と、前記第１の回路の制御端子に接続され、前記出力回路の出力信号が変化する期間において、前記第１の回路に流れる電流を制御する制御信号を生成する第２の回路と、を備えたことを特徴とするスイッチング制御回路が提供される。
【発明の効果】
【０００９】
本発明によれば、同時スイッチングノイズを低減するスイッチング制御回路が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るスイッチング制御回路の概略構成図。
【図２】（ａ）は本実施形態に係るスイッチング制御回路の回路図であり、（ｂ）は（ａ）の回路における主要部の動作タイミング図。
【図３】出力回路の一例を示す回路図。
【図４】本発明の他の実施形態に係るスイッチング制御回路の回路図。
【発明を実施するための形態】
【００１１】
以下、図面を参照し、本発明の実施形態について説明する。
図１は、本発明の実施形態に係るスイッチング制御回路の概略構成を示す。
【００１２】
このスイッチング制御回路は、出力回路１０と、第１の回路２０と、第２の回路３０とを有する。第１の回路２０は、出力回路１０の入力端子１と接地電位（グランド）との間に接続されている。第２の回路３０は、電源電圧Ｖｃｃが供給される電源ライン３と接地電位（グランド）との間に接続されている。また、第２の回路３０は、第１の回路２０を流れる電流を制御する制御信号を生成し、その制御信号を第１の回路２０の制御端子に供給する。
【００１３】
図２（ａ）は、図１に示す回路の具体的な構成例を示す回路図である。
【００１４】
出力回路１０は、スイッチング素子であるＰ型電界効果トランジスタＰ０及びＮ型電界効果トランジスタＮ０からなるＣＭＯＳ回路を含む。Ｐ型電界効果トランジスタＰ０及びＮ型電界効果トランジスタＮ０の制御端子であるゲートは、入力端子１に接続されている。すなわち、Ｐ型電界効果トランジスタＰ０及びＮ型電界効果トランジスタＮ０のゲートは、出力回路１０の入力端子として機能する。
【００１５】
Ｐ型電界効果トランジスタＰ０のソースは電源ライン３と接続され、Ｎ型電界効果トランジスタＮ０のソースはグランドに接続されている。Ｐ型電界効果トランジスタＰ０のドレインは、Ｎ型電界効果トランジスタＮ０のドレインと接続されている。Ｐ型電界効果トランジスタＰ０のドレイン及びＮ型電界効果トランジスタＮ０のドレインは、出力端子２と接続されている。
【００１６】
第１の回路２０は、２つのＮ型電界効果トランジスタＮ１、Ｎ２を有する。Ｎ型電界効果トランジスタＮ１のドレインは、出力回路１０におけるＰ型電界効果トランジスタＰ０及びＮ型電界効果トランジスタＮ０の両ゲート（入力端子１）と接続されている。Ｎ型電界効果トランジスタＮ１のソースは、Ｎ型電界効果トランジスタＮ２のドレインと接続されている。Ｎ型電界効果トランジスタＮ２のソースは、グランドに接続されている。Ｎ型電界効果トランジスタＮ２のゲートは、出力端子２と接続されている。
【００１７】
第２の回路３０は、Ｐ型電界効果トランジスタＰ１と、Ｐ型電界トランジスタＰ２と、第１の抵抗１１と、第２の抵抗１２と、Ｎ型電界トランジスタＮ３とを有する。
【００１８】
Ｐ型電界効果トランジスタＰ１のソースは、電源ライン３に接続されている。Ｐ型電界効果トランジスタＰ１のドレインは、Ｐ型電界効果トランジスタＰ２のソースと接続されている。Ｐ型電界効果トランジスタＰ１のゲートをｎｏｄｅ２とすると、そのｎｏｄｅ２には、出力信号（出力端子２に現れる信号）と同相となる信号が供給される。この信号は、例えば入力端子１の前段の内部ロジックにより生成される。
【００１９】
Ｐ型電界効果トランジスタＰ２のドレインとゲートとが互いに接続されている。すなわち、Ｐ型電界効果トランジスタＰ２は、Ｐ型電界効果トランジスタＰ１と第１の抵抗１１との間にダイオード接続されている。
【００２０】
第１の抵抗１１の一端は、Ｐ型電界効果トランジスタＰ２のドレイン及びゲートと接続されている。第１の抵抗１１の他端は、第２の抵抗１２の一端と接続されている。第１の抵抗１１と第２の抵抗１２との接続ｎｏｄｅ１は、第１の回路２０におけるＮ型トランジスタＮ１のゲートに接続されている。
【００２１】
第２の抵抗１２の他端は、Ｎ型電界効果トランジスタＮ３のドレインと接続されている。Ｎ型電界効果トランジスタＮ３のソースは、グランドに接続されている。Ｎ型電界効果トランジスタＮ３のゲートは、出力端子２に接続されている。
【００２２】
なお、出力回路１０は、図３に示す構成であってもよい。この図３に示す回路は、複数のＰ型電界効果トランジスタＱ２ｎ（添字ｎは自然数）と、複数のＮ型電界効果トランジスタＱ１ｍ（添字ｍは自然数）を有する。添字ｎとｍが同じＰ型電界効果トランジスタＱ２ｎとＮ型電界効果トランジスタＱ１ｍとは一つのＣＭＯＳ回路を構成し、互いのドレインが接続されている。Ｐ型電界効果トランジスタＱ２ｎの各々のドレインおよびＮ型電界効果トランジスタＱ１ｍの各々のドレインは、出力端子２に接続されている。すなわち、各ＣＭＯＳ回路の出力端子は、出力端子２に接続されている。
【００２３】
Ｐ型電界効果トランジスタＱ２ｎの各々のソースは、電源ライン３と接続されている。Ｎ型電界効果トランジスタＱ１ｍの各々のソースは、グランドに接続されている。
【００２４】
Ｐ型電界効果トランジスタＱ２ｎの各々のゲートは、ゲート配線４１に接続されている。Ｎ型電界効果トランジスタＱ１ｍの各々のゲートは、ゲート配線４２に接続されている。ゲート配線４１及びゲート配線４２は、入力端子１に接続されている。
【００２５】
ゲート配線４１、４２には寄生抵抗及び寄生容量が存在する。このため、各電界効果トランジスタは、段階的にターンオンする。これにより、複数の電界効果トランジスタに同時に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させ、同時スイッチングノイズを抑制することができる。
【００２６】
入力端子１には、論理信号ハイレベルまたはローレベルが入力する。出力端子２には論理信号ハイレベルまたはローレベルが出力する。入力端子１にハイレベルが入力すると、出力回路１０におけるＰ型電界効果トランジスタＰ０はオフに、Ｎ型電界効果トランジスタＮ０はオンになる。したがって、出力端子２は、グランド電位すなわちローレベルとなる。入力端子１にローレベルが入力すると、Ｐ型電界効果トランジスタＰ０はオンに、Ｎ型電界効果トランジスタＮ０はオフになる。したがって、出力端子２は、電源電圧Ｖｃｃすなわちハイレベルとなる。
【００２７】
図３の出力回路では、入力端子１にハイレベルが入力すると、Ｐ型電界効果トランジスタＱ２ｎはオフに、Ｎ型電界効果トランジスタＱ１ｍは入力端子１に近いものから順にターンオンする。したがって、出力端子２は、グランド電位すなわちローレベルとなる。入力端子１にローレベルが入力すると、Ｎ型電界効果トランジスタＱ１ｍはオフに、Ｐ型電界効果トランジスタＱ２ｎは入力端子１に近いものから順にターンオンする。したがって、出力端子２は、電源電圧Ｖｃｃすなわちハイレベルとなる。
【００２８】
次に、図２（ｂ）の動作タイミング図を参照して、図２（ａ）の回路における第１の回路２０と第２の回路３０の動作について説明する。
【００２９】
時刻ｔ１で入力端子１に与えられる入力信号がローレベルからハイレベルに切り替わったとする。ｎｏｄｅ２には入力信号の反転信号が与えられるため、時刻ｔ１でｎｏｄｅ２の電位はハイレベルからローレベルに切り替わる。
【００３０】
ｎｏｄｅ２の電位がローレベルになると、Ｐ型電界効果トランジスタＰ１がオンする。入力信号がローレベルからハイレベルに切り替わっても、すぐには出力信号はハイレベルからローレベルに切り替わらず、時刻ｔで出力信号はまだハイレベルである。したがって、Ｎ型電界効果トランジスタＮ３のゲートにはハイレベルが与えられ、Ｎ型電界効果トランジスタＮ３はオンする。
【００３１】
Ｐ型電界効果トランジスタＰ１及びＮ型電界効果トランジスタＮ３がオンすることで、電源ライン３からグランドに、Ｐ型電界効果トランジスタＰ１、Ｐ型電界効果トランジスタＰ２、第１の抵抗１１、第２の抵抗１２およびＮ型電界効果トランジスタＮ３を介して電流が流れる。すなわち、電流が第２の回路３０を介して電源ライン３からグランドに流れる。これにより、ｎｏｄｅ１の電位が設定される。したがって、第１の回路２０におけるＮ型電界効果トランジスタＮ１のゲート電位が設定される。
【００３２】
図２（ｂ）のｎｏｄｅ１の電位変化を示すチャート中の１点鎖線は、Ｎ型電界効果トランジスタＮ１がオンする閾値電圧ＶｔｈＮ１を示す。また、ｎｏｄｅ１ａは電源電圧Ｖｃｃが相対的に高いときのｎｏｄｅ１の電位変化を示し、ｎｏｄｅ１ｂは電源電圧Ｖｃｃが相対的に低いときのｎｏｄｅ１の電位変化を示す。
【００３３】
電源電圧Ｖｃｃが相対的に高いとき、ｎｏｄｅ１の電位は時刻ｔ１でＮ型電界効果トランジスタＮ１の閾値電圧ＶｔｈＮ１をこえる。これにより、Ｎ型電界効果トランジスタＮ１がオンする。このとき、出力端子２に接続されたＮ型電界効果トランジスタＮ２のゲートはハイレベルであり、Ｎ型電界効果トランジスタＮ２はオンする。
【００３４】
したがって、Ｎ型電界効果トランジスタＮ１及びＮ型電界効果トランジスタＮ２がオン状態であり、これらＮ型電界効果トランジスタＮ１及びＮ型電界効果トランジスタＮ２を介して、入力端子１からグランドに電流が流れる。これにより、入力端子１の電位が低下し、ゲート配線のＣＲ遅延量に依存せずに、出力回路１０のスイッチングをゆるやかに行うことが可能となる。すなわち、出力回路１０を構成するＣＭＯＳ回路に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させることで、同時スイッチングノイズを抑制できる。
【００３５】
出力信号（出力端子２の電位）がハイレベルからローレベルに切り替わる途中の時刻ｔ２で、Ｎ型電界効果トランジスタＮ３はターンオフする。Ｎ型電界効果トランジスタＮ３がターンオフすることで、時刻ｔ２でｎｏｄｅ１の電位はさらに上昇する。出力信号がローレベルの定常時は、Ｎ型電界効果トランジスタＮ３はオフであり、第２の回路３０に電流は流れない。また、出力信号がハイレベルの定常時は、Ｐ型電界トランジスタＰ１はオフであり、第２の回路３０に電流は流れない。
【００３６】
したがって、出力信号が変化しない定常時、第２の回路３０には電流が流れず、不要な電流を消費しない。すなわち、出力信号が変化する過渡期だけ、第２の回路３０を動作させて、第１の回路２０に電流を流して、入力端子１の電位を低下させて、同時スイッチングノイズを抑制する。
【００３７】
また、第２の回路３０においてダイオード接続したＰ型電界効果トランジスタＰ２を設けていることで、電源電圧Ｖｃｃに応じて、ｎｏｄｅ１の電位が設定される。電源電圧Ｖｃｃが比較的低い減電圧時には、Ｐ型電界効果トランジスタＰ２のゲート−ソース間電圧Ｖｇｓが増大し、ｎｏｄｅ１の電位は低下する。すなわち、図２（ｂ）のｎｏｄｅ１ｂに示されるように、減電圧時、時刻ｔ１でｎｏｄｅ１の電位はＮ型電界効果トランジスタＮ１の閾値電圧ＶｔｈＮ１より低い。
【００３８】
したがって、Ｎ型電界効果トランジスタＮ１はオフであり、入力端子１とグランドとの間の電流経路が遮断される。したがって、減電圧時には、入力端子１の電位の低下を抑制し、出力回路１０のスイッチング速度の低下を阻害しない。すなわち、伝搬遅延時間が遅くなることを抑制できる。
【００３９】
なお、減電圧時、時刻ｔ１で電界効果トランジスタＮ１を完全に遮断しなくても、電界効果トランジスタＮ１を流れる電流を低減することでも、入力端子１の電位の低下を抑制できる。
【００４０】
時刻ｔ２で、Ｎ型電界効果トランジスタＮ３がターンオフすることで、ｎｏｄｅ１の電位は上昇し、ＶｔｈＮ１をこえる。しかし、時刻ｔ２で出力信号はハイレベルより低下しており、出力端子２にゲートが接続されたＮ型電界効果トランジスタＮ２はターンオフする。したがって、ｎｏｄｅ１の電位上昇によりＮ型電界効果トランジスタＮ１がターンオンしても、入力端子１とグランドとの間の電流経路は遮断されている。
【００４１】
第２の回路３０の動作解析は、下記で表すことができる。
【００４２】
【数１】
【００４３】
Ｖｃｃは、電源ライン３に与えられる電源電圧である。Ｖｇｓ（Ｐ２）は、Ｐ型電界効果トランジスタＰ２のゲート−ソース間電圧である。Ｖｎｏｄｅ１は、ｎｏｄｅ１の電位である。ｉ１は、第１の抵抗１１を流れる電流値である。Ｒ１は、第１の抵抗１１の抵抗値である。ＶｇｓＮ３は、Ｎ型電界効果トランジスタＮ３のゲート−ソース間電圧である。ＶｔｈＮは、Ｎ型電界効果トランジスタＮ３の閾値電圧である。Ｒ２は、第２の抵抗１２の抵抗値である。ＶｔｈＰは、Ｐ型電界効果トランジスタＰ２の閾値電圧である。
【００４４】
βＮ３≡μ・Ｃｏｘ・（Ｗ／Ｌ）である。μは、Ｎ型電界効果トランジスタＮ３におけるキャリア移動度である。Ｃｏｘは、Ｎ型電界効果トランジスタＮ３におけるゲート酸化膜の容量である。Ｗは、Ｎ型電界効果トランジスタＮ３におけるゲート幅である。Ｌは、Ｎ型電界効果トランジスタＮ３におけるゲート長である。
【００４５】
上記式（１）、（２）より、下記関係式が導かれる。
【００４６】
【数２】
【００４７】
Ｖｃｃが比較的低い減電圧時、ダイオード機能素子であるＰ型電界効果トランジスタＰ２のＶｇｓが増大し、ｎｏｄｅ１の電位が低下する。これにより、前述したように、入力端子１とグランドとの間を流れる電流が遮断もしくは減少し、出力回路１０のスイッチング速度の低下を抑制する。
【００４８】
また、Ｖｎｏｄｅ１調整項より、第１の抵抗１１の抵抗値Ｒ１を小さくすると、入力端子１とグランドとの間を流れる電流が増加し、入力端子１の電位を低下させる。したがって、ゲート配線のＣＲ遅延量に依存せずに、出力回路１０のスイッチングをゆるやかに行うことが可能となる。すなわち、出力回路１０を構成するＣＭＯＳ回路に流れる電流を時間的に分散させ、電流の時間的変化成分を減少させることで、同時スイッチングノイズを抑制できる。
【００４９】
以上説明したように、本実施形態によれば、ＣＲ遅延量に依存するノイズ低減効果の限界とは無関係に、同時スイッチングノイズを低減することが可能であり、かつ、動作電源電圧が低い減電圧時、伝搬遅延時間が遅くなってしまうことを抑制できる。本実施形態の回路は、例えば、基板間のインターフェイス、ゆるやかなスロープを持つ信号のバスインターフェイスにおける同時スイッチングノイズ低減回路として提供することができる。
【００５０】
なお、図２（ａ）におけるＰ型電界効果トランジスタＰ２に代えて、図４に示すように、Ｎ型電界効果トランジスタＮ４を用いてもよい。
【００５１】
Ｎ型電界効果トランジスタＮ４のドレイン及びゲートは互いに接続され、それらドレイン及びゲートはＰ型電界効果トランジスタＰ１のドレインと接続されている。Ｎ型電界効果トランジスタＮ４のソースは、第１の抵抗１１と接続されている。すなわち、Ｎ型電界効果トランジスタＮ４は、Ｐ型電界効果トランジスタＰ１と第１の抵抗１１との間にダイオード接続されている。
【００５２】
減電圧時、Ｎ型電界効果トランジスタＮ４のゲート−ソース間電圧Ｖｇｓが減少し、ｎｏｄｅ１の電位は低下する。したがって、Ｎ型電界効果トランジスタＮ１はオフであり、入力端子１とグランドとの間の電流経路が遮断される。この結果、減電圧時には、入力端子１の電位の低下を抑制し、出力回路１０のスイッチング速度の低下を阻害しない。すなわち、伝搬遅延時間が遅くなることを抑制できる。
【００５３】
図２（ａ）、図４に示す例では、電界効果トランジスタＰ２、Ｎ４をダイオード機能素子として用いているが、電界効果トランジスタＰ２、Ｎ４の代わりにダイオードを用いてもよい。
【００５４】
前述した回路は、半導体基板に集積回路として形成される。ダイオード機能素子として電界効果トランジスタＰ２、Ｎ４を用いることで、ダイオード接続されていない他の電界効果トランジスタと同じプロセスで電界効果トランジスタＰ２、Ｎ４も形成することができる。ダイオード形成のための別工程が不要となる。
【００５５】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００５６】
１０…出力回路、１１…第１の抵抗、１２…第２の抵抗、２０…第１の回路、３０…第２の回路、Ｎ０，Ｎ１，Ｎ２，Ｎ３，Ｎ４…Ｎ型電界効果トランジスタ、Ｐ０，Ｐ１，Ｐ２…Ｐ型電界効果トランジスタ
【特許請求の範囲】
【請求項１】
入力端子、出力端子及びスイッチング素子を有する出力回路と、
前記スイッチング素子の制御端子に接続され、前記出力回路の出力信号が変化する期間において、入力信号を制御する第１の回路と、
前記第１の回路の制御端子に接続され、前記出力回路の出力信号が変化する期間において、前記第１の回路に流れる電流を制御する制御信号を生成する第２の回路と、
を備えたことを特徴とするスイッチング制御回路。
【請求項２】
前記第１の回路は、前記スイッチング素子の前記制御端子と接地電位との間に直列接続される第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、
前記第１の電界効果トランジスタのゲートに、前記第２の回路の前記制御信号が入力し、前記第２の電界効果トランジスタのゲートは、前記出力回路の前記出力端子に接続されることを特徴とする請求項１記載のスイッチング制御回路。
【請求項３】
前記第２の回路は、電源電圧源と接地電位との間に前記電源電圧源側から順に直列接続されるダイオード機能素子と第１の抵抗と第２の抵抗とを有し、
前記第１の抵抗と前記第２の抵抗との接続ノードが、前記第１の回路の前記制御端子と接続されることを特徴とする請求項１または２に記載のスイッチング制御回路。
【請求項４】
前記第２の回路は、電源電圧に応じて、前記第１の回路に流れる電流を制御することを特徴とする請求項３記載のスイッチング制御回路。
【請求項１】
入力端子、出力端子及びスイッチング素子を有する出力回路と、
前記スイッチング素子の制御端子に接続され、前記出力回路の出力信号が変化する期間において、入力信号を制御する第１の回路と、
前記第１の回路の制御端子に接続され、前記出力回路の出力信号が変化する期間において、前記第１の回路に流れる電流を制御する制御信号を生成する第２の回路と、
を備えたことを特徴とするスイッチング制御回路。
【請求項２】
前記第１の回路は、前記スイッチング素子の前記制御端子と接地電位との間に直列接続される第１の電界効果トランジスタと第２の電界効果トランジスタとを有し、
前記第１の電界効果トランジスタのゲートに、前記第２の回路の前記制御信号が入力し、前記第２の電界効果トランジスタのゲートは、前記出力回路の前記出力端子に接続されることを特徴とする請求項１記載のスイッチング制御回路。
【請求項３】
前記第２の回路は、電源電圧源と接地電位との間に前記電源電圧源側から順に直列接続されるダイオード機能素子と第１の抵抗と第２の抵抗とを有し、
前記第１の抵抗と前記第２の抵抗との接続ノードが、前記第１の回路の前記制御端子と接続されることを特徴とする請求項１または２に記載のスイッチング制御回路。
【請求項４】
前記第２の回路は、電源電圧に応じて、前記第１の回路に流れる電流を制御することを特徴とする請求項３記載のスイッチング制御回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２７８８４９（Ｐ２０１０−２７８８４９Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１３０２３１（Ｐ２００９−１３０２３１）
【出願日】平成２１年５月２９日（２００９．５．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２９日（２００９．５．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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