電気回路、電気光学装置、電子機器、および電気回路の制御方法
【課題】入力信号に必要な振幅を低減する。
【解決手段】電源線Ｌ1と出力部Ｎ2との間のトランジスタＴA1のゲートＧ1は容量素子Ｃ1を介して入力部Ｎ1に結合する。電源線Ｌ2と出力部Ｎ2との間のトランジスタＴA2のゲートＧ2は容量素子Ｃ2を介して入力部Ｎ1に結合する。トランジスタＴB3は、電源線Ｌ1からみてゲートＧ1の方向を順方向として電源線Ｌ1とゲートＧ1との間にダイオード接続される。トランジスタＴB4は、ゲートＧ1からみて電源線Ｌ1の方向を順方向として電源線Ｌ1とゲートＧ1との間にダイオード接続される。トランジスタＴB3の閾値電圧ＶT3がトランジスタＴA1の閾値電圧ＶT1を上回り、かつ、トランジスタＴB3の閾値電圧ＶT3とトランジスタＴB4の閾値電圧ＶT4との加算が減少するように、トランジスタＴB3およびトランジスタＴB4の各々のバックゲートＢの電位ＶBが設定される。
【解決手段】電源線Ｌ1と出力部Ｎ2との間のトランジスタＴA1のゲートＧ1は容量素子Ｃ1を介して入力部Ｎ1に結合する。電源線Ｌ2と出力部Ｎ2との間のトランジスタＴA2のゲートＧ2は容量素子Ｃ2を介して入力部Ｎ1に結合する。トランジスタＴB3は、電源線Ｌ1からみてゲートＧ1の方向を順方向として電源線Ｌ1とゲートＧ1との間にダイオード接続される。トランジスタＴB4は、ゲートＧ1からみて電源線Ｌ1の方向を順方向として電源線Ｌ1とゲートＧ1との間にダイオード接続される。トランジスタＴB3の閾値電圧ＶT3がトランジスタＴA1の閾値電圧ＶT1を上回り、かつ、トランジスタＴB3の閾値電圧ＶT3とトランジスタＴB4の閾値電圧ＶT4との加算が減少するように、トランジスタＴB3およびトランジスタＴB4の各々のバックゲートＢの電位ＶBが設定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、経時的にレベルが変動する入力信号の振幅（高位側および低位側の一方のレベル）を変化させる技術に関する。
【背景技術】
【０００２】
電源線間に直列に配置されたＮチャネル型のトランジスタとＰチャネル型のトランジスタとを利用して入力信号の振幅を変化させる電気回路が特許文献１に開示されている。Ｎチャネル型のトランジスタのゲートは入力端子に接続され、Ｐチャネル型のトランジスタ（以下「出力段トランジスタ」という）のゲートは入力端子に対して容量結合される。特許文献１の技術においては、ダイオード接続されたトランジスタ（以下「クリップトランジスタ」という）を出力段トランジスタのゲートと電源線との間に介在させることで、出力段トランジスタのゲートの電圧の変動が所定の範囲内に制限（クリップ）される。
【０００３】
【特許文献１】特開平１１−６８５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、例えば製造工程の簡素化という観点からすると、電気回路を構成する各トランジスタの電気的な特性（特に閾値電圧）は共通することが望ましい。薄膜トランジスタについてはこの傾向が格別に顕著である。しかし、特許文献１の技術において出力段トランジスタの閾値電圧とクリップトランジスタの閾値電圧とが一致する場合には、入力信号を充分に大きい振幅に設定する必要がある。以上の事情に鑑みて、本発明は、入力信号に必要な振幅を低減することをひとつの目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明の第１の態様に係る電気回路は、第１電源線（例えば電源線Ｌ1）と出力部との間に接続されたＰチャネル型の第１トランジスタ（例えばトランジスタＴA1）と、入力信号が供給される入力部と第１トランジスタのゲートとの間に介在する第１容量素子と、第２電源線（例えば電源線Ｌ2）と出力部との間に接続されるとともに入力信号に応じて第１トランジスタとは相補的に動作するＮチャネル型の第２トランジスタ（例えばトランジスタＴA2）と、第１電源線からみて第１トランジスタのゲートの方向を順方向として第１電源線と第１トランジスタのゲートとの間にダイオード接続された第３トランジスタ（例えばトランジスタＴB3）と、第１トランジスタのゲートからみて第１電源線の方向を順方向として第１電源線と第１トランジスタのゲートとの間にダイオード接続された第４トランジスタ（例えばトランジスタＴB4）とを具備し、第３トランジスタの閾値電圧が第１トランジスタの閾値電圧を上回り、かつ、第３トランジスタの閾値電圧と第４トランジスタの閾値電圧との加算が減少するように、第３トランジスタおよび第４トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第３トランジスタの閾値電圧と第４トランジスタの閾値電圧との加算が減少するように第３トランジスタおよび第４トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第３トランジスタの閾値電圧が第１トランジスタの閾値電圧を上回るから、第３トランジスタの閾値電圧が第１トランジスタと同等である場合と比較して第１トランジスタの駆動能力を充分に確保する（すなわち第１トランジスタのオン抵抗を低減する）ことが可能である。
【０００６】
第１の態様に係る電気回路の具体例において、第３トランジスタは、閾値制御端子が第１電源線に接続されたＰチャネル型のトランジスタである。以上の態様によれば、第３トランジスタが第１電源線に接続されるから、第３トランジスタの閾値制御端子の電位を制御するための配線を独立に（すなわち第１電源線とは別個に）形成する場合と比較して電気回路の構成が簡素化されるという利点がある。また、他の具体例において、第３トランジスタは、閾値制御端子が第２電源線に接続されたＮチャネル型のトランジスタである（例えば図８）。以上の態様によれば、第３トランジスタが第２電源線に接続されるから、第３トランジスタの閾値制御端子の電位を制御するための配線を独立に形成する場合と比較して電気回路の構成が簡素化される。さらに、Ｎチャネル型の第３トランジスタの閾値制御端子を第２電源線に接続することで、第３トランジスタをＰチャネル型とした構成と比較して、第３トランジスタの閾値電圧が容易かつ充分に増加するという利点もある。
【０００７】
第１の態様に係る電気回路の具体例において、第４トランジスタは、閾値制御端子が第２電源線に接続されたＰチャネル型のトランジスタである。以上の態様によれば、第４トランジスタが第２電源線に接続されるから、第４トランジスタの閾値制御端子の電位を制御するための配線を独立に（すなわち第２電源線とは別個に）形成する場合と比較して電気回路の構成が簡素化されるという利点がある。
【０００８】
なお、第１の態様に係る電気回路において第２トランジスタの接続の態様は任意である。例えば、第２トランジスタのゲートを入力部に対して直接に接続した構成（例えば図９）が採用される。また、第２トランジスタについて第１トランジスタと同様の構成を採用した以下の態様も好適である。すなわち、入力部と第２トランジスタのゲートとの間に介在する第２容量素子と、第２トランジスタのゲートからみて第２電源線の方向を順方向として第２電源線と第２トランジスタのゲートとの間にダイオード接続された第５トランジスタ（例えばトランジスタＴB5）と、第２電源線からみて第２トランジスタのゲートの方向を順方向として第２電源線と第２トランジスタのゲートとの間にダイオード接続された第６トランジスタ（例えばトランジスタＴB6）とが配置され、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回り、かつ、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように、第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回るから、第５トランジスタの閾値電圧が第２トランジスタと同等である場合と比較して第２トランジスタの駆動能力を充分に確保する（すなわち第２トランジスタのオン抵抗を低減する）ことが可能である。
【０００９】
本発明の第２の態様に係る電気回路は、第２電源線と出力部との間に接続されたＮチャネル型の第２トランジスタと、入力信号が供給される入力部と第２トランジスタのゲートとの間に介在する第２容量素子と、第１電源線と出力部との間に接続されるとともに入力信号に応じて第２トランジスタとは相補的に動作するＰチャネル型の第１トランジスタと、第２トランジスタのゲートからみて第２電源線の方向を順方向として第２電源線と第２トランジスタのゲートとの間にダイオード接続された第５トランジスタと、第２電源線からみて第２トランジスタのゲートの方向を順方向として第２電源線と第２トランジスタのゲートとの間にダイオード接続された第６トランジスタとを具備し、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回り、かつ、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように、第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回るから、第５トランジスタの閾値電圧が第２トランジスタと同等である場合と比較して第２トランジスタの駆動能力を充分に確保する（すなわち第２トランジスタのオン抵抗を低減する）ことが可能である。
【００１０】
第５トランジスタおよび第６トランジスタを具備する態様の具体例において、第５トランジスタは、閾値制御端子が第２電源線に接続されたＮチャネル型のトランジスタである。以上の態様によれば、第５トランジスタが第２電源線に接続されるから、第５トランジスタの閾値制御端子の電位を制御するための配線を独立に（すなわち第２電源線とは別個に）形成する場合と比較して電気回路の構成が簡素化されるという利点がある。また、閾値制御端子が第１電源線に接続されたＰチャネル型のトランジスタを第５トランジスタとして利用した構成も好適である（例えば図８）。以上の態様によれば、第５トランジスタが第１電源線に接続されるから、第５トランジスタの閾値制御端子の電位を制御するための配線を独立に形成する場合と比較して電気回路の構成が簡素化される。さらに、Ｐチャネル型の第５トランジスタの閾値制御端子を第１電源線に接続することで、第５トランジスタをＮチャネル型とした構成と比較して、第５トランジスタの閾値電圧が容易かつ充分に増加するという利点もある。
【００１１】
第５トランジスタおよび第６トランジスタを具備する態様の具体例において、第６トランジスタは、閾値制御端子が第２電源線に接続されたＮチャネル型のトランジスタである。以上の態様によれば、第６トランジスタが第１電源線に接続されるから、第６トランジスタの閾値制御端子の電位を制御するための配線を独立に（すなわち第１電源線とは別個に）形成する場合と比較して電気回路の構成が簡素化されるという利点がある。
【００１２】
なお、第２の態様に係る電気回路において第１トランジスタの接続の態様は任意である。例えば、第１トランジスタのゲートを入力部に対して直接に接続した構成（例えば図１０）が採用される。また、第１トランジスタについて第２トランジスタと同様の構成を採用した以下の態様も好適である。すなわち、入力部と第１トランジスタのゲートとの間に介在する第１容量素子と、第１トランジスタのゲートからみて第１電源線の方向を順方向として第１電源線と第１トランジスタのゲートとの間にダイオード接続された第３トランジスタと、第１電源線からみて第１トランジスタのゲートの方向を順方向として第１電源線と第１トランジスタのゲートとの間にダイオード接続された第４トランジスタとが配置され、第３トランジスタの閾値電圧が第１トランジスタの閾値電圧を上回り、かつ、第３トランジスタの閾値電圧と第４トランジスタの閾値電圧との加算が減少するように、第３トランジスタおよび第４トランジスタの各々の閾値制御端子の電位が設定される。
【００１３】
第１の態様および第２の態様に係る電気回路の具体例において、出力部から出力される出力信号のレベルが上昇し始める第１時点（例えば図１２の時点ｔa2）にてハイレベルに設定されるとともに第１時点の経過後にローレベルに変化し、出力信号のレベルが低下し始める第２時点（例えば図１２の時点ｔb2）にてローレベルに設定されるとともに第２時点の経過後にハイレベルに変化する閾値制御信号（例えば図１２の閾値制御信号ＳTH）が、第１トランジスタおよび第２トランジスタの各々の閾値制御端子に供給される。以上の態様によれば、電気回路（入力信号と出力信号との関係）がヒステリシス特性を示すから、入力信号に重畳された雑音の影響が低減されるという利点がある。さらに好適な態様においては、出力信号が入力されるインバータ回路が配置され、インバータ回路からの出力信号が閾値制御信号として第１トランジスタおよび第２トランジスタの各々の閾値制御端子に供給される。以上の態様によれば、インバータ回路の出力信号が閾値制御信号として利用されるから、インバータ回路の出力信号とは別個の閾値制御信号が生成される構成と比較して電気回路の構成が簡素化されるという利点がある。
【００１４】
なお、以上の各態様における閾値制御端子は、当該閾値制御端子の電位に応じてトランジスタの閾値電圧が変化する部位である。例えばバックゲートやボディコンタクト電極（チャネルコンタクト電極）が閾値制御端子として例示される。また、「相補的に動作する」とは、第１トランジスタおよび第２トランジスタの一方がオン状態に制御されるときに他方がオフ状態に制御されることを意味する。
【００１５】
本発明に係る電気光学装置は、以上に例示した何れかの態様に係る電気回路を含む駆動回路（例えば図１５の走査線駆動回路５２や信号線駆動回路５４）と、駆動回路によって駆動される複数の電気光学素子とを具備する。以上の各態様に係る電気回路によれば、入力信号に必要な振幅が低減されるとともに出力信号の波形の鈍りが抑制されるから、本発明の電気光学装置においては、駆動回路にて消費される電力を低減するとともに駆動回路や電気光学素子の誤動作の可能性を低減することが可能である。本発明に係る電気光学装置は、パーソナルコンピュータや携帯電話機といった各種の電子機器の表示装置として採用されるほか、電子写真方式の画像形成装置における露光装置としても好適である。
【００１６】
本発明は、以上に例示した各態様に係る電気回路を制御する方法としても特定される。第１の態様に係る電気回路の駆動方法は、第３トランジスタの閾値電圧が第１トランジスタの閾値電圧を上回り、かつ、第３トランジスタの閾値電圧と第４トランジスタの閾値電圧との加算が減少するように、第３トランジスタおよび第４トランジスタの各々の閾値制御端子の電位を設定することを特徴とする。第２の態様に係る電気回路の制御方法は、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回り、かつ、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように、第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位を設定することを特徴とする。以上の制御方法によれば、本発明の電気回路と同様の作用および効果が奏される。
【発明を実施するための最良の形態】
【００１７】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気回路１００Aの回路図であり、図２は、電気回路１００Aの動作を示すタイミングチャートである。電気回路１００Aは、外部回路から入力部（入力端子）Ｎ1に供給される入力信号ＳINの振幅を変化させた出力信号ＳOUTを出力部（出力端子）Ｎ2から出力するレベル変換回路である。図２に示すように、入力信号ＳINの電位は、低位側電位ＶIN_L（接地電位）から高位側電位ＶIN_H（ＶIN_H＞ＶIN_L）までの振幅ＡINで経時的に変動する。電気回路１００Aは、絶縁性の基板の表面に形成された複数の薄膜トランジスタで構成される。
【００１８】
図１に示すように、電気回路１００Aは、Ｐチャネル型のトランジスタＴA1とＮチャネル型のトランジスタＴA2とを具備する。トランジスタＴA1およびトランジスタＴA2は、電源線Ｌ1と電源線Ｌ2との間に直列に接続された薄膜トランジスタである。さらに具体的には、トランジスタＴA1のソースＳは電源線Ｌ1に接続され、トランジスタＴA2のソースＳは電源線Ｌ2に接続される。トランジスタＴA1およびトランジスタＴA2の各々のドレインＤは出力部Ｎ2に対して共通に接続される。電源線Ｌ1には高位側電位ＶOUT_Hが供給され、電源線Ｌ2には低位側電位ＶOUT_Lが供給される。図２に示すように、高位側電位ＶOUT_Hは入力信号ＳINの高位側電位ＶIN_Hよりも高く、低位側電位ＶOUT_Lは入力信号ＳINの低位側電位ＶIN_Lよりも低い（ＶOUT_H＞ＶIN_H＞ＶIN_L＞ＶOUT_L）。
【００１９】
入力部Ｎ1とトランジスタＴA1のゲートＧ1との間には容量素子Ｃ1が介在する。すなわち、容量素子Ｃ1の一方の電極が入力部Ｎ1に接続されるとともに他方の電極がトランジスタＴA1のゲートＧ1に接続される。同様に、入力部Ｎ1とトランジスタＴA2のゲートＧ2との間には容量素子Ｃ2が介在する。以上のようにゲートＧ1およびゲートＧ2は入力部Ｎ1に容量結合するから、入力部Ｎ1に供給される入力信号ＳINが高位側電位ＶIN_Hから低位側電位ＶIN_Lに低下すると、ゲートＧ1の電位ＶG1およびゲートＧ2の電位ＶG2は低下する。したがって、トランジスタＴA1がオン状態に制御されるとともにトランジスタＴA2がオフ状態に制御され、図２に破線で図示したように、出力信号ＳOUTはトランジスタＴA1を介して高位側電位ＶOUT_Hに設定される。一方、入力信号ＳINが低位側電位ＶIN_Lから高位側電位ＶIN_Hに上昇すると電位ＶG1および電位ＶG2が上昇するから、トランジスタＴA1がオフ状態に制御されるとともにトランジスタＴA2がオン状態に制御される。したがって、出力信号ＳOUTはトランジスタＴA2を介して低位側電位ＶOUT_Lに設定される。すなわち、入力信号ＳINの振幅ＡIN（ＶIN_L〜ＶIN_H）を電位ＶOUT_Lから電位ＶOUT_Hまでの振幅ＡOUTに拡大した出力信号ＳOUTが生成される。
【００２０】
電源線Ｌ1とトランジスタＴA1のゲートＧ1との間にはトランジスタＴB3とトランジスタＴB4とが並列に介在する。トランジスタＴB3およびトランジスタＴB4は、トランジスタＴA1と同じＰチャネル型の薄膜トランジスタである。トランジスタＴB3のゲートはトランジスタＴA1のゲートＧ1（トランジスタＴB3のドレイン）に接続（ダイオード接続）される。したがって、トランジスタＴB3は、電源線Ｌ1からみてゲートＧ1の方向を順方向とするダイオードとして機能する。一方、トランジスタＴB4は、電源線Ｌ1にゲートが接続されることで、ゲートＧ1からみて電源線Ｌ1の方向（すなわちトランジスタＴB3とは逆方向）を順方向とするダイオードとして機能する。トランジスタＴB3の閾値電圧ＶT3およびトランジスタＴB4の閾値電圧ＶT4は等価的なダイオードの順方向電圧Ｖfに相当する。
【００２１】
トランジスタＴA1のゲートＧ1の電位ＶG1が、高位側電位ＶOUT_HよりもトランジスタＴB3の閾値電圧（絶対値）ＶT3だけ低い電位Ｖ1L（Ｖ1L＝ＶOUT_H−ＶT3）を下回ると、トランジスタＴB3がオン状態に遷移するから、電源線Ｌ1からトランジスタＴB3を経由してゲートＧ1に電流が流れる。一方、電位ＶG1が、高位側電位ＶOUT_HよりもトランジスタＴB4の閾値電圧ＶT4だけ高い電位Ｖ1H（Ｖ1H＝ＶOUT_H＋ＶT4）を上回ると、トランジスタＴB4がオン状態に遷移するから、ゲートＧ1からトランジスタＴB4を経由して電源線Ｌ1に電流が流れる。したがって、図２に示すように、トランジスタＴA1のゲートＧ1の電位ＶG1は、電位Ｖ1Lを下限として電位Ｖ1Hを上限とする範囲Ａ1内に制限（クリップ）される。
【００２２】
一方、図１に示すように、電源線Ｌ2とトランジスタＴA2のゲートＧ2との間にはトランジスタＴB5とトランジスタＴB6とが並列に介在する。トランジスタＴB5およびトランジスタＴB6は、トランジスタＴA2と同じＮチャネル型の薄膜トランジスタである。トランジスタＴB5のゲートはトランジスタＴA2のゲートＧ2に接続される。したがって、トランジスタＴB5は、ゲートＧ2からみて電源線Ｌ2の方向を順方向とするダイオードとして機能する。一方、トランジスタＴB6は、電源線Ｌ2にゲートが接続されることで、電源線Ｌ2からみてゲートＧ2の方向を順方向とするダイオードとして機能する。トランジスタＴB5の閾値電圧ＶT5およびトランジスタＴB6の閾値電圧ＶT6は等価的なダイオードの順方向電圧Ｖfに相当する。
【００２３】
トランジスタＴA2のゲートＧ2の電位ＶG2が、低位側電位ＶOUT_LよりもトランジスタＴB5の閾値電圧ＶT5だけ高い電位Ｖ2H（Ｖ2H＝ＶOUT_L＋ＶT5）を上回ると、トランジスタＴB5がオン状態に遷移するから、ゲートＧ2からトランジスタＴB5を経由して電源線Ｌ2に電流が流れる。一方、電位ＶG2が、低位側電位ＶOUT_LよりもトランジスタＴB6の閾値電圧ＶT6だけ低い電位Ｖ2L（Ｖ2L＝ＶOUT_L−ＶT6）を下回ると、トランジスタＴB6がオン状態に遷移するから、電源線Ｌ2からトランジスタＴB6を経由してゲートＧ2に電流が流れる。したがって、図２に示すように、トランジスタＴA2のゲートＧ2の電位ＶG2は、電位Ｖ2Lを下限として電位Ｖ2Hを上限とする範囲Ａ2内に制限（クリップ）される。
【００２４】
等価的にダイオードとして機能する各トランジスタＴB（ＴB3〜ＴB6）はバックゲートＢを含む。図３は、トランジスタＴB（ＴB3〜ＴB6）の構成を示す断面図である。トランジスタＴBは、トランジスタＴA1やトランジスタＴA2とともに絶縁性の基板１０の表面に形成される。基板１０を被覆する下地層１１の表面にバックゲートＢが形成される。バックゲートＢはゲート絶縁膜１２で覆われ、ゲート絶縁膜１２の表面に半導体層１３（例えばポリシリコンの膜体）が形成される。半導体層１３の表面上のゲート絶縁膜１４を挟んで半導体層１３のチャネル領域と対向するようにゲート１５が形成される。半導体層１３のソース領域には層間絶縁層１６の貫通孔を介してソース１７が接続され、半導体層１３のドレイン領域には層間絶縁層１６の貫通孔を介してドレイン１８が接続される。
【００２５】
図４は、Ｐチャネル型のトランジスタＴB（ＴB3，ＴB4）のゲートに印加される電圧ＶG（横軸）とソース−ドレイン間に流れるドレイン電流ＩD（縦軸）との関係をバックゲートＢの電位ＶB毎に図示したグラフである。同様に、図５は、Ｎチャネル型のトランジスタＴB（ＴB5，ＴB6）のゲートの電圧ＶGとドレイン電流ＩDとの関係をバックゲートＢの電位ＶB毎に図示したグラフである。図４および図５に示すように、トランジスタＴB（ＴB3〜ＴB6）の閾値電圧（ＶT3〜ＶT6）は、バックゲートＢの電位ＶBが上昇するほど負極性側に変化する（電位ＶBが低下するほど正極性側に変化する）。
【００２６】
例えば、Ｐチャネル型のトランジスタＴB（ＴB3，ＴB4）においては、バックゲートＢの電位ＶBが上昇するほど閾値電圧の絶対値（ＶT3，ＶT4）は増加するから、等価的なダイオードの順方向電圧Ｖfは増加する（電位ＶBが低下するほど順方向電圧Ｖfは減少する）。一方、Ｎチャネル型のトランジスタＴB（ＴB5，ＴB6）においては、バックゲートＢの電位ＶBが低下するほど閾値電圧の絶対値（ＶT5，ＶT6）は増加するから、等価的なダイオードの順方向電圧Ｖfは増加する（電位ＶBが上昇するほど順方向電圧Ｖfは増加する）。
【００２７】
トランジスタＴB3およびトランジスタＴB4は、半導体層１３に導入される不純物の濃度がトランジスタＴA1と共通する。したがって、バックゲートＢに電位ＶBを印加しない場合のトランジスタＴB3の閾値電圧ＶX3およびトランジスタＴB4の閾値電圧ＶX4はトランジスタＴA1の閾値電圧ＶT1と同等である。同様に、トランジスタＴB5およびトランジスタＴB6は、半導体層１３に導入される不純物の濃度がトランジスタＴA2と共通する。したがって、バックゲートＢに電位ＶBを印加しない場合のトランジスタＴB5の閾値電圧ＶX5およびトランジスタＴB6の閾値電圧ＶX6は、バックゲートＢが形成されないトランジスタＴA2の閾値電圧ＶT2と同等である（図７参照）。
【００２８】
図１に示すように、トランジスタＴB3のバックゲートＢは電源線Ｌ1に接続されて電位ＶBは高位側電位ＶOUT_Hに設定される。したがって、図２に示すように、トランジスタＴB3の閾値電圧ＶT3（順方向電圧Ｖf）は、バックゲートＢを持たないトランジスタＴA1の閾値電圧ＶT1（電位ＶBを印加しない場合のトランジスタＴB3の閾値電圧ＶX3）を上回る。一方、トランジスタＴB4のバックゲートＢは電源線Ｌ2に接続されて電位ＶBは低位側電位ＶOUT_Lに設定される。したがって、図２に示すように、トランジスタＴB4の閾値電圧ＶT4（順方向電圧Ｖf）はトランジスタＴA1の閾値電圧ＶT1（電位ＶBを印加しない場合のトランジスタＴB4の閾値電圧ＶX4）を下回る。そして、トランジスタＴB4のバックゲートＢに低位側電位ＶOUT_Lを印加することによる閾値電圧ＶT4の減少量（ＶX4−ＶT4）は、トランジスタＴB3のバックゲートＢに高位側電位ＶOUT_Hを印加することによる閾値電圧ＶT3の増加量（ＶT3−ＶX3）よりも大きい。したがって、閾値電圧ＶT3と閾値電圧ＶT4との加算値（ゲートＧ1の電位ＶG1の振幅）Ａ1は、バックゲートＢに電位ＶBを印加しない場合の閾値電圧ＶX3と閾値電圧ＶX4との加算値Ｘ1（Ｘ2＝ＶX3＋ＶX4＝２ＶT1）と比較して減少する。
【００２９】
一方、図１に示すように、トランジスタＴB5のバックゲートＢは電源線Ｌ2に接続されて電位ＶBは低位側電位ＶOUT_Lに設定される。したがって、図２に示すように、トランジスタＴB5の閾値電圧ＶT5（順方向電圧Ｖf）は、トランジスタＴA2の閾値電圧ＶT2（電位ＶBを印加しない場合のトランジスタＴB5の閾値電圧ＶX5）を上回る。一方、トランジスタＴB6のバックゲートＢは電源線Ｌ1に接続されて電位ＶBは高位側電位ＶOUT_Hに設定される。したがって、図２に示すように、トランジスタＴB6の閾値電圧ＶT6（順方向電圧Ｖf）はトランジスタＴA2の閾値電圧ＶT2（電位ＶBを印加しない場合のトランジスタＴB6の閾値電圧ＶX6）を下回る。そして、トランジスタＴB6のバックゲートＢに高位側電位ＶOUT_Hを印加することによる閾値電圧ＶT6の減少量（ＶX6−ＶT6）は、トランジスタＴB5のバックゲートＢに低位側電位ＶOUT_Lを印加することによる閾値電圧ＶT5の増加量（ＶT5−ＶX5）よりも大きい。したがって、閾値電圧ＶT5と閾値電圧ＶT6との加算値（ゲートＧ2の電位ＶG2の振幅）Ａ2は、バックゲートＢに電位ＶBを印加しない場合の閾値電圧ＶX5と閾値電圧ＶX6との加算値Ｘ2（Ｘ2＝ＶX5＋ＶX6＝２ＶT2）と比較して減少する。
【００３０】
本形態においてはバックゲートＢの電位ＶBに応じてトランジスタＴB（ＴB3〜ＴB6）の閾値電圧ＶT（ＶT3〜ＶT6）が以上のように制御される。したがって、各トランジスタＴBの閾値電圧ＶTを制御しない構成（以下「対比例」という）と比較すると、以下に詳述するように、入力信号ＳINに必要な振幅が低減されるとともに出力信号ＳOUTの波形の鈍りを抑制できるという利点がある。
【００３１】
図６は、対比例に係る電気回路２００の回路図であり、図７は、対比例の動作を示すタイミングチャートである。図６に示すように、対比例に係る電気回路２００は、本形態の電気回路１００AにおけるトランジスタＴB（ＴB3〜ＴB6）をトランジスタＴX（ＴX3〜ＴX6）に置換した構成である。各トランジスタＴXはバックゲートＢを持たない薄膜トランジスタである。
【００３２】
対比例において、トランジスタＴX3の閾値電圧ＶX3およびトランジスタＴX4の閾値電圧ＶX4はトランジスタＴA1の閾値電圧ＶT1と同等である。図７に示すように、トランジスタＴA1のゲートＧ1の電位ＶG1は、閾値電圧ＶX3と閾値電圧ＶX4との加算に相当する範囲Ｘ1（Ｘ1＝ＶX3＋ＶX4＝２ＶT1）で入力信号ＳINに応じて変動する。一方、トランジスタＴX5の閾値電圧ＶX5およびトランジスタＴX6の閾値電圧ＶX6はトランジスタＴA2の閾値電圧ＶT2と同等である。トランジスタＴA2のゲートＧ2の電位ＶG2は、閾値電圧ＶX5と閾値電圧ＶX6との加算に相当する範囲Ｘ2（Ｘ2＝ＶX5＋ＶX6＝２ＶT2）で変動する。
【００３３】
入力信号ＳINの振幅ＡINが範囲Ｘ1や範囲Ｘ2を下回るとすれば、電位ＶG1や電位ＶG2が不定となるから、入力信号ＳINの振幅ＡINは範囲Ｘ1および範囲Ｘ2よりも大きい必要がある。すなわち、対比例において入力信号ＳINについては、トランジスタＴA1の閾値電圧ＶT1の２倍およびトランジスタＴA2の閾値電圧ＶT2の２倍の双方を上回る振幅ＡINを確保する必要がある。
【００３４】
一方、本形態においては、ゲートＧ1の電位ＶG1の範囲Ａ1およびゲートＧ2の電位ＶG2の範囲Ａ2が減少するようにトランジスタＴB（ＴB3〜ＴB6）のバックゲートＢの電位ＶBが制御されるから、閾値電圧ＶT3および閾値電圧ＶT4の加算に相当する範囲Ａ1と閾値電圧ＶT5および閾値電圧ＶT6の加算に相当する範囲Ａ2とを上回るように入力信号ＳINの振幅ＡINを確保すれば、トランジスタＴA1の閾値電圧ＶT1の２倍（範囲Ｘ1）やトランジスタＴA2の閾値電圧ＶT2の２倍（範囲Ｘ2）を上回る範囲まで入力信号ＳINの振幅ＡINを拡大する必要はない。すなわち、本形態によれば、入力信号ＳINに必要となる振幅ＡINが対比例と比較して低減されるという利点がある。そして、入力信号ＳINの振幅ＡINを低減することで、電気回路１００Aの前段の回路で消費される電力が削減されるという効果や、電気回路１００Aにおいて充分な利得を容易に確保できるといった効果が実現される。
【００３５】
また、対比例の閾値電圧ＶX3は閾値電圧ＶT1と同等であるから、トランジスタＴA1のゲート−ソース間には自身の閾値電圧ＶT1と同等の電圧が印加されるに過ぎない。したがって、入力信号ＳINが低位側電位ＶIN_Lに低下してもトランジスタＴA1が完全にはオン状態とならない（オン状態が高い）場合がある。Ｎチャネル型のトランジスタＴA2についても同様である。すなわち、トランジスタＴA2のゲート−ソース間には自身の閾値電圧ＶT2と同等の電圧（閾値電圧ＶX5）が印加されるに過ぎないから、トランジスタＴA2は完全にはオン状態とならない場合がある。以上のように対比例ではトランジスタＴA1やトランジスタＴA2のオン抵抗が充分に低下しない（すなわち駆動能力が不足する）から、図７に示すように出力信号ＳOUTの波形に鈍りが発生するという問題がある。
【００３６】
一方、本形態においては、トランジスタＴB3の閾値電圧ＶT3（順方向電圧Ｖf）が閾値電圧ＶT1を上回るようにバックゲートＢの電位ＶBが設定されるから、入力信号ＳINが低位側電位ＶIN_Lに低下すると、トランジスタＴA1のゲート−ソース間には閾値電圧ＶT1を上回る電圧（閾値電圧ＶT3）が印加される。したがって、トランジスタＴA1は完全にオン状態に制御される。トランジスタＴA2についても同様に、トランジスタＴB5の閾値電圧ＶT5は閾値電圧ＶT2を上回るから、入力信号ＳINが高位側電位ＶIN_Hに上昇すると、トランジスタＴA2のゲート−ソース間には閾値電圧ＶT2を上回る電圧（閾値電圧ＶT5）が印加される。したがって、トランジスタＴA2は完全にオン状態に制御される。以上のようにトランジスタＴA1およびトランジスタＴA2のオン抵抗が対比例と比較して低減されるから、本形態によれば、図２に示すように、出力信号ＳOUTの波形の鈍りが有効に抑制されるという利点がある。
【００３７】
また、トランジスタＴB（ＴB3〜ＴB6）のバックゲートＢを電源線Ｌ1や電源線Ｌ2に接続することで各々の閾値電圧ＶT（ＶT3〜ＶT6）が制御されるから、例えば高位側電位ＶOUT_Hや低位側電位ＶOUT_Lとは別個の電位をトランジスタＴBのバックゲートＢに供給する構成（電源線Ｌ1や電源線Ｌ2とは別の配線がトランジスタＴBのバックゲートＢに接続された構成）と比較して電気回路１００Aの簡素化や小型化が実現されるという利点もある。
【００３８】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。なお、以下の各形態において作用や機能が第１実施形態と同等である要素については、以上と同じ符号を付して各々の詳細な説明を省略する。
【００３９】
図８は、本形態に係る電気回路１００Bの回路図である。図８に示すように、電気回路１００BのトランジスタＴB3はＮチャネル型の薄膜トランジスタであり、トランジスタＴB5はＰチャネル型の薄膜トランジスタである。第１実施形態と同様に、トランジスタＴB3は、電源線Ｌ1からみてゲートＧ1の方向が順方向となるように電源線Ｌ1とゲートＧ1との間にダイオード接続され、トランジスタＴB5は、ゲートＧ2からみて電源線Ｌ2の方向が順方向となるように電源線Ｌ2とゲートＧ2との間にダイオード接続される。
【００４０】
トランジスタＴB3のバックゲートＢは電源線Ｌ2に接続される。トランジスタＴB3のバックゲートＢに低位側電位ＶOUT_Lが供給されることで、閾値電圧ＶT3（等価的なダイオードの順方向電圧Ｖf）は、Ｐチャネル型のトランジスタＴB3のバックゲートＢに高位側電位ＶOUT_Hを供給する第１実施形態と比較して増加する。したがって、トランジスタＴA1のゲートＧ1に印加される電位ＶG1の範囲Ａ1の下限値である電位Ｖ1Lが第１実施形態と比較して低下する（すなわち範囲Ａ1が拡大する）。すなわち、入力信号ＳINが低位側電位ＶIN_Lに低下した場合のトランジスタＴA1のゲート−ソース間の電圧（閾値電圧ＶT3）が増加するから、第１実施形態と比較してトランジスタＴA1のオン抵抗が低減される。
【００４１】
一方、トランジスタＴB5のバックゲートＢは電源線Ｌ1に接続される。トランジスタＴB5のバックゲートＢに高位側電位ＶOUT_Hが供給されることで、閾値電圧ＶT5（順方向電圧Ｖf）は、Ｎチャネル型のトランジスタＴB5のバックゲートＢに低位側電位ＶOUT_Lを供給する第１実施形態と比較して増加する。したがって、範囲Ａ2の上限値である電位Ｖ2Hが第１実施形態と比較して上昇する（すなわち範囲Ａ2が拡大する）。すなわち、入力信号ＳINが高位側電位ＶIN_Hに上昇した場合のトランジスタＴA2のゲート−ソース間の電圧（閾値電圧ＶT5）が増加するから、第１実施形態と比較してトランジスタＴA2のオン抵抗が低減される。
【００４２】
以上の形態によっても第１実施形態と同様の効果が奏される。また、本形態においてはトランジスタＴA1およびトランジスタＴA2のオン抵抗が低減されるから、出力信号ＳOUTの波形の鈍りが第１実施形態よりも抑制されるという利点がある。
【００４３】
＜Ｃ：第３実施形態＞
図９は、本発明の第３実施形態に係る電気回路１００Cの回路図である。電気回路１００Cは、第１実施形態の電気回路１００AからトランジスタＴB5とトランジスタＴB6と容量素子Ｃ2とを省略した構成である。トランジスタＴA2のゲートＧ2は入力部Ｎ1に直接に接続される。入力信号ＳINのローレベルは出力信号ＳOUTと同じ低位側電位ＶOUT_Lに設定される。すなわち、入力信号ＳINは低位側電位ＶOUT_Lから高位側電位ＶIN_Hまでの振幅ＡINで変動する。
【００４４】
入力信号ＳINが低位側電位ＶOUT_Lに低下した場合のトランジスタＴA1の動作は第１実施形態と同様である。一方、入力信号ＳINが高位側電位ＶIN_Hに変動するとトランジスタＴA2がオン状態となるから、出力信号ＳOUTはトランジスタＴA2を介して低位側電位ＶOUT_Lに設定される。したがって、入力信号ＳINと出力信号ＳOUTとでローレベルの電位（低位側電位ＶOUT_L）は変化しない。すなわち、電気回路１００Cは、入力信号ＳINの高位側電位ＶIN_Hのみを高位側電位ＶOUT_Hに上昇（正方向のみのレベル変換）させた出力信号ＳOUTを生成する。
【００４５】
以上の形態においてもトランジスタＴA1の動作に関して第１実施形態と同様の効果が実現される。なお、第２実施形態と同様に、バックゲートＢが電源線Ｌ2に接続されたＮチャネル型のトランジスタを図９のトランジスタＴB3として利用した構成も好適である。
【００４６】
＜Ｄ：第４実施形態＞
図１０は、本発明の第４実施形態に係る電気回路１００Dの回路図である。電気回路１００Dは、第１実施形態の電気回路１００AからトランジスタＴB3とトランジスタＴB4と容量素子Ｃ1とを省略した構成である。トランジスタＴA1のゲートＧ1は入力部Ｎ1に直接に接続される。入力信号ＳINは低位側電位ＶIN_Lから高位側電位ＶOUT_H（出力信号ＳOUTのハイレベル）までの振幅ＡINで変動する。
【００４７】
入力信号ＳINが高位側電位ＶOUT_Hに上昇した場合のトランジスタＴA2の動作は第１実施形態と同様である。一方、入力信号ＳINが低位側電位ＶIN_Lに低下するとトランジスタＴA1がオン状態に変化するから、出力信号ＳOUTは高位側電位ＶOUT_Hに設定される。したがって、入力信号ＳINと出力信号ＳOUTとでハイレベルの電位は変化しない。すなわち、電気回路１００Dは、入力信号ＳINの低位側電位ＶIN_Lのみを低位側電位ＶOUT_Lに低下（負方向のみのレベル変換）させた出力信号ＳOUTを生成する。
【００４８】
以上の形態においてもトランジスタＴA2の動作に関して第１実施形態と同様の効果が実現される。なお、第２実施形態と同様に、バックゲートＢが電源線Ｌ1に接続されたＰチャネル型のトランジスタを図１０のトランジスタＴB5として利用した構成も好適である。
【００４９】
＜Ｅ：第５実施形態＞
図１１は、本発明の第５実施形態に係る電気回路１００Eの回路図である。図１１に示すように、電気回路１００Eは、第１実施形態と同様の電気回路１００A（レベル変換回路）にインバータ回路３０を追加した構成である。インバータ回路３０は、電源線Ｌ1と電源線Ｌ2との間に直列に接続されたＰチャネル型のトランジスタＴD1およびＮチャネル型のトランジスタＴD2を具備する。トランジスタＴD1およびトランジスタＴD2の各々のゲートは入力部（入力端子）Ｎa1に共通に接続される。トランジスタＴD1およびトランジスタＴD2の各々のドレインは出力部（出力端子）Ｎa2に共通に接続される。電気回路１００Aから出力された出力信号ＳOUTが入力部Ｎa1に供給される。インバータ回路３０は、出力信号ＳOUTを反転した波形（入力信号ＳINの振幅を拡大して整形した波形）の出力信号ＳOUTaを生成して出力部Ｎa2から出力する。
【００５０】
電気回路１００AのトランジスタＴA1およびトランジスタＴA2は、バックゲートＢを具備する図３の構造の薄膜トランジスタである。トランジスタＴA1およびトランジスタＴA2の各々のバックゲートＢは接続点Ｎ3に共通に接続される。接続点Ｎ3はインバータ回路３０の出力部Ｎa2に接続される。トランジスタＴA1およびトランジスタＴA2の各々のバックゲートＢには、インバータ回路３０の出力部Ｎa2から出力される出力信号ＳOUTaが閾値制御信号ＳTHとして供給される。閾値制御信号ＳTHは、トランジスタＴA1の閾値電圧ＶT1およびトランジスタＴA2の閾値電圧ＶT2を制御するための電圧信号である。
【００５１】
トランジスタＴA1の閾値電圧ＶT1およびトランジスタＴA2の閾値電圧ＶT2はバックゲートＢの電位ＶBに対して図３および図４のように変化する。したがって、閾値制御信号ＳTHがローレベル（低位側電位ＶOUT_L）に設定されると、トランジスタＴA1の閾値電圧ＶT1およびトランジスタＴA2の閾値電圧ＶT2は、閾値制御信号ＳTHがハイレベルである場合と比較して正極性側に変化する（すなわちトランジスタＴA1がオン状態に遷移し易くなる）。一方、閾値制御信号ＳTHがハイレベル（高位側電位ＶOUT_H）に設定されると、閾値電圧ＶT1および閾値電圧ＶT2は、閾値制御信号ＳTHがローレベルである場合と比較して負極性側に変化する（すなわちトランジスタＴA2がオン状態に遷移し易くなる）。
【００５２】
図１２は、電気回路１００Eの動作を示すタイミングチャートである。図１２に示すように、インバータ回路３０からの出力信号ＳOUTa（閾値制御信号ＳTH）は、入力信号ＳIN（図１２では図示を省略するが、ゲートＧ1の電位ＶG1とゲートＧ2の電位ＶG2と略同相の信号である）に対して遅延した時点で高位側電位ＶOUT_Hおよび低位側電位ＶOUT_Lの一方から他方に周期的に遷移する波形となる。
【００５３】
ゲートＧ1の電位ＶG1およびゲートＧ2の電位ＶG2が入力信号ＳINに連動して低下し始める時点ｔa1において、閾値制御信号ＳTH（出力信号ＳOUTa）はハイレベルに設定されているから、閾値電圧ＶT1は低位側の電圧ＶT1_Lに設定され、トランジスタＴA2の閾値電圧ＶT2は低位側の電圧ＶT2_Lに設定される。時点ｔa2において、電位ＶG1が閾値電圧ＶT1_Lを下回ることでトランジスタＴA1がオン状態に遷移するとともに、電圧ＶG2が閾値電圧ＶT2_Lを下回ることでトランジスタＴA2がオフ状態に遷移する。したがって、時点ｔa2にて出力信号ＳOUTの電位が上昇し始める。そして、出力信号ＳOUTの電位がインバータ回路３０の閾値電圧ＶCを上回る時点ｔa3において出力信号ＳOUTaが低下し始める。出力信号ＳOUTa（閾値制御信号ＳTH）がローレベルに到達すると、閾値電圧ＶT1が高位側の電圧ＶT1_Hに設定されるとともに閾値電圧ＶT2が高位側の電圧ＶT2_Hに設定される。すなわち、トランジスタＴA1は、時点ｔa2でオン状態に変化すると時点ｔa3の経過後にはオフ状態に変化し難い状態となり、トランジスタＴA2は、時点ｔa2にてオフ状態に遷移すると時点ｔa3の経過後にはオン状態に変化し難い状態となる。
【００５４】
次に、図１２の時点ｔb2においては、時点ｔb1にて上昇し始めた電位ＶG1が電圧ＶT1_Hを上回るとともに、時点ｔb1にて上昇し始めた電圧ＶG2が電圧ＶT2_Hを上回る。したがって、トランジスタＴA1がオフ状態に遷移するとともにトランジスタＴA2がオン状態に遷移することで出力信号ＳOUTが低下し始める。そして、出力信号ＳOUTの電位が閾値電圧ＶCを下回る時点ｔb3にて出力信号ＳOUTaが上昇し始め、出力信号ＳOUTa（閾値制御信号ＳTH）がハイレベルに到達すると、閾値電圧ＶT1が低位側の電圧ＶT1_Lに設定されるとともに閾値電圧ＶT2が低位側の電圧ＶT2_Lに設定される。すなわち、トランジスタＴA1は、時点ｔb2でオフ状態に変化すると時点ｔb3の経過後にはオン状態に変化し難い状態となり、トランジスタＴA2は、時点ｔb2にてオン状態に遷移すると時点ｔb3の経過後にはオフ状態に遷移し難い状態となる。
【００５５】
以上のように電気回路１００Aにおける入力信号ＳINと出力信号ＳOUTとの関係はヒステリシス特定（シュミットトリガ特性）を示すから、入力信号ＳINに雑音が発生した場合であっても、出力信号ＳOUTや出力信号ＳOUTaの雑音を抑制することが可能である。すなわち、雑音に対する耐性が確保される。なお、図１１においては第１実施形態の電気回路１００Aを使用したが、第２実施形態から第４実施形態の電気回路（１００B〜１００D）を図１１の電気回路１００Aに代えて利用してもよい。
【００５６】
＜Ｆ：第６実施形態＞
図１３は、本発明の第６実施形態に係る電気回路１００Fの回路図である。図１３に示すように、電気回路１００Fは、ボディコンタクト電極Ｅが形成された薄膜トランジスタを第１実施形態におけるトランジスタＴB（ＴB3〜ＴB6）として採用した構成である。トランジスタＴBの閾値電圧ＶT（ＶT3〜ＶT6）は、ボディコンタクト電極Ｅに供給される電位に応じて制御される。
【００５７】
図１４は、トランジスタＴB（ＴB3〜ＴB6）の構造を示す平面図である。トランジスタＴBは、絶縁性の基板１０の表面に形成された半導体層２１（例えばポリシリコンの膜体）を具備する。半導体層２１を覆うゲート絶縁膜（図示略）を挟んで半導体層２１と対向するようにゲート２２が形成される。半導体層２１にはソース領域２１sとドレイン領域２１dとボディコンタクト領域（チャネルコンタクト領域）２１bとがゲート２２の作成後に形成される。Ｐチャネル型のトランジスタＴB（ＴB3，ＴB4）のボディコンタクト領域２１bにはＮ型の不純物が導入され、Ｎチャネル型のトランジスタＴB（ＴB5，ＴB6）のボディコンタクト領域２１bにはＰ型の不純物が導入される。
【００５８】
半導体層２１とゲート２２とを覆うように層間絶縁層（図示略）が形成される。層間絶縁層には複数の貫通孔（Ｈ1，Ｈ2，Ｈ3）が形成される。半導体層２１のソース領域２１sには貫通孔Ｈ1を介してソース２３が接続され、ドレイン領域２１dには貫通孔Ｈ2を介してドレイン２４が接続される。また、半導体層２１のボディコンタクト領域２１bには貫通孔Ｈ3を介してボディコンタクト電極Ｅが接続される。
【００５９】
トランジスタＴB3およびトランジスタＴB4の各々のボディコンタクト電極Ｅの電位は、閾値電圧ＶT3が閾値電圧ＶT1を上回り、かつ、ボディコンタクト電極Ｅに電圧を印加しない場合と比較して閾値電圧ＶT3と閾値電圧ＶT4との加算が減少する（すなわち閾値電圧ＶT3と閾値電圧ＶT4とが閾値電圧ＶT1に対して第１実施形態と同様の条件を満たす）ように個別に設定される。同様に、トランジスタＴB5およびトランジスタＴB6の各々のボディコンタクト電極Ｅの電位は、閾値電圧ＶT5が閾値電圧ＶT2を上回り、かつ、ボディコンタクト電極Ｅに電圧を印加しない場合と比較して閾値電圧ＶT5と閾値電圧ＶT6との加算が減少する（すなわち閾値電圧ＶT5と閾値電圧ＶT6とが閾値電圧ＶT2に対して第１実施形態と同様の条件を満たす）ように個別に設定される。
【００６０】
本形態においても第１実施形態と同様の作用および効果が奏される。なお、第２実施形態（図８）と同様にトランジスタＴB3をＮチャネル型としてトランジスタＴB5をＰチャネル型とした構成は本形態にも同様に適用される。また、第３実施形態（図９）と同様にトランジスタＴB5とトランジスタＴB6と容量素子Ｃ2とを省略した構成や、第４実施形態（図１０）と同様にトランジスタＴB3とトランジスタＴB4と容量素子Ｃ1とを省略した構成も本形態に同様に適用される。本形態の電気回路１００Fを図１１（第５実施形態）の電気回路１００Aに代えて採用してもよい。また、第５実施形態のトランジスタＴA1やトランジスタＴA2として図１４の構造の薄膜トランジスタが利用される。
【００６１】
＜Ｇ：第７実施形態＞
図１５は、本発明の第７実施形態に係る電気光学装置４０のブロック図である。電気光学装置４０は、素子部４２と走査線駆動回路５２と信号線駆動回路５４とが基板１０の表面に形成された表示装置である。素子部４２には、相互に交差する方向に延在する複数の走査線４４と複数の信号線４６とが形成される。走査線４４と信号線４６との各交差には電気光学素子ＰIXが配置される。電気光学素子ＰIXの構成は任意であるが、例えば液晶素子や有機ＥＬ（Electroluminescence）素子が好適である。電気光学素子ＰIXは、ゲートが走査線４４に接続されたトランジスタ（図示略）を介して信号線４６に接続される。
【００６２】
図１５の制御回路５６は、クロック信号や画像信号などの各種の制御信号を出力することで走査線駆動回路５２や信号線駆動回路５４を制御する。走査線駆動回路５２は、複数の走査線４４の各々を順次に選択する。信号線駆動回路５４は、各電気光学素子ＰIXの階調を指定するデータ信号を各走査線４４の選択に同期して順次に各信号線４６に出力する。
【００６３】
走査線駆動回路５２および信号線駆動回路５４には、第１実施形態から第６実施形態の少なくともひとつに係る電気回路１００（１００A，１００B，１００C，１００D，１００E，１００F）が搭載される。例えば、電気回路１００は、制御回路５６から供給される制御信号（入力信号ＳIN）を、走査線駆動回路５２や信号線駆動回路５４の動作に必要な振幅の出力信号ＳOUTに変換して出力する。また、電気回路１００は、走査線駆動回路５２や信号線駆動回路５４が生成した駆動信号（走査信号やデータ信号）を、素子部４２（電気光学素子ＰIX）の動作に必要な振幅の出力信号ＳOUTに変換して出力する。第１実施形態から第６実施形態の電気回路１００においては入力信号ＳINに必要な振幅が低減されるから、電気回路１００を利用した電気光学装置４０によれば、走査線駆動回路５２や信号線駆動回路５４や制御回路５６で消費される電力を低減することが可能である。また、出力信号ＳOUTの波形の鈍りが抑制されるから、走査線駆動回路５２や信号線駆動回路５４や素子部４２における誤動作の可能性が低減されるという利点もある。
【００６４】
＜Ｈ：変形例＞
以上の各形態には以下に例示するような様々な変形を加えることができる。なお、以下の例示から２以上の態様を任意に選択して組合わせてもよい。
【００６５】
（１）変形例１
以上の各形態においては、トランジスタＴB（ＴB3〜ＴB6）の閾値電圧を制御するための閾値制御端子（バックゲートＢやボディコンタクト電極Ｅ）を電源線Ｌ1や電源線Ｌ2に接続したが、電源線Ｌ1や電源線Ｌ2とは別の配線から各トランジスタＴBの閾値制御端子に電位を供給する構成も採用される。すなわち、本発明の具体的な態様においては、閾値電圧ＶT3および閾値電圧ＶT4が以上の各形態の条件を満たすようにトランジスタＴB3およびトランジスタＴB4の各々の閾値制御端子の電位が設定され、あるいは、閾値電圧ＶT5および閾値電圧ＶT6が以上の各形態の条件を満たすようにトランジスタＴB5およびトランジスタＴB6の各々の閾値制御端子の電位が設定され、閾値制御端子に対する電位の供給元は本発明において任意である。
【００６６】
（２）変形例２
第５実施形態においてはインバータ回路３０の出力信号ＳOUTaを閾値制御信号ＳTHとして利用したが、出力信号ＳOUTaとは別個に生成された閾値制御信号ＳTHをトランジスタＴA1およびトランジスタＴA2の各々の閾値制御端子（バックゲートＢやボディコンタクト電極Ｅ）に供給する構成も好適である。ただし、図１１のように出力信号ＳOUTaを閾値制御信号ＳTHとして兼用する構成によれば、閾値制御信号ＳTHを伝送する配線を出力信号ＳOUTaの配線とは別個に形成する必要がないという利点がある。
【００６７】
（３）変形例３
第５実施形態以外の各形態においては、トランジスタＴA1およびトランジスタＴA2に閾値制御端子（バックゲートＢやボディコンタクト電極Ｅ）が形成されない構成を例示したが、トランジスタＴA1やトランジスタＴA2に閾値制御端子を形成するとともに当該閾値制御端子の電位を制御することで、トランジスタＴA1の閾値とトランジスタＴA2の閾値との関係を適宜に調整することも可能である。
【００６８】
（４）変形例４
第７実施形態における液晶素子や有機ＥＬ素子は電気光学素子ＰIXの例示に過ぎない。第７実施形態の電気光学装置４０に使用される電気光学素子ＰIXについて、自身が発光する自発光型と外光の透過率を変化させる非発光型との区別や、電流の供給によって駆動される電流駆動型と電界（電圧）の印加によって駆動される電圧駆動型との区別は不問である。例えば、無機ＥＬ素子，電界電子放出素子（ＦＥ（Field-Emission）素子），表面伝導型電子放出素子（ＳＥ（Surface conduction Electron emitter）素子），弾道電子放出素子（ＢＳ（Ballistic electron Emitting）素子），ＬＥＤ（Light Emitting Diode）素子，電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置に本発明は適用される。すなわち、電気光学素子とは、電流の供給や電圧（電界）の印加といった電気的な作用に応じて階調（透過率や輝度といった光学的な特性）が変化する素子である。
【００６９】
＜Ｉ：応用例＞
図１６から図１８には、第７実施形態に係る電気光学装置４０を利用した電子機器の形態が図示されている。図１６のパーソナルコンピュータ２０００は、各種の画像を表示する第５実施形態の電気光学装置４０と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。
【００７０】
図１７の携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する電気光学装置４０とを備える。スクロールボタン３００２を操作することによって、電気光学装置４０に表示される画面がスクロールされる。
【００７１】
図１８の携帯情報端末（ＰＤＡ：Personal Digital Assistants）４０００は、複数の操作ボタン４００１および電源スイッチ４００２と、各種の画像を表示する電気光学装置４０とを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が電気光学装置４０に表示される。
【００７２】
なお、電気光学装置４０が適用される電子機器としては、図１６から図１８に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、電子写真方式の画像形成装置において露光により感光体ドラムに潜像を形成する露光装置としても電気光学装置は利用される。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１実施形態に係る電気回路の回路図である。
【図２】電気回路の動作を示すタイミングチャートである。
【図３】トランジスタの構成を示す断面図である。
【図４】Ｐチャネル型のトランジスタの閾値電圧の変化を示すグラフである。
【図５】Ｎチャネル型のトランジスタの閾値電圧の変化を示すグラフである。
【図６】対比例に係る電気回路の回路図である。
【図７】対比例の動作を示すタイミングチャートである。
【図８】第２実施形態に係る電気回路の回路図である。
【図９】第３実施形態に係る電気回路の回路図である。
【図１０】第４実施形態に係る電気回路の回路図である。
【図１１】第５実施形態に係る電気回路の回路図である。
【図１２】第５実施形態の電気回路の動作を示すタイミングチャートである。
【図１３】第６実施形態に係る電気回路の回路図である。
【図１４】ボディコンタクト電極を具備するトランジスタの構造を示す平面図である。
【図１５】第７実施形態に係る電気光学装置のブロック図である。
【図１６】電子機器の具体例（パーソナルコンピュータ）を示す斜視図である。
【図１７】電子機器の具体例（携帯電話機）を示す斜視図である。
【図１８】電子機器の具体例（携帯情報端末）を示す斜視図である。
【符号の説明】
【００７４】
１００A，１００B，１００C，１００D，１００E，１００F……電気回路、ＴA1，ＴA2，ＴB3，ＴB4，ＴB5，ＴB6……トランジスタ、Ｃ1，Ｃ2……容量素子、Ｂ……バックゲート、Ｅ……ボディコンタクト電極、Ｌ1，Ｌ2……電源線、４０……電気光学装置、ＰIX……電気光学素子、４２……素子部、５２……走査線駆動回路、５４……信号線駆動回路、ＳIN……入力信号、ＳOUT，ＳOUTa……出力信号。
【技術分野】
【０００１】
本発明は、経時的にレベルが変動する入力信号の振幅（高位側および低位側の一方のレベル）を変化させる技術に関する。
【背景技術】
【０００２】
電源線間に直列に配置されたＮチャネル型のトランジスタとＰチャネル型のトランジスタとを利用して入力信号の振幅を変化させる電気回路が特許文献１に開示されている。Ｎチャネル型のトランジスタのゲートは入力端子に接続され、Ｐチャネル型のトランジスタ（以下「出力段トランジスタ」という）のゲートは入力端子に対して容量結合される。特許文献１の技術においては、ダイオード接続されたトランジスタ（以下「クリップトランジスタ」という）を出力段トランジスタのゲートと電源線との間に介在させることで、出力段トランジスタのゲートの電圧の変動が所定の範囲内に制限（クリップ）される。
【０００３】
【特許文献１】特開平１１−６８５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、例えば製造工程の簡素化という観点からすると、電気回路を構成する各トランジスタの電気的な特性（特に閾値電圧）は共通することが望ましい。薄膜トランジスタについてはこの傾向が格別に顕著である。しかし、特許文献１の技術において出力段トランジスタの閾値電圧とクリップトランジスタの閾値電圧とが一致する場合には、入力信号を充分に大きい振幅に設定する必要がある。以上の事情に鑑みて、本発明は、入力信号に必要な振幅を低減することをひとつの目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明の第１の態様に係る電気回路は、第１電源線（例えば電源線Ｌ1）と出力部との間に接続されたＰチャネル型の第１トランジスタ（例えばトランジスタＴA1）と、入力信号が供給される入力部と第１トランジスタのゲートとの間に介在する第１容量素子と、第２電源線（例えば電源線Ｌ2）と出力部との間に接続されるとともに入力信号に応じて第１トランジスタとは相補的に動作するＮチャネル型の第２トランジスタ（例えばトランジスタＴA2）と、第１電源線からみて第１トランジスタのゲートの方向を順方向として第１電源線と第１トランジスタのゲートとの間にダイオード接続された第３トランジスタ（例えばトランジスタＴB3）と、第１トランジスタのゲートからみて第１電源線の方向を順方向として第１電源線と第１トランジスタのゲートとの間にダイオード接続された第４トランジスタ（例えばトランジスタＴB4）とを具備し、第３トランジスタの閾値電圧が第１トランジスタの閾値電圧を上回り、かつ、第３トランジスタの閾値電圧と第４トランジスタの閾値電圧との加算が減少するように、第３トランジスタおよび第４トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第３トランジスタの閾値電圧と第４トランジスタの閾値電圧との加算が減少するように第３トランジスタおよび第４トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第３トランジスタの閾値電圧が第１トランジスタの閾値電圧を上回るから、第３トランジスタの閾値電圧が第１トランジスタと同等である場合と比較して第１トランジスタの駆動能力を充分に確保する（すなわち第１トランジスタのオン抵抗を低減する）ことが可能である。
【０００６】
第１の態様に係る電気回路の具体例において、第３トランジスタは、閾値制御端子が第１電源線に接続されたＰチャネル型のトランジスタである。以上の態様によれば、第３トランジスタが第１電源線に接続されるから、第３トランジスタの閾値制御端子の電位を制御するための配線を独立に（すなわち第１電源線とは別個に）形成する場合と比較して電気回路の構成が簡素化されるという利点がある。また、他の具体例において、第３トランジスタは、閾値制御端子が第２電源線に接続されたＮチャネル型のトランジスタである（例えば図８）。以上の態様によれば、第３トランジスタが第２電源線に接続されるから、第３トランジスタの閾値制御端子の電位を制御するための配線を独立に形成する場合と比較して電気回路の構成が簡素化される。さらに、Ｎチャネル型の第３トランジスタの閾値制御端子を第２電源線に接続することで、第３トランジスタをＰチャネル型とした構成と比較して、第３トランジスタの閾値電圧が容易かつ充分に増加するという利点もある。
【０００７】
第１の態様に係る電気回路の具体例において、第４トランジスタは、閾値制御端子が第２電源線に接続されたＰチャネル型のトランジスタである。以上の態様によれば、第４トランジスタが第２電源線に接続されるから、第４トランジスタの閾値制御端子の電位を制御するための配線を独立に（すなわち第２電源線とは別個に）形成する場合と比較して電気回路の構成が簡素化されるという利点がある。
【０００８】
なお、第１の態様に係る電気回路において第２トランジスタの接続の態様は任意である。例えば、第２トランジスタのゲートを入力部に対して直接に接続した構成（例えば図９）が採用される。また、第２トランジスタについて第１トランジスタと同様の構成を採用した以下の態様も好適である。すなわち、入力部と第２トランジスタのゲートとの間に介在する第２容量素子と、第２トランジスタのゲートからみて第２電源線の方向を順方向として第２電源線と第２トランジスタのゲートとの間にダイオード接続された第５トランジスタ（例えばトランジスタＴB5）と、第２電源線からみて第２トランジスタのゲートの方向を順方向として第２電源線と第２トランジスタのゲートとの間にダイオード接続された第６トランジスタ（例えばトランジスタＴB6）とが配置され、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回り、かつ、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように、第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回るから、第５トランジスタの閾値電圧が第２トランジスタと同等である場合と比較して第２トランジスタの駆動能力を充分に確保する（すなわち第２トランジスタのオン抵抗を低減する）ことが可能である。
【０００９】
本発明の第２の態様に係る電気回路は、第２電源線と出力部との間に接続されたＮチャネル型の第２トランジスタと、入力信号が供給される入力部と第２トランジスタのゲートとの間に介在する第２容量素子と、第１電源線と出力部との間に接続されるとともに入力信号に応じて第２トランジスタとは相補的に動作するＰチャネル型の第１トランジスタと、第２トランジスタのゲートからみて第２電源線の方向を順方向として第２電源線と第２トランジスタのゲートとの間にダイオード接続された第５トランジスタと、第２電源線からみて第２トランジスタのゲートの方向を順方向として第２電源線と第２トランジスタのゲートとの間にダイオード接続された第６トランジスタとを具備し、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回り、かつ、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように、第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回るから、第５トランジスタの閾値電圧が第２トランジスタと同等である場合と比較して第２トランジスタの駆動能力を充分に確保する（すなわち第２トランジスタのオン抵抗を低減する）ことが可能である。
【００１０】
第５トランジスタおよび第６トランジスタを具備する態様の具体例において、第５トランジスタは、閾値制御端子が第２電源線に接続されたＮチャネル型のトランジスタである。以上の態様によれば、第５トランジスタが第２電源線に接続されるから、第５トランジスタの閾値制御端子の電位を制御するための配線を独立に（すなわち第２電源線とは別個に）形成する場合と比較して電気回路の構成が簡素化されるという利点がある。また、閾値制御端子が第１電源線に接続されたＰチャネル型のトランジスタを第５トランジスタとして利用した構成も好適である（例えば図８）。以上の態様によれば、第５トランジスタが第１電源線に接続されるから、第５トランジスタの閾値制御端子の電位を制御するための配線を独立に形成する場合と比較して電気回路の構成が簡素化される。さらに、Ｐチャネル型の第５トランジスタの閾値制御端子を第１電源線に接続することで、第５トランジスタをＮチャネル型とした構成と比較して、第５トランジスタの閾値電圧が容易かつ充分に増加するという利点もある。
【００１１】
第５トランジスタおよび第６トランジスタを具備する態様の具体例において、第６トランジスタは、閾値制御端子が第２電源線に接続されたＮチャネル型のトランジスタである。以上の態様によれば、第６トランジスタが第１電源線に接続されるから、第６トランジスタの閾値制御端子の電位を制御するための配線を独立に（すなわち第１電源線とは別個に）形成する場合と比較して電気回路の構成が簡素化されるという利点がある。
【００１２】
なお、第２の態様に係る電気回路において第１トランジスタの接続の態様は任意である。例えば、第１トランジスタのゲートを入力部に対して直接に接続した構成（例えば図１０）が採用される。また、第１トランジスタについて第２トランジスタと同様の構成を採用した以下の態様も好適である。すなわち、入力部と第１トランジスタのゲートとの間に介在する第１容量素子と、第１トランジスタのゲートからみて第１電源線の方向を順方向として第１電源線と第１トランジスタのゲートとの間にダイオード接続された第３トランジスタと、第１電源線からみて第１トランジスタのゲートの方向を順方向として第１電源線と第１トランジスタのゲートとの間にダイオード接続された第４トランジスタとが配置され、第３トランジスタの閾値電圧が第１トランジスタの閾値電圧を上回り、かつ、第３トランジスタの閾値電圧と第４トランジスタの閾値電圧との加算が減少するように、第３トランジスタおよび第４トランジスタの各々の閾値制御端子の電位が設定される。
【００１３】
第１の態様および第２の態様に係る電気回路の具体例において、出力部から出力される出力信号のレベルが上昇し始める第１時点（例えば図１２の時点ｔa2）にてハイレベルに設定されるとともに第１時点の経過後にローレベルに変化し、出力信号のレベルが低下し始める第２時点（例えば図１２の時点ｔb2）にてローレベルに設定されるとともに第２時点の経過後にハイレベルに変化する閾値制御信号（例えば図１２の閾値制御信号ＳTH）が、第１トランジスタおよび第２トランジスタの各々の閾値制御端子に供給される。以上の態様によれば、電気回路（入力信号と出力信号との関係）がヒステリシス特性を示すから、入力信号に重畳された雑音の影響が低減されるという利点がある。さらに好適な態様においては、出力信号が入力されるインバータ回路が配置され、インバータ回路からの出力信号が閾値制御信号として第１トランジスタおよび第２トランジスタの各々の閾値制御端子に供給される。以上の態様によれば、インバータ回路の出力信号が閾値制御信号として利用されるから、インバータ回路の出力信号とは別個の閾値制御信号が生成される構成と比較して電気回路の構成が簡素化されるという利点がある。
【００１４】
なお、以上の各態様における閾値制御端子は、当該閾値制御端子の電位に応じてトランジスタの閾値電圧が変化する部位である。例えばバックゲートやボディコンタクト電極（チャネルコンタクト電極）が閾値制御端子として例示される。また、「相補的に動作する」とは、第１トランジスタおよび第２トランジスタの一方がオン状態に制御されるときに他方がオフ状態に制御されることを意味する。
【００１５】
本発明に係る電気光学装置は、以上に例示した何れかの態様に係る電気回路を含む駆動回路（例えば図１５の走査線駆動回路５２や信号線駆動回路５４）と、駆動回路によって駆動される複数の電気光学素子とを具備する。以上の各態様に係る電気回路によれば、入力信号に必要な振幅が低減されるとともに出力信号の波形の鈍りが抑制されるから、本発明の電気光学装置においては、駆動回路にて消費される電力を低減するとともに駆動回路や電気光学素子の誤動作の可能性を低減することが可能である。本発明に係る電気光学装置は、パーソナルコンピュータや携帯電話機といった各種の電子機器の表示装置として採用されるほか、電子写真方式の画像形成装置における露光装置としても好適である。
【００１６】
本発明は、以上に例示した各態様に係る電気回路を制御する方法としても特定される。第１の態様に係る電気回路の駆動方法は、第３トランジスタの閾値電圧が第１トランジスタの閾値電圧を上回り、かつ、第３トランジスタの閾値電圧と第４トランジスタの閾値電圧との加算が減少するように、第３トランジスタおよび第４トランジスタの各々の閾値制御端子の電位を設定することを特徴とする。第２の態様に係る電気回路の制御方法は、第５トランジスタの閾値電圧が第２トランジスタの閾値電圧を上回り、かつ、第５トランジスタの閾値電圧と第６トランジスタの閾値電圧との加算が減少するように、第５トランジスタおよび第６トランジスタの各々の閾値制御端子の電位を設定することを特徴とする。以上の制御方法によれば、本発明の電気回路と同様の作用および効果が奏される。
【発明を実施するための最良の形態】
【００１７】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気回路１００Aの回路図であり、図２は、電気回路１００Aの動作を示すタイミングチャートである。電気回路１００Aは、外部回路から入力部（入力端子）Ｎ1に供給される入力信号ＳINの振幅を変化させた出力信号ＳOUTを出力部（出力端子）Ｎ2から出力するレベル変換回路である。図２に示すように、入力信号ＳINの電位は、低位側電位ＶIN_L（接地電位）から高位側電位ＶIN_H（ＶIN_H＞ＶIN_L）までの振幅ＡINで経時的に変動する。電気回路１００Aは、絶縁性の基板の表面に形成された複数の薄膜トランジスタで構成される。
【００１８】
図１に示すように、電気回路１００Aは、Ｐチャネル型のトランジスタＴA1とＮチャネル型のトランジスタＴA2とを具備する。トランジスタＴA1およびトランジスタＴA2は、電源線Ｌ1と電源線Ｌ2との間に直列に接続された薄膜トランジスタである。さらに具体的には、トランジスタＴA1のソースＳは電源線Ｌ1に接続され、トランジスタＴA2のソースＳは電源線Ｌ2に接続される。トランジスタＴA1およびトランジスタＴA2の各々のドレインＤは出力部Ｎ2に対して共通に接続される。電源線Ｌ1には高位側電位ＶOUT_Hが供給され、電源線Ｌ2には低位側電位ＶOUT_Lが供給される。図２に示すように、高位側電位ＶOUT_Hは入力信号ＳINの高位側電位ＶIN_Hよりも高く、低位側電位ＶOUT_Lは入力信号ＳINの低位側電位ＶIN_Lよりも低い（ＶOUT_H＞ＶIN_H＞ＶIN_L＞ＶOUT_L）。
【００１９】
入力部Ｎ1とトランジスタＴA1のゲートＧ1との間には容量素子Ｃ1が介在する。すなわち、容量素子Ｃ1の一方の電極が入力部Ｎ1に接続されるとともに他方の電極がトランジスタＴA1のゲートＧ1に接続される。同様に、入力部Ｎ1とトランジスタＴA2のゲートＧ2との間には容量素子Ｃ2が介在する。以上のようにゲートＧ1およびゲートＧ2は入力部Ｎ1に容量結合するから、入力部Ｎ1に供給される入力信号ＳINが高位側電位ＶIN_Hから低位側電位ＶIN_Lに低下すると、ゲートＧ1の電位ＶG1およびゲートＧ2の電位ＶG2は低下する。したがって、トランジスタＴA1がオン状態に制御されるとともにトランジスタＴA2がオフ状態に制御され、図２に破線で図示したように、出力信号ＳOUTはトランジスタＴA1を介して高位側電位ＶOUT_Hに設定される。一方、入力信号ＳINが低位側電位ＶIN_Lから高位側電位ＶIN_Hに上昇すると電位ＶG1および電位ＶG2が上昇するから、トランジスタＴA1がオフ状態に制御されるとともにトランジスタＴA2がオン状態に制御される。したがって、出力信号ＳOUTはトランジスタＴA2を介して低位側電位ＶOUT_Lに設定される。すなわち、入力信号ＳINの振幅ＡIN（ＶIN_L〜ＶIN_H）を電位ＶOUT_Lから電位ＶOUT_Hまでの振幅ＡOUTに拡大した出力信号ＳOUTが生成される。
【００２０】
電源線Ｌ1とトランジスタＴA1のゲートＧ1との間にはトランジスタＴB3とトランジスタＴB4とが並列に介在する。トランジスタＴB3およびトランジスタＴB4は、トランジスタＴA1と同じＰチャネル型の薄膜トランジスタである。トランジスタＴB3のゲートはトランジスタＴA1のゲートＧ1（トランジスタＴB3のドレイン）に接続（ダイオード接続）される。したがって、トランジスタＴB3は、電源線Ｌ1からみてゲートＧ1の方向を順方向とするダイオードとして機能する。一方、トランジスタＴB4は、電源線Ｌ1にゲートが接続されることで、ゲートＧ1からみて電源線Ｌ1の方向（すなわちトランジスタＴB3とは逆方向）を順方向とするダイオードとして機能する。トランジスタＴB3の閾値電圧ＶT3およびトランジスタＴB4の閾値電圧ＶT4は等価的なダイオードの順方向電圧Ｖfに相当する。
【００２１】
トランジスタＴA1のゲートＧ1の電位ＶG1が、高位側電位ＶOUT_HよりもトランジスタＴB3の閾値電圧（絶対値）ＶT3だけ低い電位Ｖ1L（Ｖ1L＝ＶOUT_H−ＶT3）を下回ると、トランジスタＴB3がオン状態に遷移するから、電源線Ｌ1からトランジスタＴB3を経由してゲートＧ1に電流が流れる。一方、電位ＶG1が、高位側電位ＶOUT_HよりもトランジスタＴB4の閾値電圧ＶT4だけ高い電位Ｖ1H（Ｖ1H＝ＶOUT_H＋ＶT4）を上回ると、トランジスタＴB4がオン状態に遷移するから、ゲートＧ1からトランジスタＴB4を経由して電源線Ｌ1に電流が流れる。したがって、図２に示すように、トランジスタＴA1のゲートＧ1の電位ＶG1は、電位Ｖ1Lを下限として電位Ｖ1Hを上限とする範囲Ａ1内に制限（クリップ）される。
【００２２】
一方、図１に示すように、電源線Ｌ2とトランジスタＴA2のゲートＧ2との間にはトランジスタＴB5とトランジスタＴB6とが並列に介在する。トランジスタＴB5およびトランジスタＴB6は、トランジスタＴA2と同じＮチャネル型の薄膜トランジスタである。トランジスタＴB5のゲートはトランジスタＴA2のゲートＧ2に接続される。したがって、トランジスタＴB5は、ゲートＧ2からみて電源線Ｌ2の方向を順方向とするダイオードとして機能する。一方、トランジスタＴB6は、電源線Ｌ2にゲートが接続されることで、電源線Ｌ2からみてゲートＧ2の方向を順方向とするダイオードとして機能する。トランジスタＴB5の閾値電圧ＶT5およびトランジスタＴB6の閾値電圧ＶT6は等価的なダイオードの順方向電圧Ｖfに相当する。
【００２３】
トランジスタＴA2のゲートＧ2の電位ＶG2が、低位側電位ＶOUT_LよりもトランジスタＴB5の閾値電圧ＶT5だけ高い電位Ｖ2H（Ｖ2H＝ＶOUT_L＋ＶT5）を上回ると、トランジスタＴB5がオン状態に遷移するから、ゲートＧ2からトランジスタＴB5を経由して電源線Ｌ2に電流が流れる。一方、電位ＶG2が、低位側電位ＶOUT_LよりもトランジスタＴB6の閾値電圧ＶT6だけ低い電位Ｖ2L（Ｖ2L＝ＶOUT_L−ＶT6）を下回ると、トランジスタＴB6がオン状態に遷移するから、電源線Ｌ2からトランジスタＴB6を経由してゲートＧ2に電流が流れる。したがって、図２に示すように、トランジスタＴA2のゲートＧ2の電位ＶG2は、電位Ｖ2Lを下限として電位Ｖ2Hを上限とする範囲Ａ2内に制限（クリップ）される。
【００２４】
等価的にダイオードとして機能する各トランジスタＴB（ＴB3〜ＴB6）はバックゲートＢを含む。図３は、トランジスタＴB（ＴB3〜ＴB6）の構成を示す断面図である。トランジスタＴBは、トランジスタＴA1やトランジスタＴA2とともに絶縁性の基板１０の表面に形成される。基板１０を被覆する下地層１１の表面にバックゲートＢが形成される。バックゲートＢはゲート絶縁膜１２で覆われ、ゲート絶縁膜１２の表面に半導体層１３（例えばポリシリコンの膜体）が形成される。半導体層１３の表面上のゲート絶縁膜１４を挟んで半導体層１３のチャネル領域と対向するようにゲート１５が形成される。半導体層１３のソース領域には層間絶縁層１６の貫通孔を介してソース１７が接続され、半導体層１３のドレイン領域には層間絶縁層１６の貫通孔を介してドレイン１８が接続される。
【００２５】
図４は、Ｐチャネル型のトランジスタＴB（ＴB3，ＴB4）のゲートに印加される電圧ＶG（横軸）とソース−ドレイン間に流れるドレイン電流ＩD（縦軸）との関係をバックゲートＢの電位ＶB毎に図示したグラフである。同様に、図５は、Ｎチャネル型のトランジスタＴB（ＴB5，ＴB6）のゲートの電圧ＶGとドレイン電流ＩDとの関係をバックゲートＢの電位ＶB毎に図示したグラフである。図４および図５に示すように、トランジスタＴB（ＴB3〜ＴB6）の閾値電圧（ＶT3〜ＶT6）は、バックゲートＢの電位ＶBが上昇するほど負極性側に変化する（電位ＶBが低下するほど正極性側に変化する）。
【００２６】
例えば、Ｐチャネル型のトランジスタＴB（ＴB3，ＴB4）においては、バックゲートＢの電位ＶBが上昇するほど閾値電圧の絶対値（ＶT3，ＶT4）は増加するから、等価的なダイオードの順方向電圧Ｖfは増加する（電位ＶBが低下するほど順方向電圧Ｖfは減少する）。一方、Ｎチャネル型のトランジスタＴB（ＴB5，ＴB6）においては、バックゲートＢの電位ＶBが低下するほど閾値電圧の絶対値（ＶT5，ＶT6）は増加するから、等価的なダイオードの順方向電圧Ｖfは増加する（電位ＶBが上昇するほど順方向電圧Ｖfは増加する）。
【００２７】
トランジスタＴB3およびトランジスタＴB4は、半導体層１３に導入される不純物の濃度がトランジスタＴA1と共通する。したがって、バックゲートＢに電位ＶBを印加しない場合のトランジスタＴB3の閾値電圧ＶX3およびトランジスタＴB4の閾値電圧ＶX4はトランジスタＴA1の閾値電圧ＶT1と同等である。同様に、トランジスタＴB5およびトランジスタＴB6は、半導体層１３に導入される不純物の濃度がトランジスタＴA2と共通する。したがって、バックゲートＢに電位ＶBを印加しない場合のトランジスタＴB5の閾値電圧ＶX5およびトランジスタＴB6の閾値電圧ＶX6は、バックゲートＢが形成されないトランジスタＴA2の閾値電圧ＶT2と同等である（図７参照）。
【００２８】
図１に示すように、トランジスタＴB3のバックゲートＢは電源線Ｌ1に接続されて電位ＶBは高位側電位ＶOUT_Hに設定される。したがって、図２に示すように、トランジスタＴB3の閾値電圧ＶT3（順方向電圧Ｖf）は、バックゲートＢを持たないトランジスタＴA1の閾値電圧ＶT1（電位ＶBを印加しない場合のトランジスタＴB3の閾値電圧ＶX3）を上回る。一方、トランジスタＴB4のバックゲートＢは電源線Ｌ2に接続されて電位ＶBは低位側電位ＶOUT_Lに設定される。したがって、図２に示すように、トランジスタＴB4の閾値電圧ＶT4（順方向電圧Ｖf）はトランジスタＴA1の閾値電圧ＶT1（電位ＶBを印加しない場合のトランジスタＴB4の閾値電圧ＶX4）を下回る。そして、トランジスタＴB4のバックゲートＢに低位側電位ＶOUT_Lを印加することによる閾値電圧ＶT4の減少量（ＶX4−ＶT4）は、トランジスタＴB3のバックゲートＢに高位側電位ＶOUT_Hを印加することによる閾値電圧ＶT3の増加量（ＶT3−ＶX3）よりも大きい。したがって、閾値電圧ＶT3と閾値電圧ＶT4との加算値（ゲートＧ1の電位ＶG1の振幅）Ａ1は、バックゲートＢに電位ＶBを印加しない場合の閾値電圧ＶX3と閾値電圧ＶX4との加算値Ｘ1（Ｘ2＝ＶX3＋ＶX4＝２ＶT1）と比較して減少する。
【００２９】
一方、図１に示すように、トランジスタＴB5のバックゲートＢは電源線Ｌ2に接続されて電位ＶBは低位側電位ＶOUT_Lに設定される。したがって、図２に示すように、トランジスタＴB5の閾値電圧ＶT5（順方向電圧Ｖf）は、トランジスタＴA2の閾値電圧ＶT2（電位ＶBを印加しない場合のトランジスタＴB5の閾値電圧ＶX5）を上回る。一方、トランジスタＴB6のバックゲートＢは電源線Ｌ1に接続されて電位ＶBは高位側電位ＶOUT_Hに設定される。したがって、図２に示すように、トランジスタＴB6の閾値電圧ＶT6（順方向電圧Ｖf）はトランジスタＴA2の閾値電圧ＶT2（電位ＶBを印加しない場合のトランジスタＴB6の閾値電圧ＶX6）を下回る。そして、トランジスタＴB6のバックゲートＢに高位側電位ＶOUT_Hを印加することによる閾値電圧ＶT6の減少量（ＶX6−ＶT6）は、トランジスタＴB5のバックゲートＢに低位側電位ＶOUT_Lを印加することによる閾値電圧ＶT5の増加量（ＶT5−ＶX5）よりも大きい。したがって、閾値電圧ＶT5と閾値電圧ＶT6との加算値（ゲートＧ2の電位ＶG2の振幅）Ａ2は、バックゲートＢに電位ＶBを印加しない場合の閾値電圧ＶX5と閾値電圧ＶX6との加算値Ｘ2（Ｘ2＝ＶX5＋ＶX6＝２ＶT2）と比較して減少する。
【００３０】
本形態においてはバックゲートＢの電位ＶBに応じてトランジスタＴB（ＴB3〜ＴB6）の閾値電圧ＶT（ＶT3〜ＶT6）が以上のように制御される。したがって、各トランジスタＴBの閾値電圧ＶTを制御しない構成（以下「対比例」という）と比較すると、以下に詳述するように、入力信号ＳINに必要な振幅が低減されるとともに出力信号ＳOUTの波形の鈍りを抑制できるという利点がある。
【００３１】
図６は、対比例に係る電気回路２００の回路図であり、図７は、対比例の動作を示すタイミングチャートである。図６に示すように、対比例に係る電気回路２００は、本形態の電気回路１００AにおけるトランジスタＴB（ＴB3〜ＴB6）をトランジスタＴX（ＴX3〜ＴX6）に置換した構成である。各トランジスタＴXはバックゲートＢを持たない薄膜トランジスタである。
【００３２】
対比例において、トランジスタＴX3の閾値電圧ＶX3およびトランジスタＴX4の閾値電圧ＶX4はトランジスタＴA1の閾値電圧ＶT1と同等である。図７に示すように、トランジスタＴA1のゲートＧ1の電位ＶG1は、閾値電圧ＶX3と閾値電圧ＶX4との加算に相当する範囲Ｘ1（Ｘ1＝ＶX3＋ＶX4＝２ＶT1）で入力信号ＳINに応じて変動する。一方、トランジスタＴX5の閾値電圧ＶX5およびトランジスタＴX6の閾値電圧ＶX6はトランジスタＴA2の閾値電圧ＶT2と同等である。トランジスタＴA2のゲートＧ2の電位ＶG2は、閾値電圧ＶX5と閾値電圧ＶX6との加算に相当する範囲Ｘ2（Ｘ2＝ＶX5＋ＶX6＝２ＶT2）で変動する。
【００３３】
入力信号ＳINの振幅ＡINが範囲Ｘ1や範囲Ｘ2を下回るとすれば、電位ＶG1や電位ＶG2が不定となるから、入力信号ＳINの振幅ＡINは範囲Ｘ1および範囲Ｘ2よりも大きい必要がある。すなわち、対比例において入力信号ＳINについては、トランジスタＴA1の閾値電圧ＶT1の２倍およびトランジスタＴA2の閾値電圧ＶT2の２倍の双方を上回る振幅ＡINを確保する必要がある。
【００３４】
一方、本形態においては、ゲートＧ1の電位ＶG1の範囲Ａ1およびゲートＧ2の電位ＶG2の範囲Ａ2が減少するようにトランジスタＴB（ＴB3〜ＴB6）のバックゲートＢの電位ＶBが制御されるから、閾値電圧ＶT3および閾値電圧ＶT4の加算に相当する範囲Ａ1と閾値電圧ＶT5および閾値電圧ＶT6の加算に相当する範囲Ａ2とを上回るように入力信号ＳINの振幅ＡINを確保すれば、トランジスタＴA1の閾値電圧ＶT1の２倍（範囲Ｘ1）やトランジスタＴA2の閾値電圧ＶT2の２倍（範囲Ｘ2）を上回る範囲まで入力信号ＳINの振幅ＡINを拡大する必要はない。すなわち、本形態によれば、入力信号ＳINに必要となる振幅ＡINが対比例と比較して低減されるという利点がある。そして、入力信号ＳINの振幅ＡINを低減することで、電気回路１００Aの前段の回路で消費される電力が削減されるという効果や、電気回路１００Aにおいて充分な利得を容易に確保できるといった効果が実現される。
【００３５】
また、対比例の閾値電圧ＶX3は閾値電圧ＶT1と同等であるから、トランジスタＴA1のゲート−ソース間には自身の閾値電圧ＶT1と同等の電圧が印加されるに過ぎない。したがって、入力信号ＳINが低位側電位ＶIN_Lに低下してもトランジスタＴA1が完全にはオン状態とならない（オン状態が高い）場合がある。Ｎチャネル型のトランジスタＴA2についても同様である。すなわち、トランジスタＴA2のゲート−ソース間には自身の閾値電圧ＶT2と同等の電圧（閾値電圧ＶX5）が印加されるに過ぎないから、トランジスタＴA2は完全にはオン状態とならない場合がある。以上のように対比例ではトランジスタＴA1やトランジスタＴA2のオン抵抗が充分に低下しない（すなわち駆動能力が不足する）から、図７に示すように出力信号ＳOUTの波形に鈍りが発生するという問題がある。
【００３６】
一方、本形態においては、トランジスタＴB3の閾値電圧ＶT3（順方向電圧Ｖf）が閾値電圧ＶT1を上回るようにバックゲートＢの電位ＶBが設定されるから、入力信号ＳINが低位側電位ＶIN_Lに低下すると、トランジスタＴA1のゲート−ソース間には閾値電圧ＶT1を上回る電圧（閾値電圧ＶT3）が印加される。したがって、トランジスタＴA1は完全にオン状態に制御される。トランジスタＴA2についても同様に、トランジスタＴB5の閾値電圧ＶT5は閾値電圧ＶT2を上回るから、入力信号ＳINが高位側電位ＶIN_Hに上昇すると、トランジスタＴA2のゲート−ソース間には閾値電圧ＶT2を上回る電圧（閾値電圧ＶT5）が印加される。したがって、トランジスタＴA2は完全にオン状態に制御される。以上のようにトランジスタＴA1およびトランジスタＴA2のオン抵抗が対比例と比較して低減されるから、本形態によれば、図２に示すように、出力信号ＳOUTの波形の鈍りが有効に抑制されるという利点がある。
【００３７】
また、トランジスタＴB（ＴB3〜ＴB6）のバックゲートＢを電源線Ｌ1や電源線Ｌ2に接続することで各々の閾値電圧ＶT（ＶT3〜ＶT6）が制御されるから、例えば高位側電位ＶOUT_Hや低位側電位ＶOUT_Lとは別個の電位をトランジスタＴBのバックゲートＢに供給する構成（電源線Ｌ1や電源線Ｌ2とは別の配線がトランジスタＴBのバックゲートＢに接続された構成）と比較して電気回路１００Aの簡素化や小型化が実現されるという利点もある。
【００３８】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。なお、以下の各形態において作用や機能が第１実施形態と同等である要素については、以上と同じ符号を付して各々の詳細な説明を省略する。
【００３９】
図８は、本形態に係る電気回路１００Bの回路図である。図８に示すように、電気回路１００BのトランジスタＴB3はＮチャネル型の薄膜トランジスタであり、トランジスタＴB5はＰチャネル型の薄膜トランジスタである。第１実施形態と同様に、トランジスタＴB3は、電源線Ｌ1からみてゲートＧ1の方向が順方向となるように電源線Ｌ1とゲートＧ1との間にダイオード接続され、トランジスタＴB5は、ゲートＧ2からみて電源線Ｌ2の方向が順方向となるように電源線Ｌ2とゲートＧ2との間にダイオード接続される。
【００４０】
トランジスタＴB3のバックゲートＢは電源線Ｌ2に接続される。トランジスタＴB3のバックゲートＢに低位側電位ＶOUT_Lが供給されることで、閾値電圧ＶT3（等価的なダイオードの順方向電圧Ｖf）は、Ｐチャネル型のトランジスタＴB3のバックゲートＢに高位側電位ＶOUT_Hを供給する第１実施形態と比較して増加する。したがって、トランジスタＴA1のゲートＧ1に印加される電位ＶG1の範囲Ａ1の下限値である電位Ｖ1Lが第１実施形態と比較して低下する（すなわち範囲Ａ1が拡大する）。すなわち、入力信号ＳINが低位側電位ＶIN_Lに低下した場合のトランジスタＴA1のゲート−ソース間の電圧（閾値電圧ＶT3）が増加するから、第１実施形態と比較してトランジスタＴA1のオン抵抗が低減される。
【００４１】
一方、トランジスタＴB5のバックゲートＢは電源線Ｌ1に接続される。トランジスタＴB5のバックゲートＢに高位側電位ＶOUT_Hが供給されることで、閾値電圧ＶT5（順方向電圧Ｖf）は、Ｎチャネル型のトランジスタＴB5のバックゲートＢに低位側電位ＶOUT_Lを供給する第１実施形態と比較して増加する。したがって、範囲Ａ2の上限値である電位Ｖ2Hが第１実施形態と比較して上昇する（すなわち範囲Ａ2が拡大する）。すなわち、入力信号ＳINが高位側電位ＶIN_Hに上昇した場合のトランジスタＴA2のゲート−ソース間の電圧（閾値電圧ＶT5）が増加するから、第１実施形態と比較してトランジスタＴA2のオン抵抗が低減される。
【００４２】
以上の形態によっても第１実施形態と同様の効果が奏される。また、本形態においてはトランジスタＴA1およびトランジスタＴA2のオン抵抗が低減されるから、出力信号ＳOUTの波形の鈍りが第１実施形態よりも抑制されるという利点がある。
【００４３】
＜Ｃ：第３実施形態＞
図９は、本発明の第３実施形態に係る電気回路１００Cの回路図である。電気回路１００Cは、第１実施形態の電気回路１００AからトランジスタＴB5とトランジスタＴB6と容量素子Ｃ2とを省略した構成である。トランジスタＴA2のゲートＧ2は入力部Ｎ1に直接に接続される。入力信号ＳINのローレベルは出力信号ＳOUTと同じ低位側電位ＶOUT_Lに設定される。すなわち、入力信号ＳINは低位側電位ＶOUT_Lから高位側電位ＶIN_Hまでの振幅ＡINで変動する。
【００４４】
入力信号ＳINが低位側電位ＶOUT_Lに低下した場合のトランジスタＴA1の動作は第１実施形態と同様である。一方、入力信号ＳINが高位側電位ＶIN_Hに変動するとトランジスタＴA2がオン状態となるから、出力信号ＳOUTはトランジスタＴA2を介して低位側電位ＶOUT_Lに設定される。したがって、入力信号ＳINと出力信号ＳOUTとでローレベルの電位（低位側電位ＶOUT_L）は変化しない。すなわち、電気回路１００Cは、入力信号ＳINの高位側電位ＶIN_Hのみを高位側電位ＶOUT_Hに上昇（正方向のみのレベル変換）させた出力信号ＳOUTを生成する。
【００４５】
以上の形態においてもトランジスタＴA1の動作に関して第１実施形態と同様の効果が実現される。なお、第２実施形態と同様に、バックゲートＢが電源線Ｌ2に接続されたＮチャネル型のトランジスタを図９のトランジスタＴB3として利用した構成も好適である。
【００４６】
＜Ｄ：第４実施形態＞
図１０は、本発明の第４実施形態に係る電気回路１００Dの回路図である。電気回路１００Dは、第１実施形態の電気回路１００AからトランジスタＴB3とトランジスタＴB4と容量素子Ｃ1とを省略した構成である。トランジスタＴA1のゲートＧ1は入力部Ｎ1に直接に接続される。入力信号ＳINは低位側電位ＶIN_Lから高位側電位ＶOUT_H（出力信号ＳOUTのハイレベル）までの振幅ＡINで変動する。
【００４７】
入力信号ＳINが高位側電位ＶOUT_Hに上昇した場合のトランジスタＴA2の動作は第１実施形態と同様である。一方、入力信号ＳINが低位側電位ＶIN_Lに低下するとトランジスタＴA1がオン状態に変化するから、出力信号ＳOUTは高位側電位ＶOUT_Hに設定される。したがって、入力信号ＳINと出力信号ＳOUTとでハイレベルの電位は変化しない。すなわち、電気回路１００Dは、入力信号ＳINの低位側電位ＶIN_Lのみを低位側電位ＶOUT_Lに低下（負方向のみのレベル変換）させた出力信号ＳOUTを生成する。
【００４８】
以上の形態においてもトランジスタＴA2の動作に関して第１実施形態と同様の効果が実現される。なお、第２実施形態と同様に、バックゲートＢが電源線Ｌ1に接続されたＰチャネル型のトランジスタを図１０のトランジスタＴB5として利用した構成も好適である。
【００４９】
＜Ｅ：第５実施形態＞
図１１は、本発明の第５実施形態に係る電気回路１００Eの回路図である。図１１に示すように、電気回路１００Eは、第１実施形態と同様の電気回路１００A（レベル変換回路）にインバータ回路３０を追加した構成である。インバータ回路３０は、電源線Ｌ1と電源線Ｌ2との間に直列に接続されたＰチャネル型のトランジスタＴD1およびＮチャネル型のトランジスタＴD2を具備する。トランジスタＴD1およびトランジスタＴD2の各々のゲートは入力部（入力端子）Ｎa1に共通に接続される。トランジスタＴD1およびトランジスタＴD2の各々のドレインは出力部（出力端子）Ｎa2に共通に接続される。電気回路１００Aから出力された出力信号ＳOUTが入力部Ｎa1に供給される。インバータ回路３０は、出力信号ＳOUTを反転した波形（入力信号ＳINの振幅を拡大して整形した波形）の出力信号ＳOUTaを生成して出力部Ｎa2から出力する。
【００５０】
電気回路１００AのトランジスタＴA1およびトランジスタＴA2は、バックゲートＢを具備する図３の構造の薄膜トランジスタである。トランジスタＴA1およびトランジスタＴA2の各々のバックゲートＢは接続点Ｎ3に共通に接続される。接続点Ｎ3はインバータ回路３０の出力部Ｎa2に接続される。トランジスタＴA1およびトランジスタＴA2の各々のバックゲートＢには、インバータ回路３０の出力部Ｎa2から出力される出力信号ＳOUTaが閾値制御信号ＳTHとして供給される。閾値制御信号ＳTHは、トランジスタＴA1の閾値電圧ＶT1およびトランジスタＴA2の閾値電圧ＶT2を制御するための電圧信号である。
【００５１】
トランジスタＴA1の閾値電圧ＶT1およびトランジスタＴA2の閾値電圧ＶT2はバックゲートＢの電位ＶBに対して図３および図４のように変化する。したがって、閾値制御信号ＳTHがローレベル（低位側電位ＶOUT_L）に設定されると、トランジスタＴA1の閾値電圧ＶT1およびトランジスタＴA2の閾値電圧ＶT2は、閾値制御信号ＳTHがハイレベルである場合と比較して正極性側に変化する（すなわちトランジスタＴA1がオン状態に遷移し易くなる）。一方、閾値制御信号ＳTHがハイレベル（高位側電位ＶOUT_H）に設定されると、閾値電圧ＶT1および閾値電圧ＶT2は、閾値制御信号ＳTHがローレベルである場合と比較して負極性側に変化する（すなわちトランジスタＴA2がオン状態に遷移し易くなる）。
【００５２】
図１２は、電気回路１００Eの動作を示すタイミングチャートである。図１２に示すように、インバータ回路３０からの出力信号ＳOUTa（閾値制御信号ＳTH）は、入力信号ＳIN（図１２では図示を省略するが、ゲートＧ1の電位ＶG1とゲートＧ2の電位ＶG2と略同相の信号である）に対して遅延した時点で高位側電位ＶOUT_Hおよび低位側電位ＶOUT_Lの一方から他方に周期的に遷移する波形となる。
【００５３】
ゲートＧ1の電位ＶG1およびゲートＧ2の電位ＶG2が入力信号ＳINに連動して低下し始める時点ｔa1において、閾値制御信号ＳTH（出力信号ＳOUTa）はハイレベルに設定されているから、閾値電圧ＶT1は低位側の電圧ＶT1_Lに設定され、トランジスタＴA2の閾値電圧ＶT2は低位側の電圧ＶT2_Lに設定される。時点ｔa2において、電位ＶG1が閾値電圧ＶT1_Lを下回ることでトランジスタＴA1がオン状態に遷移するとともに、電圧ＶG2が閾値電圧ＶT2_Lを下回ることでトランジスタＴA2がオフ状態に遷移する。したがって、時点ｔa2にて出力信号ＳOUTの電位が上昇し始める。そして、出力信号ＳOUTの電位がインバータ回路３０の閾値電圧ＶCを上回る時点ｔa3において出力信号ＳOUTaが低下し始める。出力信号ＳOUTa（閾値制御信号ＳTH）がローレベルに到達すると、閾値電圧ＶT1が高位側の電圧ＶT1_Hに設定されるとともに閾値電圧ＶT2が高位側の電圧ＶT2_Hに設定される。すなわち、トランジスタＴA1は、時点ｔa2でオン状態に変化すると時点ｔa3の経過後にはオフ状態に変化し難い状態となり、トランジスタＴA2は、時点ｔa2にてオフ状態に遷移すると時点ｔa3の経過後にはオン状態に変化し難い状態となる。
【００５４】
次に、図１２の時点ｔb2においては、時点ｔb1にて上昇し始めた電位ＶG1が電圧ＶT1_Hを上回るとともに、時点ｔb1にて上昇し始めた電圧ＶG2が電圧ＶT2_Hを上回る。したがって、トランジスタＴA1がオフ状態に遷移するとともにトランジスタＴA2がオン状態に遷移することで出力信号ＳOUTが低下し始める。そして、出力信号ＳOUTの電位が閾値電圧ＶCを下回る時点ｔb3にて出力信号ＳOUTaが上昇し始め、出力信号ＳOUTa（閾値制御信号ＳTH）がハイレベルに到達すると、閾値電圧ＶT1が低位側の電圧ＶT1_Lに設定されるとともに閾値電圧ＶT2が低位側の電圧ＶT2_Lに設定される。すなわち、トランジスタＴA1は、時点ｔb2でオフ状態に変化すると時点ｔb3の経過後にはオン状態に変化し難い状態となり、トランジスタＴA2は、時点ｔb2にてオン状態に遷移すると時点ｔb3の経過後にはオフ状態に遷移し難い状態となる。
【００５５】
以上のように電気回路１００Aにおける入力信号ＳINと出力信号ＳOUTとの関係はヒステリシス特定（シュミットトリガ特性）を示すから、入力信号ＳINに雑音が発生した場合であっても、出力信号ＳOUTや出力信号ＳOUTaの雑音を抑制することが可能である。すなわち、雑音に対する耐性が確保される。なお、図１１においては第１実施形態の電気回路１００Aを使用したが、第２実施形態から第４実施形態の電気回路（１００B〜１００D）を図１１の電気回路１００Aに代えて利用してもよい。
【００５６】
＜Ｆ：第６実施形態＞
図１３は、本発明の第６実施形態に係る電気回路１００Fの回路図である。図１３に示すように、電気回路１００Fは、ボディコンタクト電極Ｅが形成された薄膜トランジスタを第１実施形態におけるトランジスタＴB（ＴB3〜ＴB6）として採用した構成である。トランジスタＴBの閾値電圧ＶT（ＶT3〜ＶT6）は、ボディコンタクト電極Ｅに供給される電位に応じて制御される。
【００５７】
図１４は、トランジスタＴB（ＴB3〜ＴB6）の構造を示す平面図である。トランジスタＴBは、絶縁性の基板１０の表面に形成された半導体層２１（例えばポリシリコンの膜体）を具備する。半導体層２１を覆うゲート絶縁膜（図示略）を挟んで半導体層２１と対向するようにゲート２２が形成される。半導体層２１にはソース領域２１sとドレイン領域２１dとボディコンタクト領域（チャネルコンタクト領域）２１bとがゲート２２の作成後に形成される。Ｐチャネル型のトランジスタＴB（ＴB3，ＴB4）のボディコンタクト領域２１bにはＮ型の不純物が導入され、Ｎチャネル型のトランジスタＴB（ＴB5，ＴB6）のボディコンタクト領域２１bにはＰ型の不純物が導入される。
【００５８】
半導体層２１とゲート２２とを覆うように層間絶縁層（図示略）が形成される。層間絶縁層には複数の貫通孔（Ｈ1，Ｈ2，Ｈ3）が形成される。半導体層２１のソース領域２１sには貫通孔Ｈ1を介してソース２３が接続され、ドレイン領域２１dには貫通孔Ｈ2を介してドレイン２４が接続される。また、半導体層２１のボディコンタクト領域２１bには貫通孔Ｈ3を介してボディコンタクト電極Ｅが接続される。
【００５９】
トランジスタＴB3およびトランジスタＴB4の各々のボディコンタクト電極Ｅの電位は、閾値電圧ＶT3が閾値電圧ＶT1を上回り、かつ、ボディコンタクト電極Ｅに電圧を印加しない場合と比較して閾値電圧ＶT3と閾値電圧ＶT4との加算が減少する（すなわち閾値電圧ＶT3と閾値電圧ＶT4とが閾値電圧ＶT1に対して第１実施形態と同様の条件を満たす）ように個別に設定される。同様に、トランジスタＴB5およびトランジスタＴB6の各々のボディコンタクト電極Ｅの電位は、閾値電圧ＶT5が閾値電圧ＶT2を上回り、かつ、ボディコンタクト電極Ｅに電圧を印加しない場合と比較して閾値電圧ＶT5と閾値電圧ＶT6との加算が減少する（すなわち閾値電圧ＶT5と閾値電圧ＶT6とが閾値電圧ＶT2に対して第１実施形態と同様の条件を満たす）ように個別に設定される。
【００６０】
本形態においても第１実施形態と同様の作用および効果が奏される。なお、第２実施形態（図８）と同様にトランジスタＴB3をＮチャネル型としてトランジスタＴB5をＰチャネル型とした構成は本形態にも同様に適用される。また、第３実施形態（図９）と同様にトランジスタＴB5とトランジスタＴB6と容量素子Ｃ2とを省略した構成や、第４実施形態（図１０）と同様にトランジスタＴB3とトランジスタＴB4と容量素子Ｃ1とを省略した構成も本形態に同様に適用される。本形態の電気回路１００Fを図１１（第５実施形態）の電気回路１００Aに代えて採用してもよい。また、第５実施形態のトランジスタＴA1やトランジスタＴA2として図１４の構造の薄膜トランジスタが利用される。
【００６１】
＜Ｇ：第７実施形態＞
図１５は、本発明の第７実施形態に係る電気光学装置４０のブロック図である。電気光学装置４０は、素子部４２と走査線駆動回路５２と信号線駆動回路５４とが基板１０の表面に形成された表示装置である。素子部４２には、相互に交差する方向に延在する複数の走査線４４と複数の信号線４６とが形成される。走査線４４と信号線４６との各交差には電気光学素子ＰIXが配置される。電気光学素子ＰIXの構成は任意であるが、例えば液晶素子や有機ＥＬ（Electroluminescence）素子が好適である。電気光学素子ＰIXは、ゲートが走査線４４に接続されたトランジスタ（図示略）を介して信号線４６に接続される。
【００６２】
図１５の制御回路５６は、クロック信号や画像信号などの各種の制御信号を出力することで走査線駆動回路５２や信号線駆動回路５４を制御する。走査線駆動回路５２は、複数の走査線４４の各々を順次に選択する。信号線駆動回路５４は、各電気光学素子ＰIXの階調を指定するデータ信号を各走査線４４の選択に同期して順次に各信号線４６に出力する。
【００６３】
走査線駆動回路５２および信号線駆動回路５４には、第１実施形態から第６実施形態の少なくともひとつに係る電気回路１００（１００A，１００B，１００C，１００D，１００E，１００F）が搭載される。例えば、電気回路１００は、制御回路５６から供給される制御信号（入力信号ＳIN）を、走査線駆動回路５２や信号線駆動回路５４の動作に必要な振幅の出力信号ＳOUTに変換して出力する。また、電気回路１００は、走査線駆動回路５２や信号線駆動回路５４が生成した駆動信号（走査信号やデータ信号）を、素子部４２（電気光学素子ＰIX）の動作に必要な振幅の出力信号ＳOUTに変換して出力する。第１実施形態から第６実施形態の電気回路１００においては入力信号ＳINに必要な振幅が低減されるから、電気回路１００を利用した電気光学装置４０によれば、走査線駆動回路５２や信号線駆動回路５４や制御回路５６で消費される電力を低減することが可能である。また、出力信号ＳOUTの波形の鈍りが抑制されるから、走査線駆動回路５２や信号線駆動回路５４や素子部４２における誤動作の可能性が低減されるという利点もある。
【００６４】
＜Ｈ：変形例＞
以上の各形態には以下に例示するような様々な変形を加えることができる。なお、以下の例示から２以上の態様を任意に選択して組合わせてもよい。
【００６５】
（１）変形例１
以上の各形態においては、トランジスタＴB（ＴB3〜ＴB6）の閾値電圧を制御するための閾値制御端子（バックゲートＢやボディコンタクト電極Ｅ）を電源線Ｌ1や電源線Ｌ2に接続したが、電源線Ｌ1や電源線Ｌ2とは別の配線から各トランジスタＴBの閾値制御端子に電位を供給する構成も採用される。すなわち、本発明の具体的な態様においては、閾値電圧ＶT3および閾値電圧ＶT4が以上の各形態の条件を満たすようにトランジスタＴB3およびトランジスタＴB4の各々の閾値制御端子の電位が設定され、あるいは、閾値電圧ＶT5および閾値電圧ＶT6が以上の各形態の条件を満たすようにトランジスタＴB5およびトランジスタＴB6の各々の閾値制御端子の電位が設定され、閾値制御端子に対する電位の供給元は本発明において任意である。
【００６６】
（２）変形例２
第５実施形態においてはインバータ回路３０の出力信号ＳOUTaを閾値制御信号ＳTHとして利用したが、出力信号ＳOUTaとは別個に生成された閾値制御信号ＳTHをトランジスタＴA1およびトランジスタＴA2の各々の閾値制御端子（バックゲートＢやボディコンタクト電極Ｅ）に供給する構成も好適である。ただし、図１１のように出力信号ＳOUTaを閾値制御信号ＳTHとして兼用する構成によれば、閾値制御信号ＳTHを伝送する配線を出力信号ＳOUTaの配線とは別個に形成する必要がないという利点がある。
【００６７】
（３）変形例３
第５実施形態以外の各形態においては、トランジスタＴA1およびトランジスタＴA2に閾値制御端子（バックゲートＢやボディコンタクト電極Ｅ）が形成されない構成を例示したが、トランジスタＴA1やトランジスタＴA2に閾値制御端子を形成するとともに当該閾値制御端子の電位を制御することで、トランジスタＴA1の閾値とトランジスタＴA2の閾値との関係を適宜に調整することも可能である。
【００６８】
（４）変形例４
第７実施形態における液晶素子や有機ＥＬ素子は電気光学素子ＰIXの例示に過ぎない。第７実施形態の電気光学装置４０に使用される電気光学素子ＰIXについて、自身が発光する自発光型と外光の透過率を変化させる非発光型との区別や、電流の供給によって駆動される電流駆動型と電界（電圧）の印加によって駆動される電圧駆動型との区別は不問である。例えば、無機ＥＬ素子，電界電子放出素子（ＦＥ（Field-Emission）素子），表面伝導型電子放出素子（ＳＥ（Surface conduction Electron emitter）素子），弾道電子放出素子（ＢＳ（Ballistic electron Emitting）素子），ＬＥＤ（Light Emitting Diode）素子，電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置に本発明は適用される。すなわち、電気光学素子とは、電流の供給や電圧（電界）の印加といった電気的な作用に応じて階調（透過率や輝度といった光学的な特性）が変化する素子である。
【００６９】
＜Ｉ：応用例＞
図１６から図１８には、第７実施形態に係る電気光学装置４０を利用した電子機器の形態が図示されている。図１６のパーソナルコンピュータ２０００は、各種の画像を表示する第５実施形態の電気光学装置４０と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。
【００７０】
図１７の携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する電気光学装置４０とを備える。スクロールボタン３００２を操作することによって、電気光学装置４０に表示される画面がスクロールされる。
【００７１】
図１８の携帯情報端末（ＰＤＡ：Personal Digital Assistants）４０００は、複数の操作ボタン４００１および電源スイッチ４００２と、各種の画像を表示する電気光学装置４０とを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が電気光学装置４０に表示される。
【００７２】
なお、電気光学装置４０が適用される電子機器としては、図１６から図１８に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、電子写真方式の画像形成装置において露光により感光体ドラムに潜像を形成する露光装置としても電気光学装置は利用される。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１実施形態に係る電気回路の回路図である。
【図２】電気回路の動作を示すタイミングチャートである。
【図３】トランジスタの構成を示す断面図である。
【図４】Ｐチャネル型のトランジスタの閾値電圧の変化を示すグラフである。
【図５】Ｎチャネル型のトランジスタの閾値電圧の変化を示すグラフである。
【図６】対比例に係る電気回路の回路図である。
【図７】対比例の動作を示すタイミングチャートである。
【図８】第２実施形態に係る電気回路の回路図である。
【図９】第３実施形態に係る電気回路の回路図である。
【図１０】第４実施形態に係る電気回路の回路図である。
【図１１】第５実施形態に係る電気回路の回路図である。
【図１２】第５実施形態の電気回路の動作を示すタイミングチャートである。
【図１３】第６実施形態に係る電気回路の回路図である。
【図１４】ボディコンタクト電極を具備するトランジスタの構造を示す平面図である。
【図１５】第７実施形態に係る電気光学装置のブロック図である。
【図１６】電子機器の具体例（パーソナルコンピュータ）を示す斜視図である。
【図１７】電子機器の具体例（携帯電話機）を示す斜視図である。
【図１８】電子機器の具体例（携帯情報端末）を示す斜視図である。
【符号の説明】
【００７４】
１００A，１００B，１００C，１００D，１００E，１００F……電気回路、ＴA1，ＴA2，ＴB3，ＴB4，ＴB5，ＴB6……トランジスタ、Ｃ1，Ｃ2……容量素子、Ｂ……バックゲート、Ｅ……ボディコンタクト電極、Ｌ1，Ｌ2……電源線、４０……電気光学装置、ＰIX……電気光学素子、４２……素子部、５２……走査線駆動回路、５４……信号線駆動回路、ＳIN……入力信号、ＳOUT，ＳOUTa……出力信号。
【特許請求の範囲】
【請求項１】
第１電源線と出力部との間に接続されたＰチャネル型の第１トランジスタと、
入力信号が供給される入力部と前記第１トランジスタのゲートとの間に介在する第１容量素子と、
第２電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第１トランジスタとは相補的に動作するＮチャネル型の第２トランジスタと、
前記第１電源線からみて前記第１トランジスタのゲートの方向を順方向として前記第１電源線と前記第１トランジスタのゲートとの間にダイオード接続された第３トランジスタと、
前記第１トランジスタのゲートからみて前記第１電源線の方向を順方向として前記第１電源線と前記第１トランジスタのゲートとの間にダイオード接続された第４トランジスタとを具備し、
前記第３トランジスタの閾値電圧が前記第１トランジスタの閾値電圧を上回り、かつ、前記第３トランジスタの閾値電圧と前記第４トランジスタの閾値電圧との加算が減少するように、前記第３トランジスタおよび前記第４トランジスタの各々の閾値制御端子の電位が設定される
電気回路。
【請求項２】
前記第３トランジスタは、前記閾値制御端子が前記第１電源線に接続されたＰチャネル型のトランジスタである
請求項１の電気回路。
【請求項３】
前記第３トランジスタは、前記閾値制御端子が前記第２電源線に接続されたＮチャネル型のトランジスタである
請求項１の電気回路。
【請求項４】
前記第４トランジスタは、前記閾値制御端子が前記第２電源線に接続されたＰチャネル型のトランジスタである
請求項１の電気回路。
【請求項５】
前記入力部と前記第２トランジスタのゲートとの間に介在する第２容量素子と、
前記第２トランジスタのゲートからみて前記第２電源線の方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第５トランジスタと、
前記第２電源線からみて前記第２トランジスタのゲートの方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第６トランジスタとを具備し、
前記第５トランジスタの閾値電圧が前記第２トランジスタの閾値電圧を上回り、かつ、前記第５トランジスタの閾値電圧と前記第６トランジスタの閾値電圧との加算が減少するように、前記第５トランジスタおよび前記第６トランジスタの各々の閾値制御端子の電位が設定される
請求項１から請求項４の何れかの電気回路。
【請求項６】
第２電源線と出力部との間に接続されたＮチャネル型の第２トランジスタと、
入力信号が供給される入力部と前記第２トランジスタのゲートとの間に介在する第２容量素子と、
第１電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第２トランジスタとは相補的に動作するＰチャネル型の第１トランジスタと、
前記第２トランジスタのゲートからみて前記第２電源線の方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第５トランジスタと、
前記第２電源線からみて前記第２トランジスタのゲートの方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第６トランジスタとを具備し、
前記第５トランジスタの閾値電圧が前記第２トランジスタの閾値電圧を上回り、かつ、前記第５トランジスタの閾値電圧と前記第６トランジスタの閾値電圧との加算が減少するように、前記第５トランジスタおよび前記第６トランジスタの各々の閾値制御端子の電位が設定される
電気回路。
【請求項７】
前記第５トランジスタは、前記閾値制御端子が前記第２電源線に接続されたＮチャネル型のトランジスタである
請求項５または請求項６の電気回路。
【請求項８】
前記第５トランジスタは、前記閾値制御端子が前記第１電源線に接続されたＰチャネル型のトランジスタである
請求項５または請求項６の電気回路。
【請求項９】
前記第６トランジスタは、前記閾値制御端子が前記第２電源線に接続されたＮチャネル型のトランジスタである
請求項５または請求項６の電気回路。
【請求項１０】
前記出力部から出力される出力信号のレベルが上昇し始める第１時点にてハイレベルに設定されるとともに前記第１時点の経過後にローレベルに変化し、前記出力信号のレベルが低下し始める第２時点にてローレベルに設定されるとともに前記第２時点の経過後にハイレベルに変化する閾値制御信号が、前記第１トランジスタおよび前記第２トランジスタの各々の閾値制御端子に供給される
請求項１から請求項９の何れかの電気回路。
【請求項１１】
前記出力信号が入力されるインバータ回路を具備し、
前記インバータ回路からの出力信号が前記閾値制御信号として前記第１トランジスタおよび前記第２トランジスタの各々の閾値制御端子に供給される
請求項１０の電気回路。
【請求項１２】
請求項１から請求項１１の何れかの電気回路を含む駆動回路と、
前記駆動回路によって駆動される複数の電気光学素子と
を具備する電気光学装置。
【請求項１３】
請求項１２に記載の電気光学装置を具備する電子機器。
【請求項１４】
第１電源線と出力部との間に接続されたＰチャネル型の第１トランジスタと、
入力信号が供給される入力部と前記第１トランジスタのゲートとの間に介在する第１容量素子と、
第２電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第１トランジスタとは相補的に動作するＮチャネル型の第２トランジスタと、
前記第１電源線からみて前記第１トランジスタのゲートの方向を順方向として前記第１電源線と前記第１トランジスタのゲートとの間にダイオード接続された第３トランジスタと、
前記第１トランジスタのゲートからみて前記第１電源線の方向を順方向として前記第１電源線と前記第１トランジスタのゲートとの間にダイオード接続された第４トランジスタとを具備する電気回路を制御する方法であって、
前記第３トランジスタの閾値電圧が前記第１トランジスタの閾値電圧を上回り、かつ、前記第３トランジスタの閾値電圧と前記第４トランジスタの閾値電圧との加算が減少するように、前記第３トランジスタおよび前記第４トランジスタの各々の閾値制御端子の電位を設定する
電気回路の制御方法。
【請求項１５】
第２電源線と前記出力部との間に接続されたＮチャネル型の第２トランジスタと、
入力信号が供給される入力部と前記第２トランジスタのゲートとの間に介在する第２容量素子と、
第１電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第２トランジスタとは相補的に動作するＰチャネル型の第１トランジスタと、
前記第２トランジスタのゲートからみて前記第２電源線の方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第５トランジスタと、
前記第２電源線からみて前記第２トランジスタのゲートの方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第６トランジスタとを具備する電気回路を駆動する方法であって、
前記第５トランジスタの閾値電圧が前記第２トランジスタの閾値電圧を上回り、かつ、前記第５トランジスタの閾値電圧と前記第６トランジスタの閾値電圧との加算が減少するように、前記第５トランジスタおよび前記第６トランジスタの各々の閾値制御端子の電位を設定する
電気回路の制御方法。
【請求項１】
第１電源線と出力部との間に接続されたＰチャネル型の第１トランジスタと、
入力信号が供給される入力部と前記第１トランジスタのゲートとの間に介在する第１容量素子と、
第２電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第１トランジスタとは相補的に動作するＮチャネル型の第２トランジスタと、
前記第１電源線からみて前記第１トランジスタのゲートの方向を順方向として前記第１電源線と前記第１トランジスタのゲートとの間にダイオード接続された第３トランジスタと、
前記第１トランジスタのゲートからみて前記第１電源線の方向を順方向として前記第１電源線と前記第１トランジスタのゲートとの間にダイオード接続された第４トランジスタとを具備し、
前記第３トランジスタの閾値電圧が前記第１トランジスタの閾値電圧を上回り、かつ、前記第３トランジスタの閾値電圧と前記第４トランジスタの閾値電圧との加算が減少するように、前記第３トランジスタおよび前記第４トランジスタの各々の閾値制御端子の電位が設定される
電気回路。
【請求項２】
前記第３トランジスタは、前記閾値制御端子が前記第１電源線に接続されたＰチャネル型のトランジスタである
請求項１の電気回路。
【請求項３】
前記第３トランジスタは、前記閾値制御端子が前記第２電源線に接続されたＮチャネル型のトランジスタである
請求項１の電気回路。
【請求項４】
前記第４トランジスタは、前記閾値制御端子が前記第２電源線に接続されたＰチャネル型のトランジスタである
請求項１の電気回路。
【請求項５】
前記入力部と前記第２トランジスタのゲートとの間に介在する第２容量素子と、
前記第２トランジスタのゲートからみて前記第２電源線の方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第５トランジスタと、
前記第２電源線からみて前記第２トランジスタのゲートの方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第６トランジスタとを具備し、
前記第５トランジスタの閾値電圧が前記第２トランジスタの閾値電圧を上回り、かつ、前記第５トランジスタの閾値電圧と前記第６トランジスタの閾値電圧との加算が減少するように、前記第５トランジスタおよび前記第６トランジスタの各々の閾値制御端子の電位が設定される
請求項１から請求項４の何れかの電気回路。
【請求項６】
第２電源線と出力部との間に接続されたＮチャネル型の第２トランジスタと、
入力信号が供給される入力部と前記第２トランジスタのゲートとの間に介在する第２容量素子と、
第１電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第２トランジスタとは相補的に動作するＰチャネル型の第１トランジスタと、
前記第２トランジスタのゲートからみて前記第２電源線の方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第５トランジスタと、
前記第２電源線からみて前記第２トランジスタのゲートの方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第６トランジスタとを具備し、
前記第５トランジスタの閾値電圧が前記第２トランジスタの閾値電圧を上回り、かつ、前記第５トランジスタの閾値電圧と前記第６トランジスタの閾値電圧との加算が減少するように、前記第５トランジスタおよび前記第６トランジスタの各々の閾値制御端子の電位が設定される
電気回路。
【請求項７】
前記第５トランジスタは、前記閾値制御端子が前記第２電源線に接続されたＮチャネル型のトランジスタである
請求項５または請求項６の電気回路。
【請求項８】
前記第５トランジスタは、前記閾値制御端子が前記第１電源線に接続されたＰチャネル型のトランジスタである
請求項５または請求項６の電気回路。
【請求項９】
前記第６トランジスタは、前記閾値制御端子が前記第２電源線に接続されたＮチャネル型のトランジスタである
請求項５または請求項６の電気回路。
【請求項１０】
前記出力部から出力される出力信号のレベルが上昇し始める第１時点にてハイレベルに設定されるとともに前記第１時点の経過後にローレベルに変化し、前記出力信号のレベルが低下し始める第２時点にてローレベルに設定されるとともに前記第２時点の経過後にハイレベルに変化する閾値制御信号が、前記第１トランジスタおよび前記第２トランジスタの各々の閾値制御端子に供給される
請求項１から請求項９の何れかの電気回路。
【請求項１１】
前記出力信号が入力されるインバータ回路を具備し、
前記インバータ回路からの出力信号が前記閾値制御信号として前記第１トランジスタおよび前記第２トランジスタの各々の閾値制御端子に供給される
請求項１０の電気回路。
【請求項１２】
請求項１から請求項１１の何れかの電気回路を含む駆動回路と、
前記駆動回路によって駆動される複数の電気光学素子と
を具備する電気光学装置。
【請求項１３】
請求項１２に記載の電気光学装置を具備する電子機器。
【請求項１４】
第１電源線と出力部との間に接続されたＰチャネル型の第１トランジスタと、
入力信号が供給される入力部と前記第１トランジスタのゲートとの間に介在する第１容量素子と、
第２電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第１トランジスタとは相補的に動作するＮチャネル型の第２トランジスタと、
前記第１電源線からみて前記第１トランジスタのゲートの方向を順方向として前記第１電源線と前記第１トランジスタのゲートとの間にダイオード接続された第３トランジスタと、
前記第１トランジスタのゲートからみて前記第１電源線の方向を順方向として前記第１電源線と前記第１トランジスタのゲートとの間にダイオード接続された第４トランジスタとを具備する電気回路を制御する方法であって、
前記第３トランジスタの閾値電圧が前記第１トランジスタの閾値電圧を上回り、かつ、前記第３トランジスタの閾値電圧と前記第４トランジスタの閾値電圧との加算が減少するように、前記第３トランジスタおよび前記第４トランジスタの各々の閾値制御端子の電位を設定する
電気回路の制御方法。
【請求項１５】
第２電源線と前記出力部との間に接続されたＮチャネル型の第２トランジスタと、
入力信号が供給される入力部と前記第２トランジスタのゲートとの間に介在する第２容量素子と、
第１電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第２トランジスタとは相補的に動作するＰチャネル型の第１トランジスタと、
前記第２トランジスタのゲートからみて前記第２電源線の方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第５トランジスタと、
前記第２電源線からみて前記第２トランジスタのゲートの方向を順方向として前記第２電源線と前記第２トランジスタのゲートとの間にダイオード接続された第６トランジスタとを具備する電気回路を駆動する方法であって、
前記第５トランジスタの閾値電圧が前記第２トランジスタの閾値電圧を上回り、かつ、前記第５トランジスタの閾値電圧と前記第６トランジスタの閾値電圧との加算が減少するように、前記第５トランジスタおよび前記第６トランジスタの各々の閾値制御端子の電位を設定する
電気回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００９−２０７０４１（Ｐ２００９−２０７０４１Ａ）
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願番号】特願２００８−４９２９８（Ｐ２００８−４９２９８）
【出願日】平成２０年２月２９日（２００８．２．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年９月１０日（２００９．９．１０）
【国際特許分類】
【出願日】平成２０年２月２９日（２００８．２．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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