【課題】簡便かつ小さな面積の回路で、高電圧から低電圧へのレベルシフト回路を具備する半導体集積回路装置を提供すること。
【解決手段】高電圧で動作する高電圧回路と、低電圧で動作する低電圧回路と、高電圧回路の信号を低電圧回路の信号に電圧変換するレベルシフト回路とを備えた半導体集積回路装置であって、レベルシフト回路は、ドレイン電極が高電圧回路に接続され、ソース電極が低電圧回路に接続され、ソース電極に低電圧が印加され、ドレイン及びゲートが高電圧に耐える構造を備えているデプレッション型ＮＭＯＳトランジスタで構成した。 （もっと読む）

【課題】 ＳＳＮに関連する問題を軽減するシステムおよび方法を提供すること。
【解決手段】 シングルエンドの通信チャネルを介して第１の集積回路（ＩＣ）が第２のＩＣと通信する通信システムを開示する。双方向基準チャネルは、第１のＩＣおよび第２のＩＣ間に延在し、両エンドで終端される。基準チャネルの各エンドにおける終端インピーダンスは、信号を異なる方向に通信するための異なるモードをサポートする。基準チャネルの終端インピーダンスは、それぞれの信号方向に最適化されることができる。 （もっと読む）

【課題】発振回路と信号入出力回路とを切り替えて使用可能な半導体装置、及びその制御方法を提供することである。
【解決手段】本発明にかかる半導体装置は、発振素子１が接続可能な第１及び第２の外部接続端子２、３と、反転増幅器４と、反転増幅器の出力側と入力側との間に接続されたフィードバック抵抗５と、反転増幅器４の入力側に接続されたカップリング容量１１に印加されるバイアスを安定化するバイアス安定化回路６と、第１の信号入出力部７と、第２の信号入出力部８と、を備える。半導体装置を発振回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を動作状態とし、第１及び第２の信号入出力部７、８を停止状態とする。信号入出力回路として使用する場合は、反転増幅器４およびバイアス安定化回路６を停止状態とし、第１及び第２の信号入出力部７、８を動作状態とする。 （もっと読む）

【課題】積層実装されるチップ間で誘導結合による通信を行う集積回路において低電圧・低消費電力で動作し、小面積でレイアウトできる送信回路を備える集積回路を提供すること。
【解決手段】送信コイルＬ1、Ｌ2を２つにして、同心かつ電源ＶDDに接続される端子から他端への巻き方向が互いに逆になるように配置する。この送信コイルＬ1、Ｌ2にそれぞれ、ソースが接地されるＮＭＯＳＴ1、Ｔ2のドレインを接続して、送信データＴxdata及びその反転信号によって駆動する。 （もっと読む）

【課題】レベル変換後の出力信号のデューティの悪化とＧＣＤモード障害を防止しつつレイアウト面積の縮小化を図る。
【解決手段】レベルシフト回路１００は、ソースが電源ラインＶＤＤＬに接続され且つフリップフロップ接続された一対のＰチャネルトランジスタＰ１，Ｐ２と、トランジスタＰ１，Ｐ２の夫々と電源ラインＶＳＳＬとの間に設けられ夫々のゲートに相補の入力信号が入力される一対のＮチャネルトランジスタＮ１，Ｎ２と、電源ラインＶＤＤＬとトランジスタＮ１，Ｎ２のドレインとの間に夫々設けられた電流供給回路１１とを備えている。電流供給回路１１は、ソースが第１のトランジスタＮ１，Ｎ２のドレインに接続されたＮチャネルトランジスタＮ３，Ｎ４と、一端が電源ラインＶＤＤＬに接続され、他端がトランジスタＮ３，Ｎ４のドレインに接続された電流制限素子としてのＰチャネルトランジスタＰ３，Ｐ４とを備えている。 （もっと読む）

【課題】従来の半導体集積回路は、データの送信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、複数の信号線を介してパラレルに送信データを送信するＳｏＣ回路１００と、送信データを受信するＳＤＲＡＭ回路１０１と、を備える。ＳｏＣ回路１００は、各信号線に対して設けられ、送信データを出力するためのデータ送信モードと、出力をハイインピーダンスにするためのハイインピーダンスモードと、が切り替わる複数のデータ出力回路２０３と、データ出力回路２０３に対して、送信データと予め設定された固定データとのいずれかを選択して出力するデータ選択回路２５６と、各データ出力回路２０３において、ハイインピーダンスモードからデータ送信モードへモードが切り替わってから実際に送信データの出力を開始するまでの間、固定データを出力するように制御する制御回路２０５と、を備える。 （もっと読む）

【課題】貫通電流の量を低減し、応答速度の低下を抑制する。
【解決手段】差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。ＰＭＯＳトランジスタ２０のサイズは、ＰＭＯＳトランジスタ１４のサイズよりも小さい。接地と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＮＭＯＳトランジスタ１９と、ＮＭＯＳトランジスタ１９に並列に接続され、ゲートに差動入力回路の出力信号を入力するＮＭＯＳトランジスタ１３と、をさらに備える。ＮＭＯＳトランジスタ１９のサイズは、ＮＭＯＳトランジスタ１３のサイズよりも小さい。 （もっと読む）

【課題】出力端子と単位バッファとの間の寄生抵抗に起因するインピーダンス誤差を低減する。
【解決手段】出力端子ＤＱと、単位バッファ１１１〜１１ｎと、単位バッファ１１１〜１１ｎと出力端子ＤＱとをそれぞれ接続する複数の出力配線経路とを備える。各出力配線経路は、それぞれ対応する単位バッファに個別に割り当てられた個別出力配線部１６１Ｐ〜１６ｎＰ，１６１Ｎ〜１６ｎＮを有しており、これら出力配線経路に対応する単位バッファは、該出力配線経路によって共有された共通出力配線部であって、個別出力配線部よりも抵抗値の高い共通出力配線部を介することなく出力端子ＤＱに接続されている。これにより、出力端子ＤＱと単位バッファ１１１〜１１ｎとの間の寄生抵抗によるインピーダンス誤差が抑制される。 （もっと読む）

【課題】従来の半導体集積回路は、データの送受信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、双方向用信号線を介してデータの送受信が行われるＳｏＣ回路１００及びＳＤＲＡＭ回路１０１を備え、ＳｏＣ回路１００は、電源と双方向用信号線との間に設けられた抵抗２０７，２０８と、抵抗２０７，２０８に流れる電流のオンオフを制御するスイッチ２０９，２１０と、を有するターミネーション回路２０４と、データ受信時にはスイッチ２０９，２１０をオンし、データ送信時にはスイッチ２０９，２１０をオフし、データ受信後にさらに別のデータを受信する場合には、先のデータ受信後から所定の期間スイッチ２０９，２１０をオンし続けるように、ターミネーション回路２０４に対して制御信号２００を出力する制御回路２０５と、を備える。 （もっと読む）

【課題】高速の半導体装置で要求されるクロック整列トレーニング動作を提供すること。
【解決手段】システムクロック及びデータクロックを入力されるクロック入力部（２００）と、データクロックの周波数を分周して所定の位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して多重位相データ分周クロックの位相の反転可否を決定するクロック分周部（２２０）と、多重位相データ分周クロックのうち所定の第１選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応して分周制御信号のレベルを決定する第１位相検出部（２４０）と、多重位相データ分周クロックのうち所定の第２選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応してトレーニング情報信号を生成する第２位相検出部（２６０）と、トレーニング情報信号を外部に伝送するための信号伝送部（２７０）とを具備する。 （もっと読む）

【課題】低電圧動作かつ低消費電流のＣＭＯＳ入力バッファ回路を提供すること。
【解決手段】ドレインが電源端子ＶＤＤに接続され、ゲートが出力端子に接続されたディプレッション型ＮＭＯＳトランジスタと、ソースがディプレッション型ＮＭＯＳトランジスタのソースに接続され、ドレインが出力端子に接続され、ゲートが入力端子に接続されたＰＭＯＳトランジスタと、ソースが基準端子ＧＮＤに接続され、ゲートが入力端子に接続され、ドレインが出力端子に接続されたＮＭＯＳトランジスタとを備えた構成とした。 （もっと読む）

【課題】サブスレッショルド領域で動作するサブスレッショルドＣＭＯＳ回路の遅延バラツキを補正する回路及び方法を提供する。
【解決手段】ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにてなる複数のＣＭＯＳ回路を備えて所定の遅延時間でサブスレッショルド領域で動作し、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるサブスレッショルドディジタルＣＭＯＳ回路に対して制御出力電圧を電源電圧として供給する電源電圧制御回路であって、電源電圧に基づいて所定の微小電流を発生する微小電流発生回路と、発生された微小電流に基づいて遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧としてサブスレッショルドディジタルＣＭＯＳ回路に対して供給する制御出力電圧発生回路とを備えた。 （もっと読む）

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）

【課題】動作速度を高速化できる ＳｉＣ ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。
【解決手段】ｎチャネルエンハンスメント型ＳｉＣ ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。 （もっと読む）

【課題】回路規模の増大を抑え、高速化を実現するレベルシフト回路の提供。
【解決手段】第１の電圧ＶＥ１を与える第１給電端子Ｅ１と、第２電圧ＶＥ２を与える第２の給電端子Ｅ２の間に接続され、レベルシフト回路の入力信号ＩＮが第３の電圧ＶＥ３に対応した値のとき、第１の回路Ｍ４を導通させ、出力端子４が第１の電圧ＶＥ１に対応した値であることを示しているときは、入力信号ＩＮの値によらずに第１の回路Ｍ４を非導通とする制御を行う第３の回路Ｍ３、Ｍ１、Ｍ２とを備え、第２の回路Ｍ５は、入力信号の反転信号ＩＮＢが第３の電圧ＶＥ３に対応した値のとき、導通し、第４の電圧ＶＥ４に対応した値のとき、非導通とし、第１乃至第４の電圧はＶＥ２≦ＶＥ４＜ＶＥ３＜ＶＥ１の関係とする。 （もっと読む）

【解決手段】ｐ−チャネル電界効果トランジスタタイプの第１および第２のトランジスタ（Ｐ１，Ｐ２）を備えるカップリング回路において、第１のトランジスタ（Ｐ１）のドレイン端子は信号入力端子（１）に接続し、第１および第２のトランジスタ（Ｐ１，Ｐ２）のソース端子はともに信号出力端子（２）に接続し、第１および第２のトランジスタ（Ｐ１，Ｐ２）のバルク端子はともに第２のトランジスタ（Ｐ２）のドレイン端子に接続し、第１のトランジスタ（Ｐ１）のゲート端子は第２のトランジスタ（Ｐ２）のゲート端子に接続する。このカップリング回路には、さらに 負電圧を生成する電荷ポンプ回路（１１０）を含むゲート制御回路（１０）も設ける。このゲート制御回路（１０）は、負電圧に基づいて、第１および第２のトランジスタ（Ｐ１，Ｐ２）のゲート端子におけるゲート電圧を制御する。 （もっと読む）

【課題】ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する入力バッファー回路、集積回路装置及び電子機器を提供すること。
【解決手段】入力バッファー回路１は、ＰＭＯＳトランジスター１２、１４、ＮＭＯＳトランジスター１６、１８を含み、ＨＶＤＤとＶＳＳの電位差に相当する振幅を有する信号を、ＨＶＤＤよりも低いＬＶＤＤとＶＳＳの電位差に相当する振幅を有する信号に変換するレベルシフト回路１０を含む。ＰＭＯＳトランジスター１２のゲートには、ＮＭＯＳトランジスター１６がオンする時はＬＶＤＤが供給され、ＮＭＯＳトランジスター１８がオンする時はＶＳＳが供給される。ＰＭＯＳトランジスター１４のゲートには、ＮＭＯＳトランジスター１６がオンする時はＶＳＳが供給され、ＮＭＯＳトランジスター１８がオンする時はＬＶＤＤが供給される。 （もっと読む）

【課題】有効なセットアップ特性及びホールド特性を良好に確保することが可能な入力インターフェース回路を提供すること。
【解決手段】本発明に係る入力インターフェース回路１００は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、入力初段回路に含まれるラッチ回路３、４へのラッチタイミング信号とを同位相に調整する位相調整回路６と、を備える。位相調整回路６は、クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路７を通過してラッチ回路３、４へと供給されるラッチタイミング信号の遅延時間を調整する。 （もっと読む）

【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。
【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 （もっと読む）

【目的】ハーフブリッジ回路などに用いることができ、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができるレベルシフト回路を提供する。
【構成】高電位側駆動回路１０中のレベルシフト回路に、ラッチ回路３０およびラッチ回路３０の前段に、２つの入力Ｖ１，Ｖ２が共にＬであることを検出すると出力を高インピーダンスにする伝達回路２０を設けたので、dv/dtノイズによる誤信号を効果的にブロックすることができる。この伝達回路２０は、ブロックを完全にするために回路の一部の遅延をわざと長くすることは必要ないので、最小の遅延時間でdv/dtノイズによる誤信号をブロックすることができる。 （もっと読む）