半導体装置
【課題】高速の半導体装置で要求されるクロック整列トレーニング動作を提供すること。
【解決手段】システムクロック及びデータクロックを入力されるクロック入力部（２００）と、データクロックの周波数を分周して所定の位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して多重位相データ分周クロックの位相の反転可否を決定するクロック分周部（２２０）と、多重位相データ分周クロックのうち所定の第１選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応して分周制御信号のレベルを決定する第１位相検出部（２４０）と、多重位相データ分周クロックのうち所定の第２選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応してトレーニング情報信号を生成する第２位相検出部（２６０）と、トレーニング情報信号を外部に伝送するための信号伝送部（２７０）とを具備する。
【解決手段】システムクロック及びデータクロックを入力されるクロック入力部（２００）と、データクロックの周波数を分周して所定の位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して多重位相データ分周クロックの位相の反転可否を決定するクロック分周部（２２０）と、多重位相データ分周クロックのうち所定の第１選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応して分周制御信号のレベルを決定する第１位相検出部（２４０）と、多重位相データ分周クロックのうち所定の第２選択クロックの位相を基準としてシステムクロックの位相を検出し、その結果に対応してトレーニング情報信号を生成する第２位相検出部（２６０）と、トレーニング情報信号を外部に伝送するための信号伝送部（２７０）とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関するものであり、特に、高速の半導体装置で要求されるクロック整列トレーニング動作に関するものである。
【背景技術】
【０００２】
複数の半導体素子で構成されたシステムで半導体装置は、データを保存するためのものである。データ処理装置、例えば、メモリーコントローラー(Memory Control Unit:ＭＣＵ)などがデータの読み書きを要求する場合、半導体装置はデータを要求する装置から入力されたアドレスに対応するデータを出力するか、またはそのアドレスに対応する位置に提供されるデータを保存する。
【０００３】
このために、最近開発される高速で動作する半導体装置では、外部から印加されるシステムクロックの上向きエッジ（立ち上りエッジ）と下向きエッジ（立下りエッジ）との間に二つのデータを入/出力して下向きエッジと次の上向きエッジとの間に二つのデータを入/出力するように設計される。すなわち、システムクロックの一周期に４個のデータを入/出力するように設計される。
【０００４】
しかし、システムクロックは二つの状態（ロジック「ハイ」(High)またはロジック「ロー」(Low)）しか表現することができないため、一周期に４個のデータが入/出力されるためにはシステムクロックより二倍早い周波数を有するデータクロックが必要である。すなわち、データ入/出力のための専用クロックがなければならない。
【０００５】
したがって、高速で動作する半導体装置は、アドレス及びコマンドを送受信する時にはシステムクロックを基準クロックとして使用し、データを入/出力する時にはデータクロックを基準クロックとして使用してデータクロックがシステムクロックより二倍の周波数を有するように制御する。
【０００６】
すなわち、システムクロックの一周期でデータクロックが二周期繰り返されるようにして、データ入/出力がデータクロックの上向きエッジ及び下向きエッジでそれぞれ発生するようにすることでシステムクロックの一周期で４個のデータが入/出力されることができるようにする。
【０００７】
このように、読み出しあるいは書き込み動作を行うために行う1つのシステムクロックを基準として使用した従来のＤＤＲ同期式半導体装置と異なり高速で動作する半導体装置は、読み出しあるいは書き込み動作を行うために行う互いに異なる周波数を有する二つのクロックを使用してデータを取り交わす。
【０００８】
しかし、仮にシステムクロックとデータクロックの位相が整列されていなければ、動作コマンド及びアドレスが伝達される基準とデータが伝達される基準とが整列されていないことを意味し、これはまさに高速で動作する半導体装置が正常に動作することができないということを意味する。
【０００９】
したがって、高速で動作する半導体装置が正常に動作するためには、動作初期に必ず半導体装置とデータ処理装置間のインターフェーストレーニング(Interface Training)という動作が行われなければならない。
【００１０】
ここで、インターフェーストレーニング(Interface Training)は、半導体装置とデータ処理装置間の正常動作が行われる前に、命令（コマンド）、アドレス、データを伝達するためのインターフェースが最適化された時点で動作するように訓練することを意味する。
【００１１】
このようなインターフェーストレーニングは、アドレストレーニング(Address Training)、クロック整列トレーニング(Clock Alignment Training、WCK2CK training)、読み出しトレーニング(Read Training)、及び書き込みトレーニング(Write Training)などに分けられる。このうちクロック整列トレーニング(Clock Alignment Training、 WCK2CK training)でデータクロックとシステムクロックを整列させる動作を行う。
【００１２】
図１は、従来技術に係るクロック整列トレーニングを行うための回路を示したブロック図である。
【００１３】
先ず、クロック整列トレーニングの基本的な原理を説明すると、高速で動作する半導体装置は前述したようにシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢを基準としてアドレス信号とコマンド信号を外部のコントローラーから入力され、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢを基準として半導体装置内部に保存されていたデータを外部のコントローラーに出力する。
【００１４】
したがって、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの間に位相差があれば、それに対応する時間程度半導体装置内部に保存されていたデータがさらに遅れるか、またはさらに早く外部コントローラーに到着するであろう。
【００１５】
それで、高速で動作する半導体装置の動作初期に外部のコントローラーで印加されるシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相差を検出し、検出結果を外部のコントローラーに伝送することでシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相差を減少させるための動作がクロック整列トレーニングである。
【００１６】
すなわち、図１に示された従来技術に係るクロック整列トレーニングを行うための回路は、外部のコントローラーからシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢを入力され、その位相差を検出し、検出結果を外部のコントローラーに伝送する動作を行うための回路である。
【００１７】
図１を参照すれば、入力される正クロックＨＣＫ及び負クロックＨＣＫＢから、外部のコントローラーから入力されるアドレス信号とコマンド信号の入力時点を同期させるためのシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢを生成し、且つ、入力される正データクロックＷＣＫ及び負データクロックＷＣＫＢから、外部のコントローラーから入力されるデータ信号の入力時点を同期させるためのデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢ（システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢより高い周波数を有する）を生成するクロック入力部１００と、クロック入力部１００から出力されるデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成するためのクロック分周部１２０、及び複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち所定の選択クロックＩＷＣＫまたはＩＷＣＫＢの位相を基準としてシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの位相を検出し、その結果に対応してトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯとなるＰＨＡＳＥ＿ＤＥＴを生成するための位相検出部１６０、及びトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯを外部に伝送するための信号伝送部１７０を具備する。
【００１８】
前述した従来技術に係るクロック整列トレーニングを行うための回路の構成要素のうち、クロック分周部１２０では、１８０度の位相差を有する状態（相互に反転された状態）で入力される（ディファレンシャル(differential)状態で入力されることを意味する）正データクロックＷＣＫと負データクロックＷＣＫＢを使用し、それぞれ９０度の位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成する動作を行うことが分かる。
【００１９】
この時、クロック分周部１２０で生成される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢに対して、どのような位相順序で生成されるかをあらかじめ設定することができないという特徴を有する。
【００２０】
すなわち、クロック分周部１２０が動作を始める時点で正データクロックＷＣＫがロジック「ハイ」(High)であって、負データクロックＷＣＫＢがロジック「ロー」(Low)ならば、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢは、正データクロックＷＣＫの位相に対して、順に０度（ＩＷＣＫ）、９０度（ＱＷＣＫ）、１８０度（ＩＷＣＫＢ）、２７０度（ＱＷＣＫＢ）の位相を有する状態で生成されるであろう。
【００２１】
しかし、反対にクロック分周部１２０が動作を始める時点で正データクロックＷＣＫがロジック「ロー」(Low)で負データクロックＷＣＫＢがロジック「ハイ」(High)ならば、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢは、正データクロックＷＣＫ位相に対して、順に１８０度（ＩＷＣＫ）、２７０度（ＱＷＣＫ）、０度（ＩＷＣＫＢ）、９０度（ＱＷＣＫＢ）の位相を有する状態に生成されるであろう。
【００２２】
このように、クロック分周部１２０の動作は、設計を通じてあらかじめ決定されることができない状態が存在するにもかかわらず、クロック分周部１２０で生成される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち所定の選択クロックＩＷＣＫまたはＩＷＣＫＢとシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの位相を比較する動作は常にあらかじめ決定された順に動作するようになる。
【００２３】
したがって、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが正データクロックＷＣＫの位相に対して、順に０度（ＩＷＣＫ）、９０度（ＱＷＣＫ）、１８０度（ＩＷＣＫＢ）、２７０度（ＱＷＣＫＢ）の位相を有する状態で生成される場合には、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相を最大半周期(０．５×tck)程度だけ移動させれば、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢとの位相を一致させることができるために比較的短い時間以内にクロック整列トレーニング動作を完了させることができる。
【００２４】
一方、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが正データクロックＷＣＫの位相に対して、順に１８０度（ＩＷＣＫ）、２７０度（ＱＷＣＫ）、０度（ＩＷＣＫＢ）、９０度（ＱＷＣＫＢ）の位相を有する状態で生成される場合には、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相を最大一周期(１×tck)程度移動させながらシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢとの位相を一致させる動作を遂行しなければならないために、クロック整列トレーニング動作を完了させるまでにかかる時間が長くなる問題点が発生する。
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明は、前述した従来技術の問題点を解決するために提案されたものであり、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相に対して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相が常に決定された順序を有した状態で生成することができるクロック整列トレーニング動作を行うための回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
前記目的を達成するための本発明の一側面によると、システムクロック及びデータクロックを入力されるクロック入力部と、前記データクロックの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して前記複数の多重位相データ分周クロックの位相の反転可否を決定するクロック分周部と、前記複数の多重位相データ分周クロックのうちの所定の第１選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応して前記分周制御信号のレベルを決定する第１位相検出部と、を具備し、前記複数の多重位相データ分周クロックのうちの所定の第２選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応してトレーニング情報信号を生成する第２位相検出部と、前記トレーニング情報信号を外部に伝送する信号伝送部と、をさらに具備することを特徴とする半導体装置を提供する。
【００２７】
前記目的を達成するための本発明の他の側面によると、システムクロック及びデータクロックの入力を受けるステップと、前記データクロックの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答してそれぞれの前記多重位相データ分周クロックの位相の反転可否を決定するステップと、ノーマルトレーニングモード進入またはセルフトレーニングモード進入を感知するステップと、前記感知するステップの結果によって前記セルフトレーニングモードに進入した場合、前記複数の多重位相データ分周クロックのうちの所定の第１選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応して前記分周制御信号の論理レベルを決定するステップと、を含み、前記感知するステップの結果によって前記ノーマルトレーニングモードに進入した場合、前記複数の多重位相データ分周クロックのうち、所定の第２選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応してトレーニング情報信号の論理レベルを決定するステップと、前記トレーニング情報信号を外部に伝送するステップと、をさらに含む半導体装置の動作方法を提供する。
【発明の効果】
【００２８】
前述した本発明は、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周してそれぞれ所定の位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成する過程で分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相反転可否を決定することで、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相に対して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相が常に決定された順序を有した状態で、これら複数の多重位相データ分周クロックを生成することができる効果がある。
【００２９】
これにより、クロック整列トレーニング動作を行うために必要になる時間を最小限に維持することができる効果がある。
【図面の簡単な説明】
【００３０】
【図１】従来技術に係るクロック整列トレーニングを行うための回路を示したブロック図である。
【図２】本発明の実施形態に係るクロック整列トレーニング動作を行うための回路を示したブロック図である。
【図３】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備されたトレーニング動作モード制御部を詳しく示した回路図である。
【図４】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第２位相検出部を詳しく示した回路図である。
【図５】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備された位相比較部を詳しく示した回路図である。
【図６】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備された論理レベル変動部を詳しく示した回路図である。
【図７】図６に示された論理レベル変動部の構成要素のうち、複数のフリップフロップを詳しく示した回路図である。
【図８】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備された分周制御信号の初期化部を詳しく示した回路図である。
【図９】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備されたセルフトレーニングモードディセーブル信号初期化部を詳しく示した回路図である。
【図１０】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングチャートである。
【図１１】図１０と同様に、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングダイヤグラムである。
【図１２】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングチャートである。
【図１３】図１２と同様に、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングダイヤグラムである。
【発明を実施するための形態】
【００３１】
以下、添付された図面を参照して本発明の望ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、異なる多様な形態で構成されることができる。以下に示す実施形態は、単に本発明の開示を完全にし、通常の知識を有する者に本発明の範疇を完全に知らしめるために提供されるものであり、本発明を制限するためのものではない。
【００３２】
図２は、本発明の実施形態に係るクロック整列トレーニング動作を行うための回路を示したブロック図である。
【００３３】
図２を参照すれば、本発明の実施形態に係るクロック整列トレーニング動作を行うための回路は、クロックＨＣＫ、ＨＣＫＢとクロックＷＣＫ、ＷＣＫＢとを入力され、それぞれに対応するシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢとを出力するクロック入力部２００と、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成するが、このとき分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢ位相の反転可否を決定するクロック分周部２２０、及び、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち所定の第１選択クロックＱＷＣＫまたはＱＷＣＫＢの位相を基準としてシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの位相を検出し、その結果に対応して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥのレベルを決定するための第１位相検出部２４０を具備しており、さらに、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち所定の第２選択クロックＩＷＣＫまたはＩＷＣＫＢの位相を基準としてシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの位相を検出し、その結果に対応してトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯとなるＰＨＡＳＥ＿ＤＡＴＡ２を生成するための第２位相検出部２６０、及びトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯを外部に伝送するための信号伝送部２７０を具備する。
【００３４】
ここで、クロック入力部２００は、アドレス信号及びコマンド信号の入力時点を同期させるためのクロックＨＣＫ、ＨＣＫＢを外部から入力され、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとして出力するためのシステムクロック生成部２０２、及びデータ信号の入力時点を同期させるためのクロックＷＣＫ、ＷＣＫＢを外部から入力されデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢとして出力するためのデータクロック生成部２０４を具備する。
【００３５】
そして、クロック分周部２２０は、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周して、データ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢを生成するための周波数分周部２２２、及びデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢに応答して複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成するが、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢ位相の反転可否を決定する位相分割部２２４を具備する。
【００３６】
この時、クロック分周部２２０の構成要素のうち、位相分割部２２４は、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥがロジック「ハイ」(High)で活性化状態である時、生成した複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相を反転し、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥがロジック「ロー」(Low)で非活性化状態である時、生成した複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相を反転しないでそのまま出力する動作を行う。
【００３７】
そして、第１位相検出部２４０は、第１選択クロックＱＷＣＫまたはＱＷＣＫＢとシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとの位相を比較するための位相比較部２４２、及び位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１を所定の回数繰り返して入力され、その結果に応答して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲの論理レベルを変動するための論理レベル変動部２４４を具備する。
【００３８】
また、第１位相検出部２４０は、クロック整列トレーニング動作が開始するのに対応して活性化されるクロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲに応答して、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びリセット信号ＲＥＳＥＴＢの論理レベルをそれぞれ決定するためのトレーニング動作モード制御部２４８をさらに具備する。
【００３９】
参考に、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ハイ」(High)で活性化状態を維持する区間の長さ及びロジック「ロー」(Low)からロジック「ハイ」(High)で活性化される時点は、モードレジスタセット(ＭＲＳ)に定義されている。
【００４０】
また、第１位相検出部２４０は、リセット信号ＲＥＳＥＴＢに応答して、論理レベル変動部２４４から出力されるプリ分周制御信号ＰＲＥ＿ＰＨＡＳＥ＿ＲＥＶＥＲＳＥを初期化させるための分周制御信号初期化部２４６、及びリセット信号ＲＥＳＥＴＢに応答して、論理レベル変動部２４４から出力されるプリセルフトレーニングモードディセーブル信号ＰＲＥ＿ＳＰＤ＿ＳＴＯＰＰＥＲを初期化させるためのセルフトレーニングモードディセーブル信号初期化部２４７をさらに具備する。
【００４１】
そして、第１位相検出部２４０の構成要素のうち、位相比較部２４２は、第１選択クロックＱＷＣＫまたはＱＷＣＫＢのエッジ（通常、上向きエッジ(rising edge)を意味し、設計者の選択によって下向きエッジ(falling edge)であっても構わない）でシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢがロジック「ハイ」(High)に活性化されているか、それともロジック「ロー」(Low)に非活性化されているかを判断して出力される信号ＰＨＡＳＥ＿ＤＥＴ１の活性化の可否を決定する。
【００４２】
そして、第１位相検出部２４０の構成要素のうち、論理レベル変動部２４４は、クロック整列トレーニング動作が開始するに対応してロジック「ハイ」(High)で活性化されるセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)である活性化状態を維持する区間において、所定の回数繰り返して入力される位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１に応答して、プリ分周制御信号ＰＲＥ＿ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びプリセルフトレーニングモードディセーブル信号ＰＲＥ＿ＳＰＤ＿ＳＴＯＰＰＥＲの論理レベルを変動する。
【００４３】
そして、第１位相検出部２４０の構成要素のうち、分周制御信号初期化部２４６は、セルフトレーニング動作を始める時点でリセット信号ＲＥＳＥＴＢがトグリング(toggling)になる（トグルする）ことに応答して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥをロジック「ロー」(Low)に非活性化させることで、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥが確かにロジック「ロー」(Low)で非活性化状態を維持した状態でセルフトレーニング動作が開始するようにする。
【００４４】
そして、第１位相検出部２４０の構成要素のうち、セルフトレーニングモードディセーブル信号初期化部２４７は、セルフトレーニング動作を始める時点でリセット信号ＲＥＳＥＴＢがトグリングされることに応答してセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをロジック「ロー」(Low)に非活性化させることで、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲが確かにロジック「ロー」(Low)で非活性化状態を維持した状態でセルフトレーニング動作が開始するようにする。
【００４５】
そして、第１位相検出部２４０は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化された状態を維持するセルフトレーニング動作モードのみで動作して、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化された状態を維持するノーマルトレーニングモードでは動作しない。
【００４６】
同じく、第２位相検出部２６０及び信号伝送部２７０は、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化された状態を維持するノーマルトレーニングモードのみで動作して、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化された状態を維持するセルフトレーニングモードでは動作しない。
【００４７】
この時、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥとセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥは常に互いに相反する位相を有する。
【００４８】
そして、第１選択クロックＱＷＣＫまたはＱＷＣＫＢは、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち、データ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢとその位相が同じでもなくて相反されない多重位相データ分周クロックＱＷＣＫまたはＱＷＣＫＢである。
【００４９】
例えば、後述する図１０、図１２に図示されているように、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢがそれぞれ９０度の位相差を有すると仮定すると、第１選択クロックはデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢと９０度（ＱＷＣＫ）または２７０度（ＱＷＣＫＢ）の位相差を有するクロックになる。
【００５０】
また、複数の多重位相データ分周クロックが図示されたことを越えて、それぞれ４５度の位相差を有すると仮定（ＩＷＣＫ、ＩＷＣＫ４５、ＱＷＣＫ、ＱＷＣＫ１３５、ＩＷＣＫＢ、ＩＷＣＫＢ２２５ＱＷＣＫＢ、ＱＷＣＫ３１５）すると、第１選択クロックは、データ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢと４５度（ＩＷＣＫ４５）または９０度（ＱＷＣＫ）または１３５度（ＱＷＣＫ１３５）または２２５度（ＩＷＣＫ２２５）または２７０度（ＱＷＣＫＢ）または３１５度（ＱＷＣＫ３１５）の位相差を有するクロックになる。
【００５１】
そして、第２選択クロックＩＷＣＫまたはＩＷＣＫＢは、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうちデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢとその位相が同一であるか、または相反された多重位相データ分周クロックＩＷＣＫ、ＩＷＣＫＢである。
【００５２】
例えば、後述する図１０、図１２に図示されているように、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢがそれぞれ９０度の位相差を有すると仮定すると、第２選択クロックはデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢと０度（ＩＷＣＫ）または１８０度（ＩＷＣＫＢ）の位相差を有するクロックになる。
【００５３】
また、複数の多重位相データ分周クロックが図示されたことを越えて、それぞれ４５度の位相差を有すると仮定(ＩＷＣＫ、ＩＷＣＫ４５、ＱＷＣＫ、ＱＷＣＫ１３５、ＩＷＣＫＢ、ＩＷＣＫＢ２２５ ＱＷＣＫＢ、ＱＷＣＫ３１５)しても、第２選択クロックはデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢと０度（ＩＷＣＫ）または１８０度（ＩＷＣＫＢ）の位相差を有するクロックになる。
【００５４】
図３は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備されたトレーニング動作モード制御部２４８を詳しく示した回路図である。
【００５５】
図３を参照すれば、第１位相検出部２４０に具備されたトレーニング動作モード制御部２４８は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹに応答してリセット信号ＲＥＳＥＴＢを生成するためのリセット信号生成部２４８２と、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲに応答してノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥを生成するためのトレーニングモードイネーブル信号生成部２４８４を具備する。
【００５６】
ここで、リセット信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹを入力され、所定の時間程度引き延ばして（遅延して）出力するためのディレーＤＥＬＡＹと、ディレーＤＥＬＡＹから出力される信号の位相を反転して出力するためのインバーターＩＮＶ１と、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びインバーターＩＮＶ１の出力信号を入力され、否定論理積を遂行してリセット信号ＲＥＳＥＴＢとして出力するためのＮＡＮＤゲートＮＡＮＤ１とを具備する。
【００５７】
すなわち、リセット信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ロー」(Low)からロジック「ハイ」(High)に遷移する時点で所定の時間の間にロジック「ロー」(Low)に活性化されるリセット信号ＲＥＳＥＴＢを生成するようになる。
【００５８】
そして、トレーニングモードイネーブル信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲを入力され、否定論理積を行うための第１ＮＡＮＤゲートＮＡＮＤ２と、第１ＮＡＮＤゲートＮＡＮＤ２から出力される信号の位相を反転してノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥとして出力するための第１インバーターＩＮＶ２と、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲの位相を反転するための第２インバーターＩＮＶ３と、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及び第２インバーターＩＮＶ３の出力信号を入力され、否定論理積を行うための第２ＮＡＮＤゲートＮＡＮＤ３と、第２ＮＡＮＤゲートＮＡＮＤ３から出力される信号の位相を反転してセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥとして出力するための第３インバーターＩＮＶ４とを具備する。
【００５９】
すなわち、トレーニングモードイネーブル信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ハイ」(High)に活性化された状態でセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ハイ」(High)に活性化される時、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥをロジック「ハイ」(High)に活性化させて、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥをロジック「ロー」(Low)に非活性化させる。
【００６０】
反対に、トレーニングモードイネーブル信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ハイ」(High)に活性化された状態でセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ロー」(Low)に非活性化される時、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥをロジック「ロー」(Low)に非活性化させて、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥをロジック「ハイ」(High)に活性化させる。
【００６１】
そして、トレーニングモードイネーブル信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ロー」(Low)に非活性化された状態ではセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがどのような論理レベルを持っても構わず、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥをすべてロジック「ロー」(Low)に非活性化させる。
【００６２】
図４は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第２位相検出部２６０を詳しく示した回路図である。
【００６３】
図４を参照すれば、第２位相検出部２６０は、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びシステムクロックＢＵＦ＿ＨＣＫに応答して検出動作制御クロックＢＵＦ＿ＨＣＫＤを生成するための検出動作制御クロック生成部２６２と、検出動作制御クロックＢＵＦ＿ＨＣＫＤに応答して第２選択クロックＩＷＣＫまたはＩＷＣＫＢの論理レベルを検出するための論理レベル検出部２６４を具備する。
【００６４】
ここで、検出動作制御クロック生成部２６２は、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びシステムクロックＢＵＦ＿ＨＣＫを入力され否定論理積を行うためのＮＡＮＤゲートＮＡＮＤ、及びＮＡＮＤゲートＮＡＮＤから出力されるクロックの位相を反転して検出動作制御クロックＢＵＦ＿ＨＣＫＤとして出力するための第１インバーターＩＮＶ１を具備する。
【００６５】
すなわち、検出動作制御クロック生成部２６２は、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化される時にだけシステムクロックＢＵＦ＿ＨＣＫを検出動作制御クロックＢＵＦ＿ＨＣＫＤとして出力する。
【００６６】
この時、図面ではシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正のシステムクロックＢＵＦ＿ＨＣＫだけ使用するように示されているが、これは、一つの実施例に過ぎず、設計者によって負のシステムクロックＢＵＦ＿ＨＣＫＢだけを使用するものに変更することもできる。
【００６７】
そして、論理レベル検出部２６４は、第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち正クロックＩＷＣＫを第１信号入力端に入力され、第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち負クロックＩＷＣＫＢを第２信号入力端に入力され、検出動作制御クロックＢＵＦ＿ＨＣＫＤをクロック入力端に入力され検出動作制御クロックＢＵＦ＿ＨＣＫＤが活性化される区間で第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち正クロックＩＷＣＫの電圧レベルと、第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち負クロックＩＷＣＫＢとの電圧レベル差を感知、増幅して出力される信号ＰＨＡＳＥ＿ＤＥＴ２の論理レベルを決定する動作を行う。
【００６８】
例えば、検出動作制御クロックＢＵＦ＿ＨＣＫＤがロジック「ハイ」(High)に活性化される区間で第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち正クロックＩＷＣＫの電圧レベルが第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち負クロックＩＷＣＫＢの電圧レベルより高い状態ならば、出力される信号(ＰＨＡＳＥ＿ＳＥＴ１)は、ロジック「ハイ」(High)の論理レベルを有する状態になるようにして出力して、この時、検出動作制御クロックＢＵＦ＿ＨＣＫＤがロジック「ロー」(Low)に非活性化される区間でも出力される信号ＰＨＡＳＥ＿ＤＥＴ２は、そのままロジック「ハイ」(High)状態を維持するようになる。
【００６９】
反対に、検出動作制御クロックＢＵＦ＿ＨＣＫＤがロジック「ハイ」(High)に活性化される区間で第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち正クロックＩＷＣＫの電圧レベルが第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち負クロックＩＷＣＫＢの電圧レベルより低い状態ならば、出力される信号(ＰＨＡＳＥ＿ＳＥＴ１)はロジック「ロー」(Low)の論理レベルを有する状態になるようにして出力し、この時、検出動作制御クロックＢＵＦ＿ＨＣＫＤがロジック「ロー」(Low)に非活性化される区間でも出力される信号ＰＨＡＳＥ＿ＤＥＴ２はそのままロジック「ロー」(Low)状態を維持するようになる。
【００７０】
図５は図２に図示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部２４０に具備された位相比較部２４２を詳しく図示した回路図である。
【００７１】
図５を参照すれば、第１位相検出部２４０に具備された位相比較部２４２は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ及び第１選択クロックＱＷＣＫに応答して比較動作制御クロックＱＷＣＫＤを生成するための比較動作制御クロック生成部２４２２と、比較動作制御クロックＱＷＣＫＤに応答してシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの論理レベルを検出するための論理レベル検出部２４２４を具備する。
【００７２】
ここで、比較動作制御クロック生成部２４２２は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ及び第１選択クロックＱＷＣＫを入力され否定論理積を行うためのＮＡＮＤゲートＮＡＮＤと、ＮＡＮＤゲートＮＡＮＤから出力されるクロックの位相を反転して比較動作制御クロックＱＷＣＫＤとして出力するための第１インバーターＩＮＶ１とを具備する。
【００７３】
すなわち、比較動作制御クロック生成部２４２２は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化される時にだけ第１選択クロックＱＷＣＫを比較動作制御クロックＱＷＣＫＤとして出力する。
【００７４】
この時、図面では第１選択クロックＱＷＣＫ及びＱＷＣＫＢのうち正クロックＱＷＣＫだけ使用するように示されているが、これは、一つの実施例に過ぎず、設計者によって第１選択クロックＱＷＣＫ及びＱＷＣＫＢのうち負クロックＱＷＣＫＢだけを使用するものに変更することもできる。
【００７５】
そして、論理レベル検出部２４２４は、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正システムクロックＢＵＦ＿ＨＣＫを第１信号入力端に入力され、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち負システムクロックＢＵＦ＿ＨＣＫＢを第２信号入力端に入力され、比較動作制御クロックＱＷＣＫＤをクロック入力端に入力され、比較動作制御クロックＱＷＣＫＤが活性化される区間でシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正システムクロックＢＵＦ＿ＨＣＫの電圧レベルとシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち負システムクロックＢＵＦ＿ＨＣＫＢの電圧レベル差を感知増幅して出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)の論理レベルを決定する動作を行う。
【００７６】
例えば、比較動作制御クロックＱＷＣＫＤがロジック「ハイ」(High)に活性化される区間で、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正システムクロックＢＵＦ＿ＨＣＫの電圧レベルが負システムクロックＢＵＦ＿ＨＣＫＢの電圧レベルより高い状態なら、出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)はロジック「ハイ」(High)の論理レベルを有する状態になるようにして出力し、この時、比較動作制御クロックＱＷＣＫＤがロジック「ロー」(Low)に非活性化される区間でも出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)はそのままロジック「ハイ」(High)状態を維持するようになる。
【００７７】
反対に、比較動作制御クロックＱＷＣＫＤがロジック「ハイ」(High)で活性化される区間で、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正システムクロックＢＵＦ＿ＨＣＫの電圧レベルが負システムクロックＢＵＦ＿ＨＣＫＢの電圧レベルより低い状態ならば、出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)はロジック「ロー」(Low)の論理レベルを有する状態になるようにして出力し、この時、比較動作制御クロックＱＷＣＫＤがロジック「ロー」(Low)に非活性化される区間でも出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)は、そのままロジック「ロー」(Low)状態を維持するようになる。
【００７８】
図６は、図２に示された本発明の実施例によるクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部２４０に具備された論理レベル変動部２４４を詳しく示した回路図である。
【００７９】
図６を参照すれば、第１位相検出部２４０に具備された論理レベル変動部２４４は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥが活性化状態を維持する区間で第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期されたカウントクロックＳＣＬＫ、ＳＣＬＫＢを生成するためのカウントクロック生成部２４４２と、カウントクロックＳＣＬＫ、ＳＣＬＫＢに対応する時点ごとに入力される位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１に応答して、その論理レベルが順に決定される複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣを生成するための比較情報信号生成部２４４４と、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣに応答して、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲ及び分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルを決定するために使用される複数の信号を生成する論理レベル決定部２４４６を具備する。
【００８０】
ここで、カウントクロック生成部２４４２は、第１選択クロックＱＷＣＫ及びＱＷＣＫＢのうちの正クロックＱＷＣＫ及びセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥを入力されて否定論理積を行うための第１ＮＡＮＤゲートＮＡＮＤ１と、第１ＮＡＮＤゲートＮＡＮＤ１から出力されるクロックの位相を反転してカウントクロックＳＣＬＫ、ＳＣＬＫＢのうちの正カウントクロックＳＣＬＫとして出力するための第１インバーターＩＮＶ１と、第１選択クロックＱＷＣＫ及びＱＷＣＫＢのうちの負クロックＱＷＣＫＢ及びセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥを入力されて否定論理積を行うための第２ＮＡＮＤゲートＮＡＮＤ２と、第２ＮＡＮＤゲートＮＡＮＤ２から出力されるクロックの位相を反転してカウントクロックＳＣＬＫ、ＳＣＬＫＢのうちの負カウントクロックＳＣＬＫＢとして出力するための第２インバーターＩＮＶ２とを具備する。
【００８１】
すなわち、カウントクロック生成部２４４２は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥの活性化区間で、第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期して、カウントクロックＳＣＬＫ、ＳＣＬＫＢをトグリングさせて、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥの非活性化区間では、第１選択クロックＱＷＣＫまたはＱＷＣＫＢと関係なくカウントクロックＳＣＬＫ、ＳＣＬＫＢをトグリングさせない。
【００８２】
そして、比較情報信号生成部２４４４は、直列のチェーン形態に接続された複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)を具備して、カウントクロックＳＣＬＫ、ＳＣＬＫＢに対応する時点ごとに位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１が一番目のフリップフロップ(フリップフロップ０)に入力されるようにすることで、カウントクロックＳＣＬＫ、ＳＣＬＫＢのトグリングに応答して、それぞれのフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)で順にそれぞれの比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣが生成される。
【００８３】
すなわち、比較情報信号生成部２４４４は、カウントクロックＳＣＬＫ、ＳＣＬＫＢのうち負カウントクロックＳＣＬＫＢがトグリングする時点ごとに、一番目のフリップフロップ(フリップフロップ０)が位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１を第０比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０として出力し、残りのフリップフロップ(フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)は、カウントクロックＳＣＬＫ、ＳＣＬＫＢのうち正カウントクロックＳＣＬＫがトグリングする時点ごとに、順に該当フリップフロップより前段のフリップフロップから出力される第０〜第２比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ)を第１〜第３比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣ)として出力する動作を行う。
【００８４】
したがって、比較情報信号生成部２４４４から出力される複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣは、結局カウントクロックＳＣＬＫ、ＳＣＬＫＢが所定の回数トグリングするうちに入力される位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１を一つに集めたものになる。
【００８５】
そして、論理レベル決定部２４４６は、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣのうち第１比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ及び電源電圧ＶＤＤレベルを有する信号を入力されて排他的論理和演算を遂行して第１比較信号ＣＯＭＰＡとして出力するための第１エックスオアＸＯＲ１と、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣのうち第２比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ及び電源電圧ＶＤＤレベルを有する信号を入力されて排他的論理和演算を遂行して第２比較信号ＣＯＭＰＢとして出力するための第２エックスオアＸＯＲ２と、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣのうち第３比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣと電源電圧ＶＤＤレベルを有する信号を入力されて排他的論理和演算を遂行して第３比較信号ＣＯＭＰＣとして出力するための第３エックスオアＸＯＲ３と、第１〜第３比較信号ＣＯＭＰＡ、ＣＯＭＰＢ、ＣＯＭＰＣを入力され否定論理積を行うためのＮＡＮＤゲートＮＡＮＤ３と、ＮＡＮＤゲートＮＡＮＤ３から出力される信号の位相を反転して、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥとして出力するためのインバーターＩＮＶ３と、第１〜第３比較信号ＣＯＭＰＡ、ＣＯＭＰＢ、ＣＯＭＰＣを入力されて不正論理和演算を遂行してセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲとして出力するためのノアゲートＮＯＲ１とを具備する。
【００８６】
すなわち、論理レベル決定部２４４６は、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルがすべて決定された時点で、すなわち、カウントクロックＳＣＬＫ、ＳＣＬＫＢが充分にトグリングした時点で複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがすべてロジック「ハイ」(High)に活性化される場合、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをすべてロジック「ロー」(Low)に非活性化させる。
【００８７】
また、論理レベル決定部２４４６は、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがすべてロジック「ハイ」(High)に活性化されないが、そのうち少なくとも１つ以上の信号がロジック「ハイ」(High)に活性化される場合、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥをロジック「ハイ」(High)に活性化させて、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをロジック「ロー」(Low)に非活性化させる。
【００８８】
また、論理レベル決定部２４４６は、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがすべてロジック「ロー」(Low)に非活性化される場合、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをロジック「ハイ」(High)に活性化させる。
【００８９】
また、論理レベル決定部２４４６は、リセット信号ＲＥＳＥＴＢに応答して、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをすべてロジック「ロー」(Low)の非活性化状態に初期化させる。
【００９０】
図７は、図６に示された論理レベル変動部２４４の構成要素のうち、複数のフリップフロップを詳しく示した回路図である。
【００９１】
参考に、図７の回路図は複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)のうち第１フリップフロップ(フリップフロップＡ)を詳しく示した回路図であり、残りのフリップフロップ(フリップフロップ０、フリップフロップＢ、フリップフロップＣ)も入力される信号と出力される信号の名前が異なるだけで実質的に同様の回路であるために、ここでは第１フリップフロップ(フリップフロップＡ)のみに関して説明することにする。
【００９２】
図７を参照すれば、図６に示された複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)のそれぞれは、カウントクロックＳＣＬＫ、ＳＣＬＫＢのうち、正入力端に印加される正カウントクロックＳＣＬＫ及び負入力端に印加される負カウントクロックＳＣＬＫＢに応答して、信号入力端に入力される信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０を伝達することを制御するための第１伝達ゲートＴＧ１と、第１伝達ゲートＴＧ１を通じて伝達する信号の論理レベルを維持するためにラッチ形態に接続された２つの第１インバーターＩＮＶ２、ＩＮＶ３と、カウントクロックＳＣＬＫ、ＳＣＬＫＢのうち、負入力端に印加される正カウントクロックＳＣＬＫ及び正入力端に印加される負カウントクロックＳＣＬＫＢに応答して第１インバーターＩＮＶ２、ＩＮＶ３から出力される信号を伝達することを制御するための第２伝達ゲートＴＧ２と、第２伝達ゲートＴＧ２を通じて伝達される信号の論理レベルを維持して、信号出力端から信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡとして出力するためにラッチ形態に接続された２つの第２インバーターＩＮＶ４、ＩＮＶ５とを具備する。
【００９３】
すなわち、図６に示された複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)のそれぞれは、カウントクロックＳＣＬＫ、ＳＣＬＫＢの所定の活性化区間（図面では正カウントクロックＳＣＬＫのロジック「ハイ」(High)区間でありながら、負カウントクロックＳＣＬＫＢのロジック「ロー」(Low)区間である）で前段の比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿Ｄ０)を入力され、カウントクロックＳＣＬＫ、ＳＣＬＫＢの所定の非活性化区間（図面では正カウントクロックＳＣＬＫのロジック「ロー」(Low)区間であり、負カウントクロックＳＣＬＫＢのロジック「ハイ」(High)区間である）で該当比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＤＡ)を出力する動作を行う。
【００９４】
したがって、図６に示された複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)それぞれに入力される比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ)は、カウントクロックＳＣＬＫ、ＳＣＬＫＢの一周期(１tck)の間にその論理レベルを維持する動作を行う。
【００９５】
図８は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部２４０に具備された分周制御信号初期化部２４６を詳しく示した回路図である。
【００９６】
図８を参照すれば、第１位相検出部２４０に具備された分周制御信号初期化部２４６は、電源電圧ＶＤＤ端と接地電圧(ＶＳＳ)端の間に直列に接続されたＰＭＯＳトランジスターＰ１とＮＭＯＳトランジスターＮ１とを具備している。ＰＭＯＳトランジスターＰ１はゲートに印加されるリセット信号ＲＥＳＥＴＢに応答して、ＰＭＯＳトランジスターＰ１のソースに接続された電源電圧ＶＤＤ端が、ドレイン接続（２つのトランジスターのソース同士が接続された状態）されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードに接続されることをオン/オフ制御する動作を遂行して、ＮＭＯＳトランジスターＮ１はゲートに印加されるプリ分周制御信号ＰＲＥ＿ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードが、ＮＭＯＳトランジスターＮ１のソースに接続された接地電圧(ＶＳＳ)端に接続されることをオン/オフ制御する動作を行うことで、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードから出力される信号（分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ）がリセット信号ＲＥＳＥＴＢに応答して、特定条件（リセット信号ＲＥＳＥＴＢがロジック「ロー」(Low)で活性化される状態を意味する）で初期化されることができるようにする。この時、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードには、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥがフローティング(floating)されることを防止するためにラッチ形態に接続された２つのインバーターＩＮＶ１、ＩＮＶ２がさらに具備される。
【００９７】
すなわち、第１位相検出部２４０に具備された分周制御信号初期化部２４６は、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの現在の論理レベルがいずれであっても、リセット信号ＲＥＳＥＴＢがロジック「ロー」(Low)に活性化される瞬間に分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルをロジック「ロー」(Low)に非活性化させてしまう。
【００９８】
図９は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部２４０に具備されたセルフトレーニングモードディセーブル信号初期化部２４７を詳しく示した回路図である。
【００９９】
図９を参照すれば、第１位相検出部２４０に具備されたセルフトレーニングモードディセーブル信号初期化部２４７は、電源電圧ＶＤＤ端と接地電圧(ＶＳＳ)端との間に直列に接続されたＰＭＯＳトランジスターＰ１とＮＭＯＳトランジスターＮ１とを具備している。ＰＭＯＳトランジスターＰ１はゲートに印加されるリセット信号ＲＥＳＥＴＢに応答して、ＰＭＯＳトランジスターＰ１のソースに接続された電源電圧ＶＤＤ端が、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードに接続されることをオン/オフ制御する動作を遂行して、ＮＭＯＳトランジスターＮ１はゲートに印加されるプリセルフトレーニングモードディセーブル信号ＰＲＥ＿ＳＰＤ＿ＳＴＯＰＰＥＲに応答して、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードが、ＮＭＯＳトランジスターＮ１のソースに接続された接地電圧(ＶＳＳ)端に連結されることをオン/オフ制御する動作を行うことで、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードから出力される信号（セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲ）がリセット信号ＲＥＳＥＴＢに応答して特定条件（リセット信号ＲＥＳＥＴＢがロジック「ロー」(Low)で活性化される状態を意味する）で初期化されることができるようにする。この時、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードにはセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがフローティング(floating)されることを防止するためにラッチ形態に接続された２つのインバーターＩＮＶ１、ＩＮＶ２がさらに具備される。
【０１００】
すなわち、第１位相検出部２４０に具備された分周制御信号初期化部２４７は、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲの現在の論理レベルがいずれであっても、リセット信号ＲＥＳＥＴＢがロジック「ロー」(Low)で活性化される瞬間にセルフトレーニングディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲの論理レベルをロジック「ロー」(Low)に非活性化させてしまう。
【０１０１】
図１０及び図１１は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングチャートである。
【０１０２】
参考に、図１０及び図１１に示されたタイミングチャートは、本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作のうち、位相分割部２２４から出力される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが、正データクロックＷＣＫの位相に対して順に０度（ＩＷＣＫ）、９０度（ＱＷＣＫ）、１８０度（ＩＷＣＫＢ）、２７０度（ＱＷＣＫＢ）の位相を有する状態になって位相分割部２２４から出力される場合を示しており、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相を反転させる必要がない場合に対するタイミングチャートである。
【０１０３】
図１０及び図１１を参照すれば、クロック整列トレーニング動作は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹが活性化されると開始することが分かる。すなわち、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ロー」(Low)の非活性化状態からロジック「ハイ」(High)の活性化状態に遷移しながらリセット信号ＲＥＳＥＴＢがトグリングし、それによって分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲ、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥが初期論理レベルに変わりながらクロック整列トレーニング動作が開始する。
【０１０４】
この時、クロック整列トレーニング動作が開始すると同時にセルフトレーニング動作も同時に開始することが分かるが、これは、リセット信号ＲＥＳＥＴＢがトグリングすることによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥは、ロジック「ハイ」(High)に活性化されて、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲはロジック「ロー」(Low)に非活性化されて、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥもロジック「ロー」(Low)に非活性化されるためである。
【０１０５】
このように、セルフトレーニング動作が始まれば、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第１選択クロックＱＷＣＫを基準としてシステムクロックＢＵＦ＿ＨＣＫの論理レベルを検出するようになり(Ａ、Ｂ、Ｃ)、それによって複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが順に決定されるようになる。
【０１０６】
すなわち、図１１では、第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期されているカウントクロックＳＣＬＫ、ＳＣＬＫＢの一周期ごとに第１比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ)の論理レベルが先ずロジック「ハイ」(High)になって、続いて第２比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢの論理レベルがロジック「ハイ」(High)になって、その次に第３比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣ)の論理レベルがロジック「ハイ」(High)になる。
【０１０７】
このように、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが決定される瞬間、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがロジック「ハイ」(High)レベルを有する状態ということが分かるために分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルは、初期に設定されたロジック「ロー」(Low)状態をそのまま維持するようになって、同時にセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ロー」(Low)からロジック「ハイ」(High)に遷移するようになる。
【０１０８】
このように、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルが決定された以後にセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ハイ」(High)に活性化されて、それによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ロー」(Low)に非活性化されて、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥはロジック「ハイ」(High)に活性化されて、セルフトレーニング動作が終わってノーマルトレーニング動作が開始する。
【０１０９】
以後続いてノーマルトレーニング動作では従来技術と同じくシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢを基準として複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第２選択クロックＩＷＣＫまたはＩＷＣＫＢの論理レベルを検出(Ｄ、Ｅ、Ｆ)するようになって、それによってトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯの論理レベルを決定することが分かる。
【０１１０】
図１２及び図１３は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングチャートである。
【０１１１】
参考に、図１２及び図１３に示されたタイミングチャートは、本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作のうち、位相分割部２２４から出力される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが、正データクロックＷＣＫの位相に対して順に１８０度（ＩＷＣＫ）、２７０度（ＱＷＣＫ）、０度（ＩＷＣＫＢ）、９０度（ＱＷＣＫＢ）の位相を有する状態になって、位相分割部２２４から出力される場合を示しており、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相を反転させなければならない場合に対するタイミングチャートである。
【０１１２】
図１２及び図１３を参照すれば、クロック整列トレーニング動作は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹが活性化されると開始することが分かる。すなわち、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ロー」(Low)の非活性化状態からロジック「ハイ」(High)の活性化状態に遷移しながらリセット信号ＲＥＳＥＴＢがトグリングし、それによって分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲ、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥが初期論理レベルに変わりながらクロック整列トレーニング動作が開始する。
【０１１３】
この時、クロック整列トレーニング動作が開始すると同時にセルフトレーニング動作も同時に開始することが分かるが、これは、リセット信号ＲＥＳＥＴＢがトグリングすることによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥは、ロジック「ハイ」(High)に活性化されて、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲは、ロジック「ロー」(Low)に非活性化されて、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥもロジック「ロー」(Low)に非活性化されるためである。
【０１１４】
このように、セルフトレーニング動作が始まれば、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第１選択クロックＱＷＣＫを基準としてシステムクロックＢＵＦ＿ＨＣＫの論理レベルを検出するようになり(Ｈ、Ｉ、Ｊ)、それによって複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが順に決定されるようになる。
【０１１５】
すなわち、図１２では第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期されているカウントクロックＳＣＬＫ、ＳＣＬＫＢの一周期ごとに第１比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ)の論理レベルが先ずロジック「ロー」(Low)になって、続いて第２比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢの論理レベルがロジック「ロー」(Low)になって、その次に第３比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣ)の論理レベルがロジック「ロー」(Low)になる。
【０１１６】
このように、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが決定される瞬間、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがロジック「ロー」(Low)レベルを有する状態であるということが分かるために分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルは、初期に設定されたロジック「ロー」(Low)からロジック「ハイ」(High)に遷移するようになって、それと同時に、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲは、ずっとロジック「ロー」(Low)を維持するようになる。
【０１１７】
このように、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルがロジック「ロー」(Low)からロジック「ハイ」(High)に遷移したために位相分割部２２４から出力される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相が反転されて、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが正データクロックＷＣＫの位相に対して順に０度（ＩＷＣＫ）、９０度（ＱＷＣＫ）、１８０度（ＩＷＣＫＢ）、２７０度（ＱＷＣＫＢ）の位相を有する状態になる。
【０１１８】
また、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルがロジック「ハイ」(High)状態になって、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ロー」(Low)の非活性化状態をそのまま維持するようになって、それによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがずっとロジック「ハイ」(High)に活性化された状態を維持するようになって、セルフトレーニングモードが終わらないでずっと遂行されるようになる。
【０１１９】
したがって、再び複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第１選択クロックＱＷＣＫを基準としてシステムクロックＢＵＦ＿ＨＣＫの論理レベルを検出するようになって(Ｋ、Ｌ、Ｍ)、それによって再び複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが順に決定されるようになる。
【０１２０】
すなわち、図１２では、第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期されているカウントクロックＳＣＬＫ、ＳＣＬＫＢの一周期ごとに第１比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ)の論理レベルが先ずロジック「ハイ」(High)になって、続いて第２比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢの論理レベルがロジック「ハイ」(High)になって、その次に第３比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣ)の論理レベルがロジック「ハイ」(High)になる。
【０１２１】
このように、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが決定される瞬間、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがロジック「ハイ」(High)レベルを有する状態であって、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルは以前に決定されたロジック「ハイ」(High)をそのまま維持するようになるために、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ハイ」(High)に活性化されて、それによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ロー」(Low)に非活性化されて、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥはロジック「ハイ」(High)に活性化されて、セルフトレーニング動作が終わってノーマルトレーニング動作が開始する。
【０１２２】
以後続いてノーマルトレーニング動作では、従来技術と同じくシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢを基準として複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第２選択クロックＩＷＣＫまたはＩＷＣＫＢの論理レベルを検出(Ｋ、Ｌ、Ｍ)するようになって、それによってトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯの論理レベルを決定することが分かる。
【０１２３】
以上で説明したように本発明の実施形態を適用して、セルフトレーニング動作がクロック整列トレーニング動作に含まれるようにすることで、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周して、それぞれ所定の位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成する過程で分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相反転可否を決定することができるし、これを通じてデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相対比複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相が常に決定された順序を有した状態に生成されることができる。
【０１２４】
したがって、クロック整列トレーニング動作を行うために要する時間を最小限に維持することができる。
【０１２５】
以上で説明した本発明は、前述した実施形態及び添付された図面によって限定されるものではなくて、本発明の技術的思想を逸脱しない範囲内でさまざまな置換、変形及び変更が可能であるということが、本発明が属する技術分野において通常の知識を有する者には明白であろう。
【０１２６】
例えば、前述した実施形態で論理レベル変動部２４４は、位相比較部２４２から出力される信号ＰＨＡＳＥ＿ＤＥＴ１が連続して３回同じ論理レベルを有する時、それに応答して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルを変更する動作を遂行しているが、本発明の範疇には位相比較部２４２から出力される信号ＰＨＡＳＥ＿ＤＥＴ１が連続して３回よりもさらに多い回数やさらに少ない回数の間に同じ論理レベルを有する時、それに応答して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルを変更する動作を行うことも含まれる。
【０１２７】
また、例示した論理ゲート及びトランジスターは、入力される信号の極性によって、回路中のその位置及び種類が異なるように具現されなければならないであろう。
【符号の説明】
【０１２８】
２００ クロック入力部
２２０ クロック分周部
２４０ 第１位相検出部
２６０ 第２位相検出部
２７０ 信号伝送部
２０２ データクロック生成部
２０４ システムクロック生成部
２２２ 周波数分周部
２２４ 位相分割部
２４２ 位相比較部
２４４ 論理レベル変動部
２４６ 分周制御信号初期化部
２４７ セルフトレーニングモードディセーブル信号初期化部
２４８ トレーニングモード動作制御部
ＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢ システムクロック
ＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢ データクロック
ＱＷＣＫ、ＱＷＣＫＢ 第１選択クロック
ＩＷＣＫ、ＩＷＣＫＢ 第２選択クロック
【技術分野】
【０００１】
本発明は、半導体設計技術に関するものであり、特に、高速の半導体装置で要求されるクロック整列トレーニング動作に関するものである。
【背景技術】
【０００２】
複数の半導体素子で構成されたシステムで半導体装置は、データを保存するためのものである。データ処理装置、例えば、メモリーコントローラー(Memory Control Unit:ＭＣＵ)などがデータの読み書きを要求する場合、半導体装置はデータを要求する装置から入力されたアドレスに対応するデータを出力するか、またはそのアドレスに対応する位置に提供されるデータを保存する。
【０００３】
このために、最近開発される高速で動作する半導体装置では、外部から印加されるシステムクロックの上向きエッジ（立ち上りエッジ）と下向きエッジ（立下りエッジ）との間に二つのデータを入/出力して下向きエッジと次の上向きエッジとの間に二つのデータを入/出力するように設計される。すなわち、システムクロックの一周期に４個のデータを入/出力するように設計される。
【０００４】
しかし、システムクロックは二つの状態（ロジック「ハイ」(High)またはロジック「ロー」(Low)）しか表現することができないため、一周期に４個のデータが入/出力されるためにはシステムクロックより二倍早い周波数を有するデータクロックが必要である。すなわち、データ入/出力のための専用クロックがなければならない。
【０００５】
したがって、高速で動作する半導体装置は、アドレス及びコマンドを送受信する時にはシステムクロックを基準クロックとして使用し、データを入/出力する時にはデータクロックを基準クロックとして使用してデータクロックがシステムクロックより二倍の周波数を有するように制御する。
【０００６】
すなわち、システムクロックの一周期でデータクロックが二周期繰り返されるようにして、データ入/出力がデータクロックの上向きエッジ及び下向きエッジでそれぞれ発生するようにすることでシステムクロックの一周期で４個のデータが入/出力されることができるようにする。
【０００７】
このように、読み出しあるいは書き込み動作を行うために行う1つのシステムクロックを基準として使用した従来のＤＤＲ同期式半導体装置と異なり高速で動作する半導体装置は、読み出しあるいは書き込み動作を行うために行う互いに異なる周波数を有する二つのクロックを使用してデータを取り交わす。
【０００８】
しかし、仮にシステムクロックとデータクロックの位相が整列されていなければ、動作コマンド及びアドレスが伝達される基準とデータが伝達される基準とが整列されていないことを意味し、これはまさに高速で動作する半導体装置が正常に動作することができないということを意味する。
【０００９】
したがって、高速で動作する半導体装置が正常に動作するためには、動作初期に必ず半導体装置とデータ処理装置間のインターフェーストレーニング(Interface Training)という動作が行われなければならない。
【００１０】
ここで、インターフェーストレーニング(Interface Training)は、半導体装置とデータ処理装置間の正常動作が行われる前に、命令（コマンド）、アドレス、データを伝達するためのインターフェースが最適化された時点で動作するように訓練することを意味する。
【００１１】
このようなインターフェーストレーニングは、アドレストレーニング(Address Training)、クロック整列トレーニング(Clock Alignment Training、WCK2CK training)、読み出しトレーニング(Read Training)、及び書き込みトレーニング(Write Training)などに分けられる。このうちクロック整列トレーニング(Clock Alignment Training、 WCK2CK training)でデータクロックとシステムクロックを整列させる動作を行う。
【００１２】
図１は、従来技術に係るクロック整列トレーニングを行うための回路を示したブロック図である。
【００１３】
先ず、クロック整列トレーニングの基本的な原理を説明すると、高速で動作する半導体装置は前述したようにシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢを基準としてアドレス信号とコマンド信号を外部のコントローラーから入力され、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢを基準として半導体装置内部に保存されていたデータを外部のコントローラーに出力する。
【００１４】
したがって、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの間に位相差があれば、それに対応する時間程度半導体装置内部に保存されていたデータがさらに遅れるか、またはさらに早く外部コントローラーに到着するであろう。
【００１５】
それで、高速で動作する半導体装置の動作初期に外部のコントローラーで印加されるシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相差を検出し、検出結果を外部のコントローラーに伝送することでシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相差を減少させるための動作がクロック整列トレーニングである。
【００１６】
すなわち、図１に示された従来技術に係るクロック整列トレーニングを行うための回路は、外部のコントローラーからシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢを入力され、その位相差を検出し、検出結果を外部のコントローラーに伝送する動作を行うための回路である。
【００１７】
図１を参照すれば、入力される正クロックＨＣＫ及び負クロックＨＣＫＢから、外部のコントローラーから入力されるアドレス信号とコマンド信号の入力時点を同期させるためのシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢを生成し、且つ、入力される正データクロックＷＣＫ及び負データクロックＷＣＫＢから、外部のコントローラーから入力されるデータ信号の入力時点を同期させるためのデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢ（システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢより高い周波数を有する）を生成するクロック入力部１００と、クロック入力部１００から出力されるデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成するためのクロック分周部１２０、及び複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち所定の選択クロックＩＷＣＫまたはＩＷＣＫＢの位相を基準としてシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの位相を検出し、その結果に対応してトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯとなるＰＨＡＳＥ＿ＤＥＴを生成するための位相検出部１６０、及びトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯを外部に伝送するための信号伝送部１７０を具備する。
【００１８】
前述した従来技術に係るクロック整列トレーニングを行うための回路の構成要素のうち、クロック分周部１２０では、１８０度の位相差を有する状態（相互に反転された状態）で入力される（ディファレンシャル(differential)状態で入力されることを意味する）正データクロックＷＣＫと負データクロックＷＣＫＢを使用し、それぞれ９０度の位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成する動作を行うことが分かる。
【００１９】
この時、クロック分周部１２０で生成される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢに対して、どのような位相順序で生成されるかをあらかじめ設定することができないという特徴を有する。
【００２０】
すなわち、クロック分周部１２０が動作を始める時点で正データクロックＷＣＫがロジック「ハイ」(High)であって、負データクロックＷＣＫＢがロジック「ロー」(Low)ならば、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢは、正データクロックＷＣＫの位相に対して、順に０度（ＩＷＣＫ）、９０度（ＱＷＣＫ）、１８０度（ＩＷＣＫＢ）、２７０度（ＱＷＣＫＢ）の位相を有する状態で生成されるであろう。
【００２１】
しかし、反対にクロック分周部１２０が動作を始める時点で正データクロックＷＣＫがロジック「ロー」(Low)で負データクロックＷＣＫＢがロジック「ハイ」(High)ならば、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢは、正データクロックＷＣＫ位相に対して、順に１８０度（ＩＷＣＫ）、２７０度（ＱＷＣＫ）、０度（ＩＷＣＫＢ）、９０度（ＱＷＣＫＢ）の位相を有する状態に生成されるであろう。
【００２２】
このように、クロック分周部１２０の動作は、設計を通じてあらかじめ決定されることができない状態が存在するにもかかわらず、クロック分周部１２０で生成される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち所定の選択クロックＩＷＣＫまたはＩＷＣＫＢとシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの位相を比較する動作は常にあらかじめ決定された順に動作するようになる。
【００２３】
したがって、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが正データクロックＷＣＫの位相に対して、順に０度（ＩＷＣＫ）、９０度（ＱＷＣＫ）、１８０度（ＩＷＣＫＢ）、２７０度（ＱＷＣＫＢ）の位相を有する状態で生成される場合には、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相を最大半周期(０．５×tck)程度だけ移動させれば、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢとの位相を一致させることができるために比較的短い時間以内にクロック整列トレーニング動作を完了させることができる。
【００２４】
一方、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが正データクロックＷＣＫの位相に対して、順に１８０度（ＩＷＣＫ）、２７０度（ＱＷＣＫ）、０度（ＩＷＣＫＢ）、９０度（ＱＷＣＫＢ）の位相を有する状態で生成される場合には、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相を最大一周期(１×tck)程度移動させながらシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢとの位相を一致させる動作を遂行しなければならないために、クロック整列トレーニング動作を完了させるまでにかかる時間が長くなる問題点が発生する。
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明は、前述した従来技術の問題点を解決するために提案されたものであり、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相に対して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相が常に決定された順序を有した状態で生成することができるクロック整列トレーニング動作を行うための回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
前記目的を達成するための本発明の一側面によると、システムクロック及びデータクロックを入力されるクロック入力部と、前記データクロックの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して前記複数の多重位相データ分周クロックの位相の反転可否を決定するクロック分周部と、前記複数の多重位相データ分周クロックのうちの所定の第１選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応して前記分周制御信号のレベルを決定する第１位相検出部と、を具備し、前記複数の多重位相データ分周クロックのうちの所定の第２選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応してトレーニング情報信号を生成する第２位相検出部と、前記トレーニング情報信号を外部に伝送する信号伝送部と、をさらに具備することを特徴とする半導体装置を提供する。
【００２７】
前記目的を達成するための本発明の他の側面によると、システムクロック及びデータクロックの入力を受けるステップと、前記データクロックの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答してそれぞれの前記多重位相データ分周クロックの位相の反転可否を決定するステップと、ノーマルトレーニングモード進入またはセルフトレーニングモード進入を感知するステップと、前記感知するステップの結果によって前記セルフトレーニングモードに進入した場合、前記複数の多重位相データ分周クロックのうちの所定の第１選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応して前記分周制御信号の論理レベルを決定するステップと、を含み、前記感知するステップの結果によって前記ノーマルトレーニングモードに進入した場合、前記複数の多重位相データ分周クロックのうち、所定の第２選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応してトレーニング情報信号の論理レベルを決定するステップと、前記トレーニング情報信号を外部に伝送するステップと、をさらに含む半導体装置の動作方法を提供する。
【発明の効果】
【００２８】
前述した本発明は、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周してそれぞれ所定の位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成する過程で分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相反転可否を決定することで、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相に対して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相が常に決定された順序を有した状態で、これら複数の多重位相データ分周クロックを生成することができる効果がある。
【００２９】
これにより、クロック整列トレーニング動作を行うために必要になる時間を最小限に維持することができる効果がある。
【図面の簡単な説明】
【００３０】
【図１】従来技術に係るクロック整列トレーニングを行うための回路を示したブロック図である。
【図２】本発明の実施形態に係るクロック整列トレーニング動作を行うための回路を示したブロック図である。
【図３】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備されたトレーニング動作モード制御部を詳しく示した回路図である。
【図４】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第２位相検出部を詳しく示した回路図である。
【図５】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備された位相比較部を詳しく示した回路図である。
【図６】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備された論理レベル変動部を詳しく示した回路図である。
【図７】図６に示された論理レベル変動部の構成要素のうち、複数のフリップフロップを詳しく示した回路図である。
【図８】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備された分周制御信号の初期化部を詳しく示した回路図である。
【図９】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備されたセルフトレーニングモードディセーブル信号初期化部を詳しく示した回路図である。
【図１０】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングチャートである。
【図１１】図１０と同様に、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングダイヤグラムである。
【図１２】図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングチャートである。
【図１３】図１２と同様に、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングダイヤグラムである。
【発明を実施するための形態】
【００３１】
以下、添付された図面を参照して本発明の望ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、異なる多様な形態で構成されることができる。以下に示す実施形態は、単に本発明の開示を完全にし、通常の知識を有する者に本発明の範疇を完全に知らしめるために提供されるものであり、本発明を制限するためのものではない。
【００３２】
図２は、本発明の実施形態に係るクロック整列トレーニング動作を行うための回路を示したブロック図である。
【００３３】
図２を参照すれば、本発明の実施形態に係るクロック整列トレーニング動作を行うための回路は、クロックＨＣＫ、ＨＣＫＢとクロックＷＣＫ、ＷＣＫＢとを入力され、それぞれに対応するシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢとを出力するクロック入力部２００と、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成するが、このとき分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢ位相の反転可否を決定するクロック分周部２２０、及び、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち所定の第１選択クロックＱＷＣＫまたはＱＷＣＫＢの位相を基準としてシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの位相を検出し、その結果に対応して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥのレベルを決定するための第１位相検出部２４０を具備しており、さらに、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち所定の第２選択クロックＩＷＣＫまたはＩＷＣＫＢの位相を基準としてシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの位相を検出し、その結果に対応してトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯとなるＰＨＡＳＥ＿ＤＡＴＡ２を生成するための第２位相検出部２６０、及びトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯを外部に伝送するための信号伝送部２７０を具備する。
【００３４】
ここで、クロック入力部２００は、アドレス信号及びコマンド信号の入力時点を同期させるためのクロックＨＣＫ、ＨＣＫＢを外部から入力され、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとして出力するためのシステムクロック生成部２０２、及びデータ信号の入力時点を同期させるためのクロックＷＣＫ、ＷＣＫＢを外部から入力されデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢとして出力するためのデータクロック生成部２０４を具備する。
【００３５】
そして、クロック分周部２２０は、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周して、データ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢを生成するための周波数分周部２２２、及びデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢに応答して複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成するが、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢ位相の反転可否を決定する位相分割部２２４を具備する。
【００３６】
この時、クロック分周部２２０の構成要素のうち、位相分割部２２４は、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥがロジック「ハイ」(High)で活性化状態である時、生成した複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相を反転し、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥがロジック「ロー」(Low)で非活性化状態である時、生成した複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相を反転しないでそのまま出力する動作を行う。
【００３７】
そして、第１位相検出部２４０は、第１選択クロックＱＷＣＫまたはＱＷＣＫＢとシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢとの位相を比較するための位相比較部２４２、及び位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１を所定の回数繰り返して入力され、その結果に応答して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲの論理レベルを変動するための論理レベル変動部２４４を具備する。
【００３８】
また、第１位相検出部２４０は、クロック整列トレーニング動作が開始するのに対応して活性化されるクロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲに応答して、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びリセット信号ＲＥＳＥＴＢの論理レベルをそれぞれ決定するためのトレーニング動作モード制御部２４８をさらに具備する。
【００３９】
参考に、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ハイ」(High)で活性化状態を維持する区間の長さ及びロジック「ロー」(Low)からロジック「ハイ」(High)で活性化される時点は、モードレジスタセット(ＭＲＳ)に定義されている。
【００４０】
また、第１位相検出部２４０は、リセット信号ＲＥＳＥＴＢに応答して、論理レベル変動部２４４から出力されるプリ分周制御信号ＰＲＥ＿ＰＨＡＳＥ＿ＲＥＶＥＲＳＥを初期化させるための分周制御信号初期化部２４６、及びリセット信号ＲＥＳＥＴＢに応答して、論理レベル変動部２４４から出力されるプリセルフトレーニングモードディセーブル信号ＰＲＥ＿ＳＰＤ＿ＳＴＯＰＰＥＲを初期化させるためのセルフトレーニングモードディセーブル信号初期化部２４７をさらに具備する。
【００４１】
そして、第１位相検出部２４０の構成要素のうち、位相比較部２４２は、第１選択クロックＱＷＣＫまたはＱＷＣＫＢのエッジ（通常、上向きエッジ(rising edge)を意味し、設計者の選択によって下向きエッジ(falling edge)であっても構わない）でシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢがロジック「ハイ」(High)に活性化されているか、それともロジック「ロー」(Low)に非活性化されているかを判断して出力される信号ＰＨＡＳＥ＿ＤＥＴ１の活性化の可否を決定する。
【００４２】
そして、第１位相検出部２４０の構成要素のうち、論理レベル変動部２４４は、クロック整列トレーニング動作が開始するに対応してロジック「ハイ」(High)で活性化されるセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)である活性化状態を維持する区間において、所定の回数繰り返して入力される位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１に応答して、プリ分周制御信号ＰＲＥ＿ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びプリセルフトレーニングモードディセーブル信号ＰＲＥ＿ＳＰＤ＿ＳＴＯＰＰＥＲの論理レベルを変動する。
【００４３】
そして、第１位相検出部２４０の構成要素のうち、分周制御信号初期化部２４６は、セルフトレーニング動作を始める時点でリセット信号ＲＥＳＥＴＢがトグリング(toggling)になる（トグルする）ことに応答して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥをロジック「ロー」(Low)に非活性化させることで、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥが確かにロジック「ロー」(Low)で非活性化状態を維持した状態でセルフトレーニング動作が開始するようにする。
【００４４】
そして、第１位相検出部２４０の構成要素のうち、セルフトレーニングモードディセーブル信号初期化部２４７は、セルフトレーニング動作を始める時点でリセット信号ＲＥＳＥＴＢがトグリングされることに応答してセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをロジック「ロー」(Low)に非活性化させることで、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲが確かにロジック「ロー」(Low)で非活性化状態を維持した状態でセルフトレーニング動作が開始するようにする。
【００４５】
そして、第１位相検出部２４０は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化された状態を維持するセルフトレーニング動作モードのみで動作して、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化された状態を維持するノーマルトレーニングモードでは動作しない。
【００４６】
同じく、第２位相検出部２６０及び信号伝送部２７０は、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化された状態を維持するノーマルトレーニングモードのみで動作して、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化された状態を維持するセルフトレーニングモードでは動作しない。
【００４７】
この時、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥとセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥは常に互いに相反する位相を有する。
【００４８】
そして、第１選択クロックＱＷＣＫまたはＱＷＣＫＢは、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち、データ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢとその位相が同じでもなくて相反されない多重位相データ分周クロックＱＷＣＫまたはＱＷＣＫＢである。
【００４９】
例えば、後述する図１０、図１２に図示されているように、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢがそれぞれ９０度の位相差を有すると仮定すると、第１選択クロックはデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢと９０度（ＱＷＣＫ）または２７０度（ＱＷＣＫＢ）の位相差を有するクロックになる。
【００５０】
また、複数の多重位相データ分周クロックが図示されたことを越えて、それぞれ４５度の位相差を有すると仮定（ＩＷＣＫ、ＩＷＣＫ４５、ＱＷＣＫ、ＱＷＣＫ１３５、ＩＷＣＫＢ、ＩＷＣＫＢ２２５ＱＷＣＫＢ、ＱＷＣＫ３１５）すると、第１選択クロックは、データ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢと４５度（ＩＷＣＫ４５）または９０度（ＱＷＣＫ）または１３５度（ＱＷＣＫ１３５）または２２５度（ＩＷＣＫ２２５）または２７０度（ＱＷＣＫＢ）または３１５度（ＱＷＣＫ３１５）の位相差を有するクロックになる。
【００５１】
そして、第２選択クロックＩＷＣＫまたはＩＷＣＫＢは、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうちデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢとその位相が同一であるか、または相反された多重位相データ分周クロックＩＷＣＫ、ＩＷＣＫＢである。
【００５２】
例えば、後述する図１０、図１２に図示されているように、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢがそれぞれ９０度の位相差を有すると仮定すると、第２選択クロックはデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢと０度（ＩＷＣＫ）または１８０度（ＩＷＣＫＢ）の位相差を有するクロックになる。
【００５３】
また、複数の多重位相データ分周クロックが図示されたことを越えて、それぞれ４５度の位相差を有すると仮定(ＩＷＣＫ、ＩＷＣＫ４５、ＱＷＣＫ、ＱＷＣＫ１３５、ＩＷＣＫＢ、ＩＷＣＫＢ２２５ ＱＷＣＫＢ、ＱＷＣＫ３１５)しても、第２選択クロックはデータ分周クロックＤＩＶ＿ＷＣＫ、ＤＩＶ＿ＷＣＫＢと０度（ＩＷＣＫ）または１８０度（ＩＷＣＫＢ）の位相差を有するクロックになる。
【００５４】
図３は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部に具備されたトレーニング動作モード制御部２４８を詳しく示した回路図である。
【００５５】
図３を参照すれば、第１位相検出部２４０に具備されたトレーニング動作モード制御部２４８は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹに応答してリセット信号ＲＥＳＥＴＢを生成するためのリセット信号生成部２４８２と、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲに応答してノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥを生成するためのトレーニングモードイネーブル信号生成部２４８４を具備する。
【００５６】
ここで、リセット信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹを入力され、所定の時間程度引き延ばして（遅延して）出力するためのディレーＤＥＬＡＹと、ディレーＤＥＬＡＹから出力される信号の位相を反転して出力するためのインバーターＩＮＶ１と、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びインバーターＩＮＶ１の出力信号を入力され、否定論理積を遂行してリセット信号ＲＥＳＥＴＢとして出力するためのＮＡＮＤゲートＮＡＮＤ１とを具備する。
【００５７】
すなわち、リセット信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ロー」(Low)からロジック「ハイ」(High)に遷移する時点で所定の時間の間にロジック「ロー」(Low)に活性化されるリセット信号ＲＥＳＥＴＢを生成するようになる。
【００５８】
そして、トレーニングモードイネーブル信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲを入力され、否定論理積を行うための第１ＮＡＮＤゲートＮＡＮＤ２と、第１ＮＡＮＤゲートＮＡＮＤ２から出力される信号の位相を反転してノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥとして出力するための第１インバーターＩＮＶ２と、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲの位相を反転するための第２インバーターＩＮＶ３と、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及び第２インバーターＩＮＶ３の出力信号を入力され、否定論理積を行うための第２ＮＡＮＤゲートＮＡＮＤ３と、第２ＮＡＮＤゲートＮＡＮＤ３から出力される信号の位相を反転してセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥとして出力するための第３インバーターＩＮＶ４とを具備する。
【００５９】
すなわち、トレーニングモードイネーブル信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ハイ」(High)に活性化された状態でセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ハイ」(High)に活性化される時、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥをロジック「ハイ」(High)に活性化させて、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥをロジック「ロー」(Low)に非活性化させる。
【００６０】
反対に、トレーニングモードイネーブル信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ハイ」(High)に活性化された状態でセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ロー」(Low)に非活性化される時、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥをロジック「ロー」(Low)に非活性化させて、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥをロジック「ハイ」(High)に活性化させる。
【００６１】
そして、トレーニングモードイネーブル信号生成部２４８２は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ロー」(Low)に非活性化された状態ではセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがどのような論理レベルを持っても構わず、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥをすべてロジック「ロー」(Low)に非活性化させる。
【００６２】
図４は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第２位相検出部２６０を詳しく示した回路図である。
【００６３】
図４を参照すれば、第２位相検出部２６０は、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びシステムクロックＢＵＦ＿ＨＣＫに応答して検出動作制御クロックＢＵＦ＿ＨＣＫＤを生成するための検出動作制御クロック生成部２６２と、検出動作制御クロックＢＵＦ＿ＨＣＫＤに応答して第２選択クロックＩＷＣＫまたはＩＷＣＫＢの論理レベルを検出するための論理レベル検出部２６４を具備する。
【００６４】
ここで、検出動作制御クロック生成部２６２は、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥ及びシステムクロックＢＵＦ＿ＨＣＫを入力され否定論理積を行うためのＮＡＮＤゲートＮＡＮＤ、及びＮＡＮＤゲートＮＡＮＤから出力されるクロックの位相を反転して検出動作制御クロックＢＵＦ＿ＨＣＫＤとして出力するための第１インバーターＩＮＶ１を具備する。
【００６５】
すなわち、検出動作制御クロック生成部２６２は、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化される時にだけシステムクロックＢＵＦ＿ＨＣＫを検出動作制御クロックＢＵＦ＿ＨＣＫＤとして出力する。
【００６６】
この時、図面ではシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正のシステムクロックＢＵＦ＿ＨＣＫだけ使用するように示されているが、これは、一つの実施例に過ぎず、設計者によって負のシステムクロックＢＵＦ＿ＨＣＫＢだけを使用するものに変更することもできる。
【００６７】
そして、論理レベル検出部２６４は、第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち正クロックＩＷＣＫを第１信号入力端に入力され、第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち負クロックＩＷＣＫＢを第２信号入力端に入力され、検出動作制御クロックＢＵＦ＿ＨＣＫＤをクロック入力端に入力され検出動作制御クロックＢＵＦ＿ＨＣＫＤが活性化される区間で第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち正クロックＩＷＣＫの電圧レベルと、第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち負クロックＩＷＣＫＢとの電圧レベル差を感知、増幅して出力される信号ＰＨＡＳＥ＿ＤＥＴ２の論理レベルを決定する動作を行う。
【００６８】
例えば、検出動作制御クロックＢＵＦ＿ＨＣＫＤがロジック「ハイ」(High)に活性化される区間で第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち正クロックＩＷＣＫの電圧レベルが第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち負クロックＩＷＣＫＢの電圧レベルより高い状態ならば、出力される信号(ＰＨＡＳＥ＿ＳＥＴ１)は、ロジック「ハイ」(High)の論理レベルを有する状態になるようにして出力して、この時、検出動作制御クロックＢＵＦ＿ＨＣＫＤがロジック「ロー」(Low)に非活性化される区間でも出力される信号ＰＨＡＳＥ＿ＤＥＴ２は、そのままロジック「ハイ」(High)状態を維持するようになる。
【００６９】
反対に、検出動作制御クロックＢＵＦ＿ＨＣＫＤがロジック「ハイ」(High)に活性化される区間で第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち正クロックＩＷＣＫの電圧レベルが第２選択クロックＩＷＣＫ及びＩＷＣＫＢのうち負クロックＩＷＣＫＢの電圧レベルより低い状態ならば、出力される信号(ＰＨＡＳＥ＿ＳＥＴ１)はロジック「ロー」(Low)の論理レベルを有する状態になるようにして出力し、この時、検出動作制御クロックＢＵＦ＿ＨＣＫＤがロジック「ロー」(Low)に非活性化される区間でも出力される信号ＰＨＡＳＥ＿ＤＥＴ２はそのままロジック「ロー」(Low)状態を維持するようになる。
【００７０】
図５は図２に図示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部２４０に具備された位相比較部２４２を詳しく図示した回路図である。
【００７１】
図５を参照すれば、第１位相検出部２４０に具備された位相比較部２４２は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ及び第１選択クロックＱＷＣＫに応答して比較動作制御クロックＱＷＣＫＤを生成するための比較動作制御クロック生成部２４２２と、比較動作制御クロックＱＷＣＫＤに応答してシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢの論理レベルを検出するための論理レベル検出部２４２４を具備する。
【００７２】
ここで、比較動作制御クロック生成部２４２２は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ及び第１選択クロックＱＷＣＫを入力され否定論理積を行うためのＮＡＮＤゲートＮＡＮＤと、ＮＡＮＤゲートＮＡＮＤから出力されるクロックの位相を反転して比較動作制御クロックＱＷＣＫＤとして出力するための第１インバーターＩＮＶ１とを具備する。
【００７３】
すなわち、比較動作制御クロック生成部２４２２は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ハイ」(High)に活性化される時にだけ第１選択クロックＱＷＣＫを比較動作制御クロックＱＷＣＫＤとして出力する。
【００７４】
この時、図面では第１選択クロックＱＷＣＫ及びＱＷＣＫＢのうち正クロックＱＷＣＫだけ使用するように示されているが、これは、一つの実施例に過ぎず、設計者によって第１選択クロックＱＷＣＫ及びＱＷＣＫＢのうち負クロックＱＷＣＫＢだけを使用するものに変更することもできる。
【００７５】
そして、論理レベル検出部２４２４は、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正システムクロックＢＵＦ＿ＨＣＫを第１信号入力端に入力され、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち負システムクロックＢＵＦ＿ＨＣＫＢを第２信号入力端に入力され、比較動作制御クロックＱＷＣＫＤをクロック入力端に入力され、比較動作制御クロックＱＷＣＫＤが活性化される区間でシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正システムクロックＢＵＦ＿ＨＣＫの電圧レベルとシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち負システムクロックＢＵＦ＿ＨＣＫＢの電圧レベル差を感知増幅して出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)の論理レベルを決定する動作を行う。
【００７６】
例えば、比較動作制御クロックＱＷＣＫＤがロジック「ハイ」(High)に活性化される区間で、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正システムクロックＢＵＦ＿ＨＣＫの電圧レベルが負システムクロックＢＵＦ＿ＨＣＫＢの電圧レベルより高い状態なら、出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)はロジック「ハイ」(High)の論理レベルを有する状態になるようにして出力し、この時、比較動作制御クロックＱＷＣＫＤがロジック「ロー」(Low)に非活性化される区間でも出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)はそのままロジック「ハイ」(High)状態を維持するようになる。
【００７７】
反対に、比較動作制御クロックＱＷＣＫＤがロジック「ハイ」(High)で活性化される区間で、システムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢのうち正システムクロックＢＵＦ＿ＨＣＫの電圧レベルが負システムクロックＢＵＦ＿ＨＣＫＢの電圧レベルより低い状態ならば、出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)はロジック「ロー」(Low)の論理レベルを有する状態になるようにして出力し、この時、比較動作制御クロックＱＷＣＫＤがロジック「ロー」(Low)に非活性化される区間でも出力される信号(ＰＨＡＳＥ＿ＤＥＴ１)は、そのままロジック「ロー」(Low)状態を維持するようになる。
【００７８】
図６は、図２に示された本発明の実施例によるクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部２４０に具備された論理レベル変動部２４４を詳しく示した回路図である。
【００７９】
図６を参照すれば、第１位相検出部２４０に具備された論理レベル変動部２４４は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥが活性化状態を維持する区間で第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期されたカウントクロックＳＣＬＫ、ＳＣＬＫＢを生成するためのカウントクロック生成部２４４２と、カウントクロックＳＣＬＫ、ＳＣＬＫＢに対応する時点ごとに入力される位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１に応答して、その論理レベルが順に決定される複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣを生成するための比較情報信号生成部２４４４と、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣに応答して、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲ及び分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルを決定するために使用される複数の信号を生成する論理レベル決定部２４４６を具備する。
【００８０】
ここで、カウントクロック生成部２４４２は、第１選択クロックＱＷＣＫ及びＱＷＣＫＢのうちの正クロックＱＷＣＫ及びセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥを入力されて否定論理積を行うための第１ＮＡＮＤゲートＮＡＮＤ１と、第１ＮＡＮＤゲートＮＡＮＤ１から出力されるクロックの位相を反転してカウントクロックＳＣＬＫ、ＳＣＬＫＢのうちの正カウントクロックＳＣＬＫとして出力するための第１インバーターＩＮＶ１と、第１選択クロックＱＷＣＫ及びＱＷＣＫＢのうちの負クロックＱＷＣＫＢ及びセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥを入力されて否定論理積を行うための第２ＮＡＮＤゲートＮＡＮＤ２と、第２ＮＡＮＤゲートＮＡＮＤ２から出力されるクロックの位相を反転してカウントクロックＳＣＬＫ、ＳＣＬＫＢのうちの負カウントクロックＳＣＬＫＢとして出力するための第２インバーターＩＮＶ２とを具備する。
【００８１】
すなわち、カウントクロック生成部２４４２は、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥの活性化区間で、第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期して、カウントクロックＳＣＬＫ、ＳＣＬＫＢをトグリングさせて、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥの非活性化区間では、第１選択クロックＱＷＣＫまたはＱＷＣＫＢと関係なくカウントクロックＳＣＬＫ、ＳＣＬＫＢをトグリングさせない。
【００８２】
そして、比較情報信号生成部２４４４は、直列のチェーン形態に接続された複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)を具備して、カウントクロックＳＣＬＫ、ＳＣＬＫＢに対応する時点ごとに位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１が一番目のフリップフロップ(フリップフロップ０)に入力されるようにすることで、カウントクロックＳＣＬＫ、ＳＣＬＫＢのトグリングに応答して、それぞれのフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)で順にそれぞれの比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣが生成される。
【００８３】
すなわち、比較情報信号生成部２４４４は、カウントクロックＳＣＬＫ、ＳＣＬＫＢのうち負カウントクロックＳＣＬＫＢがトグリングする時点ごとに、一番目のフリップフロップ(フリップフロップ０)が位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１を第０比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０として出力し、残りのフリップフロップ(フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)は、カウントクロックＳＣＬＫ、ＳＣＬＫＢのうち正カウントクロックＳＣＬＫがトグリングする時点ごとに、順に該当フリップフロップより前段のフリップフロップから出力される第０〜第２比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ)を第１〜第３比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣ)として出力する動作を行う。
【００８４】
したがって、比較情報信号生成部２４４４から出力される複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣは、結局カウントクロックＳＣＬＫ、ＳＣＬＫＢが所定の回数トグリングするうちに入力される位相比較部２４２の出力信号ＰＨＡＳＥ＿ＤＥＴ１を一つに集めたものになる。
【００８５】
そして、論理レベル決定部２４４６は、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣのうち第１比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ及び電源電圧ＶＤＤレベルを有する信号を入力されて排他的論理和演算を遂行して第１比較信号ＣＯＭＰＡとして出力するための第１エックスオアＸＯＲ１と、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣのうち第２比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ及び電源電圧ＶＤＤレベルを有する信号を入力されて排他的論理和演算を遂行して第２比較信号ＣＯＭＰＢとして出力するための第２エックスオアＸＯＲ２と、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣのうち第３比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣと電源電圧ＶＤＤレベルを有する信号を入力されて排他的論理和演算を遂行して第３比較信号ＣＯＭＰＣとして出力するための第３エックスオアＸＯＲ３と、第１〜第３比較信号ＣＯＭＰＡ、ＣＯＭＰＢ、ＣＯＭＰＣを入力され否定論理積を行うためのＮＡＮＤゲートＮＡＮＤ３と、ＮＡＮＤゲートＮＡＮＤ３から出力される信号の位相を反転して、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥとして出力するためのインバーターＩＮＶ３と、第１〜第３比較信号ＣＯＭＰＡ、ＣＯＭＰＢ、ＣＯＭＰＣを入力されて不正論理和演算を遂行してセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲとして出力するためのノアゲートＮＯＲ１とを具備する。
【００８６】
すなわち、論理レベル決定部２４４６は、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルがすべて決定された時点で、すなわち、カウントクロックＳＣＬＫ、ＳＣＬＫＢが充分にトグリングした時点で複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがすべてロジック「ハイ」(High)に活性化される場合、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをすべてロジック「ロー」(Low)に非活性化させる。
【００８７】
また、論理レベル決定部２４４６は、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがすべてロジック「ハイ」(High)に活性化されないが、そのうち少なくとも１つ以上の信号がロジック「ハイ」(High)に活性化される場合、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥをロジック「ハイ」(High)に活性化させて、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをロジック「ロー」(Low)に非活性化させる。
【００８８】
また、論理レベル決定部２４４６は、複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがすべてロジック「ロー」(Low)に非活性化される場合、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをロジック「ハイ」(High)に活性化させる。
【００８９】
また、論理レベル決定部２４４６は、リセット信号ＲＥＳＥＴＢに応答して、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ及びセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲをすべてロジック「ロー」(Low)の非活性化状態に初期化させる。
【００９０】
図７は、図６に示された論理レベル変動部２４４の構成要素のうち、複数のフリップフロップを詳しく示した回路図である。
【００９１】
参考に、図７の回路図は複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)のうち第１フリップフロップ(フリップフロップＡ)を詳しく示した回路図であり、残りのフリップフロップ(フリップフロップ０、フリップフロップＢ、フリップフロップＣ)も入力される信号と出力される信号の名前が異なるだけで実質的に同様の回路であるために、ここでは第１フリップフロップ(フリップフロップＡ)のみに関して説明することにする。
【００９２】
図７を参照すれば、図６に示された複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)のそれぞれは、カウントクロックＳＣＬＫ、ＳＣＬＫＢのうち、正入力端に印加される正カウントクロックＳＣＬＫ及び負入力端に印加される負カウントクロックＳＣＬＫＢに応答して、信号入力端に入力される信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０を伝達することを制御するための第１伝達ゲートＴＧ１と、第１伝達ゲートＴＧ１を通じて伝達する信号の論理レベルを維持するためにラッチ形態に接続された２つの第１インバーターＩＮＶ２、ＩＮＶ３と、カウントクロックＳＣＬＫ、ＳＣＬＫＢのうち、負入力端に印加される正カウントクロックＳＣＬＫ及び正入力端に印加される負カウントクロックＳＣＬＫＢに応答して第１インバーターＩＮＶ２、ＩＮＶ３から出力される信号を伝達することを制御するための第２伝達ゲートＴＧ２と、第２伝達ゲートＴＧ２を通じて伝達される信号の論理レベルを維持して、信号出力端から信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡとして出力するためにラッチ形態に接続された２つの第２インバーターＩＮＶ４、ＩＮＶ５とを具備する。
【００９３】
すなわち、図６に示された複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)のそれぞれは、カウントクロックＳＣＬＫ、ＳＣＬＫＢの所定の活性化区間（図面では正カウントクロックＳＣＬＫのロジック「ハイ」(High)区間でありながら、負カウントクロックＳＣＬＫＢのロジック「ロー」(Low)区間である）で前段の比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿Ｄ０)を入力され、カウントクロックＳＣＬＫ、ＳＣＬＫＢの所定の非活性化区間（図面では正カウントクロックＳＣＬＫのロジック「ロー」(Low)区間であり、負カウントクロックＳＣＬＫＢのロジック「ハイ」(High)区間である）で該当比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＤＡ)を出力する動作を行う。
【００９４】
したがって、図６に示された複数のフリップフロップ(フリップフロップ０、フリップフロップＡ、フリップフロップＢ、フリップフロップＣ)それぞれに入力される比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ)は、カウントクロックＳＣＬＫ、ＳＣＬＫＢの一周期(１tck)の間にその論理レベルを維持する動作を行う。
【００９５】
図８は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部２４０に具備された分周制御信号初期化部２４６を詳しく示した回路図である。
【００９６】
図８を参照すれば、第１位相検出部２４０に具備された分周制御信号初期化部２４６は、電源電圧ＶＤＤ端と接地電圧(ＶＳＳ)端の間に直列に接続されたＰＭＯＳトランジスターＰ１とＮＭＯＳトランジスターＮ１とを具備している。ＰＭＯＳトランジスターＰ１はゲートに印加されるリセット信号ＲＥＳＥＴＢに応答して、ＰＭＯＳトランジスターＰ１のソースに接続された電源電圧ＶＤＤ端が、ドレイン接続（２つのトランジスターのソース同士が接続された状態）されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードに接続されることをオン/オフ制御する動作を遂行して、ＮＭＯＳトランジスターＮ１はゲートに印加されるプリ分周制御信号ＰＲＥ＿ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードが、ＮＭＯＳトランジスターＮ１のソースに接続された接地電圧(ＶＳＳ)端に接続されることをオン/オフ制御する動作を行うことで、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードから出力される信号（分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ）がリセット信号ＲＥＳＥＴＢに応答して、特定条件（リセット信号ＲＥＳＥＴＢがロジック「ロー」(Low)で活性化される状態を意味する）で初期化されることができるようにする。この時、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードには、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥがフローティング(floating)されることを防止するためにラッチ形態に接続された２つのインバーターＩＮＶ１、ＩＮＶ２がさらに具備される。
【００９７】
すなわち、第１位相検出部２４０に具備された分周制御信号初期化部２４６は、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの現在の論理レベルがいずれであっても、リセット信号ＲＥＳＥＴＢがロジック「ロー」(Low)に活性化される瞬間に分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルをロジック「ロー」(Low)に非活性化させてしまう。
【００９８】
図９は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の構成要素のうち、第１位相検出部２４０に具備されたセルフトレーニングモードディセーブル信号初期化部２４７を詳しく示した回路図である。
【００９９】
図９を参照すれば、第１位相検出部２４０に具備されたセルフトレーニングモードディセーブル信号初期化部２４７は、電源電圧ＶＤＤ端と接地電圧(ＶＳＳ)端との間に直列に接続されたＰＭＯＳトランジスターＰ１とＮＭＯＳトランジスターＮ１とを具備している。ＰＭＯＳトランジスターＰ１はゲートに印加されるリセット信号ＲＥＳＥＴＢに応答して、ＰＭＯＳトランジスターＰ１のソースに接続された電源電圧ＶＤＤ端が、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードに接続されることをオン/オフ制御する動作を遂行して、ＮＭＯＳトランジスターＮ１はゲートに印加されるプリセルフトレーニングモードディセーブル信号ＰＲＥ＿ＳＰＤ＿ＳＴＯＰＰＥＲに応答して、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードが、ＮＭＯＳトランジスターＮ１のソースに接続された接地電圧(ＶＳＳ)端に連結されることをオン/オフ制御する動作を行うことで、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードから出力される信号（セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲ）がリセット信号ＲＥＳＥＴＢに応答して特定条件（リセット信号ＲＥＳＥＴＢがロジック「ロー」(Low)で活性化される状態を意味する）で初期化されることができるようにする。この時、ドレイン接続されたＰＭＯＳトランジスターＰ１及びＮＭＯＳトランジスターＮ１の接続ノードにはセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがフローティング(floating)されることを防止するためにラッチ形態に接続された２つのインバーターＩＮＶ１、ＩＮＶ２がさらに具備される。
【０１００】
すなわち、第１位相検出部２４０に具備された分周制御信号初期化部２４７は、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲの現在の論理レベルがいずれであっても、リセット信号ＲＥＳＥＴＢがロジック「ロー」(Low)で活性化される瞬間にセルフトレーニングディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲの論理レベルをロジック「ロー」(Low)に非活性化させてしまう。
【０１０１】
図１０及び図１１は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングチャートである。
【０１０２】
参考に、図１０及び図１１に示されたタイミングチャートは、本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作のうち、位相分割部２２４から出力される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが、正データクロックＷＣＫの位相に対して順に０度（ＩＷＣＫ）、９０度（ＱＷＣＫ）、１８０度（ＩＷＣＫＢ）、２７０度（ＱＷＣＫＢ）の位相を有する状態になって位相分割部２２４から出力される場合を示しており、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相を反転させる必要がない場合に対するタイミングチャートである。
【０１０３】
図１０及び図１１を参照すれば、クロック整列トレーニング動作は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹが活性化されると開始することが分かる。すなわち、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ロー」(Low)の非活性化状態からロジック「ハイ」(High)の活性化状態に遷移しながらリセット信号ＲＥＳＥＴＢがトグリングし、それによって分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲ、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥが初期論理レベルに変わりながらクロック整列トレーニング動作が開始する。
【０１０４】
この時、クロック整列トレーニング動作が開始すると同時にセルフトレーニング動作も同時に開始することが分かるが、これは、リセット信号ＲＥＳＥＴＢがトグリングすることによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥは、ロジック「ハイ」(High)に活性化されて、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲはロジック「ロー」(Low)に非活性化されて、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥもロジック「ロー」(Low)に非活性化されるためである。
【０１０５】
このように、セルフトレーニング動作が始まれば、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第１選択クロックＱＷＣＫを基準としてシステムクロックＢＵＦ＿ＨＣＫの論理レベルを検出するようになり(Ａ、Ｂ、Ｃ)、それによって複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが順に決定されるようになる。
【０１０６】
すなわち、図１１では、第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期されているカウントクロックＳＣＬＫ、ＳＣＬＫＢの一周期ごとに第１比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ)の論理レベルが先ずロジック「ハイ」(High)になって、続いて第２比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢの論理レベルがロジック「ハイ」(High)になって、その次に第３比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣ)の論理レベルがロジック「ハイ」(High)になる。
【０１０７】
このように、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが決定される瞬間、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがロジック「ハイ」(High)レベルを有する状態ということが分かるために分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルは、初期に設定されたロジック「ロー」(Low)状態をそのまま維持するようになって、同時にセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ロー」(Low)からロジック「ハイ」(High)に遷移するようになる。
【０１０８】
このように、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルが決定された以後にセルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ハイ」(High)に活性化されて、それによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ロー」(Low)に非活性化されて、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥはロジック「ハイ」(High)に活性化されて、セルフトレーニング動作が終わってノーマルトレーニング動作が開始する。
【０１０９】
以後続いてノーマルトレーニング動作では従来技術と同じくシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢを基準として複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第２選択クロックＩＷＣＫまたはＩＷＣＫＢの論理レベルを検出(Ｄ、Ｅ、Ｆ)するようになって、それによってトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯの論理レベルを決定することが分かる。
【０１１０】
図１２及び図１３は、図２に示された本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作を説明するために示したタイミングチャートである。
【０１１１】
参考に、図１２及び図１３に示されたタイミングチャートは、本発明の実施形態に係るクロック整列トレーニング動作を行うための回路の動作のうち、位相分割部２２４から出力される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが、正データクロックＷＣＫの位相に対して順に１８０度（ＩＷＣＫ）、２７０度（ＱＷＣＫ）、０度（ＩＷＣＫＢ）、９０度（ＱＷＣＫＢ）の位相を有する状態になって、位相分割部２２４から出力される場合を示しており、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相を反転させなければならない場合に対するタイミングチャートである。
【０１１２】
図１２及び図１３を参照すれば、クロック整列トレーニング動作は、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹが活性化されると開始することが分かる。すなわち、クロック整列トレーニング進入制御信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹがロジック「ロー」(Low)の非活性化状態からロジック「ハイ」(High)の活性化状態に遷移しながらリセット信号ＲＥＳＥＴＢがトグリングし、それによって分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥ、セルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥ、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲ、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥが初期論理レベルに変わりながらクロック整列トレーニング動作が開始する。
【０１１３】
この時、クロック整列トレーニング動作が開始すると同時にセルフトレーニング動作も同時に開始することが分かるが、これは、リセット信号ＲＥＳＥＴＢがトグリングすることによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥは、ロジック「ハイ」(High)に活性化されて、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲは、ロジック「ロー」(Low)に非活性化されて、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥもロジック「ロー」(Low)に非活性化されるためである。
【０１１４】
このように、セルフトレーニング動作が始まれば、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第１選択クロックＱＷＣＫを基準としてシステムクロックＢＵＦ＿ＨＣＫの論理レベルを検出するようになり(Ｈ、Ｉ、Ｊ)、それによって複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが順に決定されるようになる。
【０１１５】
すなわち、図１２では第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期されているカウントクロックＳＣＬＫ、ＳＣＬＫＢの一周期ごとに第１比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ)の論理レベルが先ずロジック「ロー」(Low)になって、続いて第２比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢの論理レベルがロジック「ロー」(Low)になって、その次に第３比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣ)の論理レベルがロジック「ロー」(Low)になる。
【０１１６】
このように、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが決定される瞬間、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがロジック「ロー」(Low)レベルを有する状態であるということが分かるために分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルは、初期に設定されたロジック「ロー」(Low)からロジック「ハイ」(High)に遷移するようになって、それと同時に、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲは、ずっとロジック「ロー」(Low)を維持するようになる。
【０１１７】
このように、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルがロジック「ロー」(Low)からロジック「ハイ」(High)に遷移したために位相分割部２２４から出力される複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相が反転されて、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢが正データクロックＷＣＫの位相に対して順に０度（ＩＷＣＫ）、９０度（ＱＷＣＫ）、１８０度（ＩＷＣＫＢ）、２７０度（ＱＷＣＫＢ）の位相を有する状態になる。
【０１１８】
また、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルがロジック「ハイ」(High)状態になって、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ロー」(Low)の非活性化状態をそのまま維持するようになって、それによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがずっとロジック「ハイ」(High)に活性化された状態を維持するようになって、セルフトレーニングモードが終わらないでずっと遂行されるようになる。
【０１１９】
したがって、再び複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第１選択クロックＱＷＣＫを基準としてシステムクロックＢＵＦ＿ＨＣＫの論理レベルを検出するようになって(Ｋ、Ｌ、Ｍ)、それによって再び複数の比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが順に決定されるようになる。
【０１２０】
すなわち、図１２では、第１選択クロックＱＷＣＫまたはＱＷＣＫＢに同期されているカウントクロックＳＣＬＫ、ＳＣＬＫＢの一周期ごとに第１比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ)の論理レベルが先ずロジック「ハイ」(High)になって、続いて第２比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢの論理レベルがロジック「ハイ」(High)になって、その次に第３比較情報信号(ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣ)の論理レベルがロジック「ハイ」(High)になる。
【０１２１】
このように、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣの論理レベルが決定される瞬間、すべての比較情報信号ＰＨＡＳＥ＿ＤＥＴ１＿Ｓ０、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＡ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＢ、ＰＨＡＳＥ＿ＤＥＴ１＿ＳＣがロジック「ハイ」(High)レベルを有する状態であって、分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルは以前に決定されたロジック「ハイ」(High)をそのまま維持するようになるために、セルフトレーニングモードディセーブル信号ＳＰＤ＿ＳＴＯＰＰＥＲがロジック「ハイ」(High)に活性化されて、それによってセルフトレーニングモードイネーブル信号ＳＰＤ＿ＥＮＡＢＬＥがロジック「ロー」(Low)に非活性化されて、ノーマルトレーニングモードイネーブル信号ＰＤ＿ＥＮＡＢＬＥはロジック「ハイ」(High)に活性化されて、セルフトレーニング動作が終わってノーマルトレーニング動作が開始する。
【０１２２】
以後続いてノーマルトレーニング動作では、従来技術と同じくシステムクロックＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢを基準として複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢのうち第２選択クロックＩＷＣＫまたはＩＷＣＫＢの論理レベルを検出(Ｋ、Ｌ、Ｍ)するようになって、それによってトレーニング情報信号ＷＣＫ２ＣＫ＿ＩＮＦＯの論理レベルを決定することが分かる。
【０１２３】
以上で説明したように本発明の実施形態を適用して、セルフトレーニング動作がクロック整列トレーニング動作に含まれるようにすることで、データクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの周波数を分周して、それぞれ所定の位相差を有する複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢを生成する過程で分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥに応答して、複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相反転可否を決定することができるし、これを通じてデータクロックＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢの位相対比複数の多重位相データ分周クロックＩＷＣＫ、ＱＷＣＫ、ＩＷＣＫＢ、ＱＷＣＫＢの位相が常に決定された順序を有した状態に生成されることができる。
【０１２４】
したがって、クロック整列トレーニング動作を行うために要する時間を最小限に維持することができる。
【０１２５】
以上で説明した本発明は、前述した実施形態及び添付された図面によって限定されるものではなくて、本発明の技術的思想を逸脱しない範囲内でさまざまな置換、変形及び変更が可能であるということが、本発明が属する技術分野において通常の知識を有する者には明白であろう。
【０１２６】
例えば、前述した実施形態で論理レベル変動部２４４は、位相比較部２４２から出力される信号ＰＨＡＳＥ＿ＤＥＴ１が連続して３回同じ論理レベルを有する時、それに応答して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルを変更する動作を遂行しているが、本発明の範疇には位相比較部２４２から出力される信号ＰＨＡＳＥ＿ＤＥＴ１が連続して３回よりもさらに多い回数やさらに少ない回数の間に同じ論理レベルを有する時、それに応答して分周制御信号ＰＨＡＳＥ＿ＲＥＶＥＲＳＥの論理レベルを変更する動作を行うことも含まれる。
【０１２７】
また、例示した論理ゲート及びトランジスターは、入力される信号の極性によって、回路中のその位置及び種類が異なるように具現されなければならないであろう。
【符号の説明】
【０１２８】
２００ クロック入力部
２２０ クロック分周部
２４０ 第１位相検出部
２６０ 第２位相検出部
２７０ 信号伝送部
２０２ データクロック生成部
２０４ システムクロック生成部
２２２ 周波数分周部
２２４ 位相分割部
２４２ 位相比較部
２４４ 論理レベル変動部
２４６ 分周制御信号初期化部
２４７ セルフトレーニングモードディセーブル信号初期化部
２４８ トレーニングモード動作制御部
ＢＵＦ＿ＨＣＫ、ＢＵＦ＿ＨＣＫＢ システムクロック
ＢＵＦ＿ＷＣＫ、ＢＵＦ＿ＷＣＫＢ データクロック
ＱＷＣＫ、ＱＷＣＫＢ 第１選択クロック
ＩＷＣＫ、ＩＷＣＫＢ 第２選択クロック
【特許請求の範囲】
【請求項１】
システムクロック及びデータクロックの入力を受けるクロック入力部と、
前記データクロックの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して前記複数の多重位相データ分周クロックの位相の反転可否を決定するクロック分周部と、
前記複数の多重位相データ分周クロックのうちの所定の第１選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応して前記分周制御信号のレベルを決定する第１位相検出部と、
を具備する半導体装置。
【請求項２】
前記複数の多重位相データ分周クロックのうちの所定の第２選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応してトレーニング情報信号を生成する第２位相検出部と、
前記トレーニング情報信号を外部に伝送する信号伝送部と、
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック入力部が、アドレス信号及びコマンド信号の入力時点を同期させるためのクロックを外部から入力され、前記システムクロックとして出力するシステムクロック生成部と、
データ信号の入力時点を同期させるためのクロックを外部から入力され、前記データクロックとして出力するデータクロック生成部と、
を具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記クロック分周部が、
前記データクロックの周波数を分周してデータ分周クロックを生成する周波数分周部と、
前記データ分周クロックに応答して前記複数の多重位相データ分周クロックを生成し、前記分周制御信号に応答して前記複数の多重位相データ分周クロックの位相の反転可否を決定する位相分割部と、を具備することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記位相分割部が、
前記分周制御信号が活性化状態である時に前記複数の多重位相データ分周クロックの位相を反転して出力し、
前記分周制御信号が非活性化状態である時に前記複数の多重位相データ分周クロックの位相を反転せず、そのまま出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の多重位相データ分周クロックのうちの１つのクロックである前記第１選択クロックの位相が、前記データ分周クロックの位相と同じでもなく相反でもないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の多重位相データ分周クロックのうちの１つのクロックである前記第２選択クロックの位相が、前記データ分周クロックの位相と同じであるか、または相反であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１位相検出部が、
前記第１選択クロック及び前記システムクロックの位相を比較する位相比較部と、
前記位相比較部の出力信号を所定の回数繰り返し入力され、その結果に応答して前記分周制御信号及びセルフトレーニングモードディセーブル信号の論理レベルを変動する論理レベル変動部と、
を具備することを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記論理レベル変動部が、クロック整列トレーニング動作の開始に対応して、活性化されるセルフトレーニングモードイネーブル信号が活性化状態を維持する区間において、所定の回数繰り返し入力される前記位相比較部の出力信号に応答して前記分周制御信号及び前記セルフトレーニングモードディセーブル信号の論理レベルを変動することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記論理レベル変動部が、
前記セルフトレーニングモードイネーブル信号の活性化状態を維持する区間において、前記第１選択クロックに同期したカウントクロックを生成するカウントクロック生成部と、
前記カウントクロックに対応する時点ごとに入力される前記位相比較部の出力信号に応答して、論理レベルが順次決定される複数の比較情報信号を生成する比較情報信号生成部と、
前記複数の比較情報信号に応答して、前記セルフトレーニングモードディセーブル信号及び前記分周制御信号の論理レベルを決定する論理レベル決定部と、を具備することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記比較情報信号生成部が、直列のチェーン形態に接続された複数のフリップフロップを具備し、
前記カウントクロックに対応する時点ごとに前記位相比較部の出力信号が一番目のフリップフロップに入力されるようにすることで、前記カウントクロックのトグリングに応答して、それぞれの前記フリップフロップで順次それぞれの比較情報信号が生成されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記論理レベル決定部が、前記複数の比較情報信号の論理レベルがすべて決定された時点で、
前記複数の比較情報信号がすべて活性化される場合、前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を非活性化させ、
前記複数の比較情報信号がすべては活性化されず、前記複数の比較情報信号のうち少なくとも1つの信号が活性化される場合、前記分周制御信号を活性化させ、且つ前記セルフトレーニングモードディセーブル信号を非活性化させ、
前記複数の比較情報信号がすべて非活性化される場合、前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を活性化させることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記論理レベル決定部が、リセット信号に応答して前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を非活性化状態に初期化させることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１位相検出部が、クロック整列トレーニング動作の開始に対応して活性化されるクロック整列トレーニング進入制御信号及び前記セルフトレーニングモードディセーブル信号に応答して、前記セルフトレーニングモードイネーブル信号、ノーマルトレーニングモードイネーブル信号及び前記リセット信号の論理レベルをそれぞれ決定するトレーニング動作モード制御部をさらに具備することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１位相検出部が、前記セルフトレーニングモードイネーブル信号が活性化されると動作し、
前記第２位相検出部及び前記信号伝送部は、前記ノーマルトレーニングモードイネーブル信号が活性化されると動作することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記クロック整列トレーニング進入制御信号の活性化区間及び活性化時点は、モードレジスタセット(ＭＲＳ)に定義されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
システムクロック及びデータクロックの入力を受けるステップと、
前記データクロックの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答してそれぞれの前記多重位相データ分周クロックの位相の反転可否を決定するステップと、
ノーマルトレーニングモード進入またはセルフトレーニングモード進入を感知するステップと、
前記感知するステップの結果によって前記セルフトレーニングモードに進入した場合、前記複数の多重位相データ分周クロックのうちの所定の第１選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応して前記分周制御信号の論理レベルを決定するステップと、
を含む半導体装置の動作方法。
【請求項１８】
前記感知するステップの結果によって前記ノーマルトレーニングモードに進入した場合、前記複数の多重位相データ分周クロックのうち、所定の第２選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応してトレーニング情報信号の論理レベルを決定するステップと、
前記トレーニング情報信号を外部に伝送するステップと、をさらに含む請求項１７に記載の半導体装置の動作方法。
【請求項１９】
前記複数の多重位相データ分周クロックを生成するステップが、
前記データクロックの周波数を分周してデータ分周クロックを生成するステップと、
前記分周制御信号が活性化されることに応答して、前記複数の多重位相データ分周クロックの位相を反転して出力するステップと、
前記分周制御信号が非活性化されることに応答して、前記複数の多重位相データ分周クロックの位相を反転せずにそのまま出力するステップと、を含むことを特徴とする請求項１８に記載の半導体装置の動作方法。
【請求項２０】
前記複数の多重位相データ分周クロックのうちの１つのクロックである前記第１選択クロックの位相が、前記データ分周クロックの位相と同じでもなく相反でもないことを特徴とする請求項１９に記載の半導体装置の動作方法。
【請求項２１】
前記複数の多重位相データ分周クロックのうちの１つのクロックである前記第２選択クロックの位相が、前記データ分周クロックの位相と同じであるか、または相反であることを特徴とする請求項２０に記載の半導体装置の動作方法。
【請求項２２】
前記分周制御信号の論理レベルを決定するステップが、
前記セルフトレーニングモードに進入した場合に前記第１選択クロック及び前記システムクロックの位相を比較するステップと、
前記セルフトレーニングモードに進入した場合に前記位相を比較するステップの出力信号を所定の回数繰り返して入力され、その結果に応答して前記分周制御信号及びセルフトレーニングモードディセーブル信号の論理レベルを変動するステップと、を含むことを特徴とする請求項２０に記載の半導体装置の動作方法。
【請求項２３】
前記分周制御信号の論理レベルを変動するステップが、前記セルフトレーニングモードに進入してセルフトレーニングモードイネーブル信号が活性化状態を維持する区間において繰り返して入力される、前記位相を比較するステップの出力信号に応答して、前記分周制御信号及び前記セルフトレーニングモードディセーブル信号の論理レベルを変動するステップであることを特徴とする請求項２２に記載の半導体装置の動作方法。
【請求項２４】
前記分周制御信号の論理レベルを変動するステップが、
前記セルフトレーニングモードに進入した後、前記セルフトレーニングモードイネーブル信号の活性化区間において前記第１選択クロックに同期したカウントクロックを生成するステップと、
前記カウントクロックに対応する時点ごとに、前記位相を比較するステップの出力信号を繰り返し入力され、入力された信号に応答して、その論理レベルが順次決定される複数の比較情報信号を生成するステップと、
前記複数の比較情報信号に応答して前記セルフトレーニングモードディセーブル信号及び前記分周制御信号の論理レベルを決定するステップと、を含むことを特徴とする請求項２３に記載の半導体装置の動作方法。
【請求項２５】
前記複数の比較情報信号を生成するステップが、
前記カウントクロックのエッジごとに、前記位相を比較するステップの出力信号を繰り返し入力されるステップと、
前記繰り返し入力されるステップを通じて順次印加される前記位相を比較するステップの出力信号に応答してそれぞれの比較情報信号の論理レベルを順次決定するステップと、を含むことを特徴とする請求項２４に記載の半導体装置の動作方法。
【請求項２６】
前記セルフトレーニングモードディセーブル信号及び前記分周制御信号の論理レベルを決定するステップが、
前記複数の比較情報信号の論理レベルがすべて決定された時点で、前記複数の比較情報信号がすべて活性化される場合に前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を非活性化させるステップと、
前記複数の比較情報信号の論理レベルがすべて決定された時点で、前記複数の比較情報信号がすべては活性化されず、そのうち少なくとも1つ信号が活性化される場合に前記分周制御信号を活性化させ、且つ前記セルフトレーニングモードディセーブル信号を非活性化させるステップと、
前記複数の比較情報信号の論理レベルがすべて決定された時点で、前記複数の比較情報信号がすべて非活性化される場合に、前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を活性化させるステップと、を含むことを特徴とする請求項２５に記載の半導体装置の動作方法。
【請求項２７】
前記セルフトレーニングモードディセーブル信号及び前記分周制御信号の論理レベルを決定するステップが、リセット信号に応答して前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を非活性化状態に初期化させるステップをさらに含むことを特徴とする請求項２６に記載の半導体装置の動作方法。
【請求項２８】
前記分周制御信号の論理レベルを変動するステップが、
前記セルフトレーニングモードに進入した後前記セルフトレーニングモードディセーブル信号が活性化される場合に前記セルフトレーニングモードイネーブル信号を非活性化させるステップと、
前記セルフトレーニングモードに進入した後前記セルフトレーニングモードディセーブル信号が非活性化される場合に前記セルフトレーニングモードイネーブル信号を活性化させるステップと、をさらに含むことを特徴とする請求項２７に記載の半導体装置の動作方法。
【請求項２９】
前記感知するステップが、クロックトレーニングモードイネーブル信号が非活性化状態から活性化状態に遷移することに応答して、前記セルフトレーニングモードに進入したことを感知するステップと、
前記クロックトレーニングモードイネーブル信号の活性化区間で前記セルフトレーニングモードディセーブル信号が非活性化状態から活性化状態に遷移することに応答して前記セルフトレーニングモードから脱出して、前記ノーマルトレーニングモードに進入したということを感知するステップと、
前記クロックトレーニングモードイネーブル信号が活性化状態から非活性化状態に遷移することに応答して前記ノーマルトレーニングモードから脱出したことを感知するステップと、を含む請求項２８に記載の半導体装置の動作方法。
【請求項３０】
前記分周制御信号の論理レベルを変動するステップが、
クロックトレーニングモードイネーブル信号が非活性化状態から活性化状態に遷移することに応答して前記リセット信号をトグリングさせるステップをさらに含むことを特徴とする請求項２９に記載の半導体装置の動作方法。
【請求項１】
システムクロック及びデータクロックの入力を受けるクロック入力部と、
前記データクロックの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答して前記複数の多重位相データ分周クロックの位相の反転可否を決定するクロック分周部と、
前記複数の多重位相データ分周クロックのうちの所定の第１選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応して前記分周制御信号のレベルを決定する第１位相検出部と、
を具備する半導体装置。
【請求項２】
前記複数の多重位相データ分周クロックのうちの所定の第２選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応してトレーニング情報信号を生成する第２位相検出部と、
前記トレーニング情報信号を外部に伝送する信号伝送部と、
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック入力部が、アドレス信号及びコマンド信号の入力時点を同期させるためのクロックを外部から入力され、前記システムクロックとして出力するシステムクロック生成部と、
データ信号の入力時点を同期させるためのクロックを外部から入力され、前記データクロックとして出力するデータクロック生成部と、
を具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記クロック分周部が、
前記データクロックの周波数を分周してデータ分周クロックを生成する周波数分周部と、
前記データ分周クロックに応答して前記複数の多重位相データ分周クロックを生成し、前記分周制御信号に応答して前記複数の多重位相データ分周クロックの位相の反転可否を決定する位相分割部と、を具備することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記位相分割部が、
前記分周制御信号が活性化状態である時に前記複数の多重位相データ分周クロックの位相を反転して出力し、
前記分周制御信号が非活性化状態である時に前記複数の多重位相データ分周クロックの位相を反転せず、そのまま出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の多重位相データ分周クロックのうちの１つのクロックである前記第１選択クロックの位相が、前記データ分周クロックの位相と同じでもなく相反でもないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の多重位相データ分周クロックのうちの１つのクロックである前記第２選択クロックの位相が、前記データ分周クロックの位相と同じであるか、または相反であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１位相検出部が、
前記第１選択クロック及び前記システムクロックの位相を比較する位相比較部と、
前記位相比較部の出力信号を所定の回数繰り返し入力され、その結果に応答して前記分周制御信号及びセルフトレーニングモードディセーブル信号の論理レベルを変動する論理レベル変動部と、
を具備することを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記論理レベル変動部が、クロック整列トレーニング動作の開始に対応して、活性化されるセルフトレーニングモードイネーブル信号が活性化状態を維持する区間において、所定の回数繰り返し入力される前記位相比較部の出力信号に応答して前記分周制御信号及び前記セルフトレーニングモードディセーブル信号の論理レベルを変動することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記論理レベル変動部が、
前記セルフトレーニングモードイネーブル信号の活性化状態を維持する区間において、前記第１選択クロックに同期したカウントクロックを生成するカウントクロック生成部と、
前記カウントクロックに対応する時点ごとに入力される前記位相比較部の出力信号に応答して、論理レベルが順次決定される複数の比較情報信号を生成する比較情報信号生成部と、
前記複数の比較情報信号に応答して、前記セルフトレーニングモードディセーブル信号及び前記分周制御信号の論理レベルを決定する論理レベル決定部と、を具備することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記比較情報信号生成部が、直列のチェーン形態に接続された複数のフリップフロップを具備し、
前記カウントクロックに対応する時点ごとに前記位相比較部の出力信号が一番目のフリップフロップに入力されるようにすることで、前記カウントクロックのトグリングに応答して、それぞれの前記フリップフロップで順次それぞれの比較情報信号が生成されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記論理レベル決定部が、前記複数の比較情報信号の論理レベルがすべて決定された時点で、
前記複数の比較情報信号がすべて活性化される場合、前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を非活性化させ、
前記複数の比較情報信号がすべては活性化されず、前記複数の比較情報信号のうち少なくとも1つの信号が活性化される場合、前記分周制御信号を活性化させ、且つ前記セルフトレーニングモードディセーブル信号を非活性化させ、
前記複数の比較情報信号がすべて非活性化される場合、前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を活性化させることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記論理レベル決定部が、リセット信号に応答して前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を非活性化状態に初期化させることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１位相検出部が、クロック整列トレーニング動作の開始に対応して活性化されるクロック整列トレーニング進入制御信号及び前記セルフトレーニングモードディセーブル信号に応答して、前記セルフトレーニングモードイネーブル信号、ノーマルトレーニングモードイネーブル信号及び前記リセット信号の論理レベルをそれぞれ決定するトレーニング動作モード制御部をさらに具備することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１位相検出部が、前記セルフトレーニングモードイネーブル信号が活性化されると動作し、
前記第２位相検出部及び前記信号伝送部は、前記ノーマルトレーニングモードイネーブル信号が活性化されると動作することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記クロック整列トレーニング進入制御信号の活性化区間及び活性化時点は、モードレジスタセット(ＭＲＳ)に定義されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
システムクロック及びデータクロックの入力を受けるステップと、
前記データクロックの周波数を分周して、それぞれ所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成し、分周制御信号に応答してそれぞれの前記多重位相データ分周クロックの位相の反転可否を決定するステップと、
ノーマルトレーニングモード進入またはセルフトレーニングモード進入を感知するステップと、
前記感知するステップの結果によって前記セルフトレーニングモードに進入した場合、前記複数の多重位相データ分周クロックのうちの所定の第１選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応して前記分周制御信号の論理レベルを決定するステップと、
を含む半導体装置の動作方法。
【請求項１８】
前記感知するステップの結果によって前記ノーマルトレーニングモードに進入した場合、前記複数の多重位相データ分周クロックのうち、所定の第２選択クロックの位相を基準として前記システムクロックの位相を検出し、該検出結果に対応してトレーニング情報信号の論理レベルを決定するステップと、
前記トレーニング情報信号を外部に伝送するステップと、をさらに含む請求項１７に記載の半導体装置の動作方法。
【請求項１９】
前記複数の多重位相データ分周クロックを生成するステップが、
前記データクロックの周波数を分周してデータ分周クロックを生成するステップと、
前記分周制御信号が活性化されることに応答して、前記複数の多重位相データ分周クロックの位相を反転して出力するステップと、
前記分周制御信号が非活性化されることに応答して、前記複数の多重位相データ分周クロックの位相を反転せずにそのまま出力するステップと、を含むことを特徴とする請求項１８に記載の半導体装置の動作方法。
【請求項２０】
前記複数の多重位相データ分周クロックのうちの１つのクロックである前記第１選択クロックの位相が、前記データ分周クロックの位相と同じでもなく相反でもないことを特徴とする請求項１９に記載の半導体装置の動作方法。
【請求項２１】
前記複数の多重位相データ分周クロックのうちの１つのクロックである前記第２選択クロックの位相が、前記データ分周クロックの位相と同じであるか、または相反であることを特徴とする請求項２０に記載の半導体装置の動作方法。
【請求項２２】
前記分周制御信号の論理レベルを決定するステップが、
前記セルフトレーニングモードに進入した場合に前記第１選択クロック及び前記システムクロックの位相を比較するステップと、
前記セルフトレーニングモードに進入した場合に前記位相を比較するステップの出力信号を所定の回数繰り返して入力され、その結果に応答して前記分周制御信号及びセルフトレーニングモードディセーブル信号の論理レベルを変動するステップと、を含むことを特徴とする請求項２０に記載の半導体装置の動作方法。
【請求項２３】
前記分周制御信号の論理レベルを変動するステップが、前記セルフトレーニングモードに進入してセルフトレーニングモードイネーブル信号が活性化状態を維持する区間において繰り返して入力される、前記位相を比較するステップの出力信号に応答して、前記分周制御信号及び前記セルフトレーニングモードディセーブル信号の論理レベルを変動するステップであることを特徴とする請求項２２に記載の半導体装置の動作方法。
【請求項２４】
前記分周制御信号の論理レベルを変動するステップが、
前記セルフトレーニングモードに進入した後、前記セルフトレーニングモードイネーブル信号の活性化区間において前記第１選択クロックに同期したカウントクロックを生成するステップと、
前記カウントクロックに対応する時点ごとに、前記位相を比較するステップの出力信号を繰り返し入力され、入力された信号に応答して、その論理レベルが順次決定される複数の比較情報信号を生成するステップと、
前記複数の比較情報信号に応答して前記セルフトレーニングモードディセーブル信号及び前記分周制御信号の論理レベルを決定するステップと、を含むことを特徴とする請求項２３に記載の半導体装置の動作方法。
【請求項２５】
前記複数の比較情報信号を生成するステップが、
前記カウントクロックのエッジごとに、前記位相を比較するステップの出力信号を繰り返し入力されるステップと、
前記繰り返し入力されるステップを通じて順次印加される前記位相を比較するステップの出力信号に応答してそれぞれの比較情報信号の論理レベルを順次決定するステップと、を含むことを特徴とする請求項２４に記載の半導体装置の動作方法。
【請求項２６】
前記セルフトレーニングモードディセーブル信号及び前記分周制御信号の論理レベルを決定するステップが、
前記複数の比較情報信号の論理レベルがすべて決定された時点で、前記複数の比較情報信号がすべて活性化される場合に前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を非活性化させるステップと、
前記複数の比較情報信号の論理レベルがすべて決定された時点で、前記複数の比較情報信号がすべては活性化されず、そのうち少なくとも1つ信号が活性化される場合に前記分周制御信号を活性化させ、且つ前記セルフトレーニングモードディセーブル信号を非活性化させるステップと、
前記複数の比較情報信号の論理レベルがすべて決定された時点で、前記複数の比較情報信号がすべて非活性化される場合に、前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を活性化させるステップと、を含むことを特徴とする請求項２５に記載の半導体装置の動作方法。
【請求項２７】
前記セルフトレーニングモードディセーブル信号及び前記分周制御信号の論理レベルを決定するステップが、リセット信号に応答して前記分周制御信号及び前記セルフトレーニングモードディセーブル信号を非活性化状態に初期化させるステップをさらに含むことを特徴とする請求項２６に記載の半導体装置の動作方法。
【請求項２８】
前記分周制御信号の論理レベルを変動するステップが、
前記セルフトレーニングモードに進入した後前記セルフトレーニングモードディセーブル信号が活性化される場合に前記セルフトレーニングモードイネーブル信号を非活性化させるステップと、
前記セルフトレーニングモードに進入した後前記セルフトレーニングモードディセーブル信号が非活性化される場合に前記セルフトレーニングモードイネーブル信号を活性化させるステップと、をさらに含むことを特徴とする請求項２７に記載の半導体装置の動作方法。
【請求項２９】
前記感知するステップが、クロックトレーニングモードイネーブル信号が非活性化状態から活性化状態に遷移することに応答して、前記セルフトレーニングモードに進入したことを感知するステップと、
前記クロックトレーニングモードイネーブル信号の活性化区間で前記セルフトレーニングモードディセーブル信号が非活性化状態から活性化状態に遷移することに応答して前記セルフトレーニングモードから脱出して、前記ノーマルトレーニングモードに進入したということを感知するステップと、
前記クロックトレーニングモードイネーブル信号が活性化状態から非活性化状態に遷移することに応答して前記ノーマルトレーニングモードから脱出したことを感知するステップと、を含む請求項２８に記載の半導体装置の動作方法。
【請求項３０】
前記分周制御信号の論理レベルを変動するステップが、
クロックトレーニングモードイネーブル信号が非活性化状態から活性化状態に遷移することに応答して前記リセット信号をトグリングさせるステップをさらに含むことを特徴とする請求項２９に記載の半導体装置の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−５５４６２（Ｐ２０１１−５５４６２Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２０１０−８６９３４（Ｐ２０１０−８６９３４）
【出願日】平成２２年４月５日（２０１０．４．５）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２２年４月５日（２０１０．４．５）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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