ＰＬＬ回路の比較分周器の分周比を変調する変調信号を生成するΣΔ変調器。複数の直列接続された積分器（９ａ〜９ｃ）は、入力信号Ｆを積算するとともに、積算値が所定値を超えたときオーバーフロー信号ＯＦ１〜ＯＦ３を出力する。微分器（１０ａ〜１０ｅ）は各積分器（９ａ〜９ｃ）のオーバーフロー信号ＯＦ１〜ＯＦ３を転送する。加算器（１１）は微分器から出力される出力信号（ａ〜ｆ）に所定の係数を乗算し、その乗算値を加算する。終段の積分器（９ｃ）と、その前段の積分器（９ｂ）との間には、各積分器のクロック信号（ｆｐ）の分周信号に同期して積算値を転送する制御回路（１２）が接続されている。制御回路（１２）を設けることにより、次数を減少させることなく、変調信号の変調幅が減少される。 （もっと読む）

直接デジタル合成方式による周波数合成器は、入力（３）に存在する位相増分Ｍによって位相信号Ｐを周期的に増加するための位相アキュムレータ（１）と、位相信号Ｐの位相値に対応する正弦関数値を決定するため正弦関数値表をメモリーセルに記憶する記憶装置（６）と、時間対離散の正弦関数値を擬似アナログ正弦時間関数に変換するためのデジタル−アナログ変換器（１１）と、擬似アナログ正弦時間関数を平滑化するためのアンチエイリアシングローパスフィルタ（１６）とを備える。直接デジタル合成方式による周波数合成器はさらに、記憶装置（６）とデジタル−アナログ変換器（１１）との間に接続された、時間対離散の正弦関数値に非周期的信号（ＮＳ）を重ね合わせる加算器（１９）を含む。 （もっと読む）

本発明は、データ信号DATAを用いてデータクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を検出する位相検出器に関する。データ信号DATAの遷移は、データクロックDATA-CLKの遷移と同期している。データクロックDATA-CLK及び参照クロックREF-CLKは同じ周波数を持つ。位相検出器は、第１のバイナリ信号ERRQを生成する第１の信号生成器を有する。そのパルス幅は、データ信号DATAの遷移とデータ信号DATAの遷移に隣接する第１の参照クロック信号CKQの遷移との間の第１の時間差ΔT1に等しい。第１の信号生成器は、第１の参照クロック信号CKQを受信する入力と、データ信号DATAを受信する入力とを有する。位相検出器は、第２のバイナリ信号ERRIを生成する第２の信号生成器を有する。第２のバイナリ信号ERRIのパルス幅は、データ信号DATAの遷移とそのデータ信号DATAの遷移に隣接する第２の参照クロック信号CKIの遷移との間の第２の時間差ΔT2に等しい。第２の信号生成器は、第２のバイナリ信号ERRIを受信する入力と、第２の参照信号CKIを受信する入力とを有する。位相検出器は、データクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を表す出力信号を生成する出力信号生成器を有する。出力信号は、ANDが論理AND演算を表すとき、ERRQ-2*(ERRQ AND ERRI)に等しいか、又はXORが論理XOR演算を表すとき、(ERRQ XOR ERRI)-ERRIに等しい。
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シグマデルタ変調器を有する可変周波数シンセサイザが提供される。そのようなシンセサイザは瞬時的な周波数が変化しても正確な平均周波数を与える。シグマデルタ変調器はカスケード接続された複数のアキュムレータ段を有する。シグマデルタ変調器の一部をなすアキュムレータ（５１，５２，５３，５４）の少なくとも１つの入力値は、ある因子の乗算されたオーバーフロー信号（ｏｆ１，ｏｆ２，ｏｆ３，ｏｆ４）に等しい第２成分を有する。このフィードバックは瞬時的な周波数の最大変動を減らす。位相検出器、チャージポンプ及びＶＣＯの非線形性に起因して生じる位相ジッタはそれ故に減少する。

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【課題】 位相誤差信号に周波数差を加味した変形を加えることにより、周波数が離れているときでも短時間で位相同期を達成する。
【解決手段】 周波数が離れているときに生じる位相誤差信号の不連続なジャンプをジャンプ検出部３０において検出し、検出信号により状態記憶部３２の状態を遷移させる。保持部３４において、状態記憶部３２の状態に応じて位相誤差信号を修正して周波数位相誤差信号とする。 （もっと読む）