位相周波数検出器およびそれが組み込まれた位相ロックループ回路
【課題】 位相誤差信号に周波数差を加味した変形を加えることにより、周波数が離れているときでも短時間で位相同期を達成する。
【解決手段】 周波数が離れているときに生じる位相誤差信号の不連続なジャンプをジャンプ検出部30において検出し、検出信号により状態記憶部32の状態を遷移させる。保持部34において、状態記憶部32の状態に応じて位相誤差信号を修正して周波数位相誤差信号とする。
【解決手段】 周波数が離れているときに生じる位相誤差信号の不連続なジャンプをジャンプ検出部30において検出し、検出信号により状態記憶部32の状態を遷移させる。保持部34において、状態記憶部32の状態に応じて位相誤差信号を修正して周波数位相誤差信号とする。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、2つの信号間の位相差を表わす位相誤差信号の時間的変化から2つの信号間の周波数誤差を検出して位相誤差信号を修正して出力する位相周波数検出器およびそれが組み込まれた位相ロックループ回路に関する。
【0002】
【従来の技術】IF(中間周波)信号から搬送波を再生するためにPLL(位相ロックループ)回路が使用されている。この場合において、入力されたIF信号に90°位相が相異なる2つの再生搬送波が乗算されてI相信号およびQ相信号からなるベースバント信号が生成される。これらをA/D変換器でディジタル信号に変換し、tan-1(Q/I)の値が格納されているROMにアドレスとしてI相およびQ相信号の値を与えることにより、入力信号と再生搬送波との間の位相誤差信号が生成される。生成された位相誤差信号から低域通過フィルタで高域成分を除いたもので再生搬送波の周波数が制御される。
【0003】
【発明が解決しようとする課題】上記のようにして生成される位相誤差信号は関数tan-1の周期性のために±180°の範囲内で周期的に変化する。そのため、入力信号の周波数と再生搬送波の周波数が離れている場合、同期できなかったり同期するまでの時間が著しく長くなるという問題がある。
【0004】したがって本発明の目的は、2つの信号間の位相誤差に周波数差を加味した周波数位相誤差信号を生成する位相周波数検出器、およびそれが組み込まれて2つの信号の周波数が離れている場合でも短時間で同期を達成し得る位相ロックループ回路を提供することにある。
【0005】
【課題を解決するための手段】本発明によれば、2つの信号間の位相誤差を表わす位相誤差信号の時間的変化に基づき2つの信号間の周波数誤差を検出して出力する周波数誤差検出部と、該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを具備する位相周波数検出器が提供される。
【0006】本発明によれば、入力信号の位相を発振器の出力信号の位相と比較して2つの信号の間の位相誤差を表わす位相誤差信号を出力する位相比較器と、該位相誤差信号の時間的変化に基づき2つの信号間の周波数誤差を検出して出力する周波数誤差検出部と該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを含む位相周波数検出器と、該周波数位相誤差信号に含まれる低周波数成分のみを通過させる低域通過フィルタと、該低域通過フィルタの出力に応じた周波数の信号を出力する前記発振器とを具備する位相ロックループ回路もまた提供される。
【0007】
【発明の実施の形態】図1は入力信号に再生搬送波を同期させる従来のPLL回路の構成を示す。図1において、電圧制御発振器10の出力から90°移相器12によって位相が90°だけ異なる2つの搬送波が形成され、乗算器14,16で入力信号に乗算されてI相信号およびQ相信号が生成される。これらはA/D変換器18,20でディジタル信号に変換され、ROM22にアドレスとして与えられる。ROM22からは位相誤差tan-1(Q/I)が出力され、低域通過フィルタ24およびD/A変換器26を経て電圧制御発振器10へ周波数制御信号として与えられる。
【0008】図2の(a)欄は電圧制御発振器10の周波数が入力信号の周波数から離れているときの位相誤差信号の時間変化を示す。図2(a)からわかるように、両者に一定の周波数差があるとき、位相誤差は時間とともに一定速度で増加し、最大値(+180°)に達すると最小値(−180°)まで不連続にジャンプする。周波数の大小関係が図2(a)と逆である場合には、図3の(a)欄に示すように位相誤差信号は一定速度で減少し、最小値(−180°)に達したら最大値(+180°)へ不連続にジャンプする。
【0009】本発明では、これらの位相ジャンプの方向を検出することによって両信号の周波数の大小関係を決定するための信号を生成する。すなわち、図2(a)の場合、位相誤差信号の微分、すなわち、位相誤差信号の前回値からの変化分は図2の(b)欄に示すようになる。これを負の比較値(例えば−90°)と比較することによって負方向への位相のジャンプを検出して図2の(c)欄に示すようにアップ信号を生成する。また、図3R>3(b)に示すように、正の比較値(例えば+90°)と比較することによって、正方向への位相ジャンプを検出し、図3(c)に示すようにダウン信号を生成する。
【0010】図4は本発明の一実施例に係る位相周波数検出器の構成を示す。ジャンプ検出部30は、位相比較器(例えば図1の乗算器14,16およびROM22)からの位相誤差信号から前述のようにして位相ジャンプを検出してアップ信号またはダウン信号を出力する。状態記憶部32は2つの信号の周波数の大小関係に対応する状態を保持し、アップ信号およびダウン信号に応じてその状態を遷移させる。保持部34は状態記憶部32が出力する、周波数の大小関係に対応する状態に応じて位相誤差信号を通過させあるいは保持する。
【0011】図5はジャンプ検出部30の構成を示す。フリップフロップ36はクロック(図示せず)に同期して位相誤差信号を保持する。減算器38は位相誤差信号の現在値からフリップフロップ36に保持された前回値を差し引いて前回値からの差分すなわち微分を生成する。比較器40は減算器38の出力を負の比較値例えば−90°と比較し、それよりも低ければ図2(c)に示すようなアップ信号を出力する。比較器42は減算器38の出力を正の比較値たとえば+90°と比較しそれよりも高ければ図3(c)に示すようにダウン信号を出力する。
【0012】図4の状態記憶部32はたとえば図6に示すように、オーバーフローおよびアンダーフロー制御のついたアップダウンカウンタ44で実現される。アップダウンカウンタ44の状態遷移図を図8に示す。図8において“state1”は一方の信号の周波数が他方よりも大である状態を示し、“state−1”はその逆の状態を示し、“state0”は両者の周波数がほぼ等しい状態を示す。状態“state1”でダウン信号が入力されると“state0”に遷移し、さらにダウン信号が入力されると“state−1”に遷移し、さらにダウン信号が入力されると“state−1”に停まる。“state−1”でアップ信号が入力されると“state0”へ遷移し、さらにアップ信号が入力されると“state1”へ遷移し、さらにアップ信号が入力されると“state1”に停まる。
【0013】図7は図4の保持部34の詳細の一例を示す。OR回路48の出力は、状態が“state0”から“state1”へ変化したときまたは“state0”から“state−1”へ変化したとき、“偽”から“真”へと変化する。ラッチ46はこのとき位相誤差信号をラッチして周波数位相誤差信号として出力する。状態が“state0”である間は位相誤差信号をそのまま通過させて周波数位相誤差信号として出力する。この結果、周波数位相誤差信号は図9中実線で示すようになる。図9からわかるように、2つの符号の周波数がほぼ等しい“state0”では周波数位相誤差信号は2つの信号の位相差に応じて直接的に変化し、“state1”または“state−1”では一定値に保たれる。したがって、この信号をPLL回路の周波数制御に用いれば、2つの信号の周波数が離れていても短時間で同期を達成することができる。
【0014】図10は本発明の位相周波数検出器を搬送波再生のためのPLL回路に用いた例を示す。図1との相異は、ROM22と低域通過フィルタ24の間に本発明の位相周波数検出器50が挿入されている点にある。位相周波数検出器50はROM22が出力する位相誤差信号から前述のようにして周波数差を検出してそれに基いて位相誤差信号を修正し、周波数位相誤差信号として出力する。これにより、入力信号と発振器10の出力の周波数が離れていても短期間で同期を達成することができる。
【0015】図11はPLL回路の他の例を示す。図10R>0のD/A変換器26および電圧制御発振器10に代えて、図11では数値制御発振器52およびD/A変換器54が使用されている。図12はPLL回路のさらに他の例を示す。図11の90°移相器12を使用する代わりに、図12では、2つの数値制御発振器56,58で互いに位相が90°異なる2つの信号をディジタル信号の形で発生し、2つのD/A変換器60,62でアナログ信号に変換して乗算器14,16に与えている。
【0016】図13は本発明の位相周波数検出器の他の例を示す。図4の保持部34に代えて図13の位相周波数検出器では拡大部64が使用される。図14は拡大部64の詳細な構成を示す。セレクタ66はstate1,state0,state−1に対してそれぞれ180°,0°,−180°を選択して出力する。加算器68は位相誤差信号にセレクタ66が選択した値を加算して周波数位相誤差検出信号として出力する。図15の実線はこの周波数位相誤差信号を示す。state1およびstate−1では2つの信号の周波数の大小関係に応じて誤差信号が拡大されるので、周波数が離れていても短時間で同期を達成することができる。
【0017】図16および図17はそれぞれ図4および図13の位相周波数検出器に、2つの信号の周波数が一致してPLLがロックしたことを示すロック検出信号を出力するロック検出部70を付加したものを示す。ロック検出部70は例えば図18に示すようにカウンタ72で実現される。カウンタ72のリセット入力には信号“state0”が接続され、ロック信号はカウンタ72のキャリ出力から取り出される。キャリ出力はカウンタ72のホールド入力に接続される。図19に示すように、状態がstate0のときカウンタ72はアップカウントされ、それ以外のstate1またはstate−1のときリセットされる。state0が所定回数続くとカウンタ72はカウンタ72からキャリが出力されその値でホールドされる。すなわち、所定の保護時間の間state0が続くと位相同期が確立したとしてロック信号が出力される。保護時間の長さはループの応答時間等を考慮して決められる。
【0018】
【発明の効果】以上説明したように本発明によれば、位相誤差に周波数差を加味した周波数位相誤差信号が得られ、これを用いてPLLを制御することにより2つの信号間で周波数が離れている場合でも短時間で同期を達成することができる。
【図面の簡単な説明】
【図1】従来のPLL回路を示すブロック図である。
【図2】2つの信号間で周波数が離れている場合の位相誤差信号、その微分およびアップ信号を表わす波形図である。
【図3】周波数の大小関係が図2と逆の場合の位相誤差信号、その微分およびダウン信号を表わす波形図である。
【図4】本発明の一実施例に係る位相周波数検出器の構成を示すブロック図である。
【図5】ジャンプ検出部30の詳細な構成を示す回路図である。
【図6】状態記憶部32の詳細な構成を示す回路図である。
【図7】保持部34の詳細な構成を示す回路図である。
【図8】状態記憶部32の状態遷移図である。
【図9】図4の回路の周波数位相誤差信号を示すグラフである。
【図10】本発明の位相周波数検出器を使用したPLL回路の一例のブロック図である。
【図11】本発明の位相周波数検出器を用いたPLL回路の他の例のブロック図である。
【図12】本発明の位相周波数検出器を用いたPLL回路の他の例のブロック図である。
【図13】本発明の位相周波数検出器の他の例を示すブロック図である。
【図14】拡大部64の詳細な構成を示す回路図である。
【図15】図13の回路の周波数位相誤差信号を示すグラフである。
【図16】ロック検出部70が付加された位相周波数検出器のブロック図である。
【図17】ロック検出部70が付加された位相周波数検出器の他の例のブロック図である。
【図18】ロック検出部70の詳細な構成を示す回路図である。
【図19】ロック検出部の動作を示す波形図である。
【符号の説明】
10…電圧制御発振器
12…90°移相器
14,16…乗算器
18,20…A/D変換器
22…ROM
24…低域通過フィルタ
26…D/A変換器
36…フリップフロップ
38…減算器
50…位相周波数検出器
【0001】
【発明の属する技術分野】本発明は、2つの信号間の位相差を表わす位相誤差信号の時間的変化から2つの信号間の周波数誤差を検出して位相誤差信号を修正して出力する位相周波数検出器およびそれが組み込まれた位相ロックループ回路に関する。
【0002】
【従来の技術】IF(中間周波)信号から搬送波を再生するためにPLL(位相ロックループ)回路が使用されている。この場合において、入力されたIF信号に90°位相が相異なる2つの再生搬送波が乗算されてI相信号およびQ相信号からなるベースバント信号が生成される。これらをA/D変換器でディジタル信号に変換し、tan-1(Q/I)の値が格納されているROMにアドレスとしてI相およびQ相信号の値を与えることにより、入力信号と再生搬送波との間の位相誤差信号が生成される。生成された位相誤差信号から低域通過フィルタで高域成分を除いたもので再生搬送波の周波数が制御される。
【0003】
【発明が解決しようとする課題】上記のようにして生成される位相誤差信号は関数tan-1の周期性のために±180°の範囲内で周期的に変化する。そのため、入力信号の周波数と再生搬送波の周波数が離れている場合、同期できなかったり同期するまでの時間が著しく長くなるという問題がある。
【0004】したがって本発明の目的は、2つの信号間の位相誤差に周波数差を加味した周波数位相誤差信号を生成する位相周波数検出器、およびそれが組み込まれて2つの信号の周波数が離れている場合でも短時間で同期を達成し得る位相ロックループ回路を提供することにある。
【0005】
【課題を解決するための手段】本発明によれば、2つの信号間の位相誤差を表わす位相誤差信号の時間的変化に基づき2つの信号間の周波数誤差を検出して出力する周波数誤差検出部と、該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを具備する位相周波数検出器が提供される。
【0006】本発明によれば、入力信号の位相を発振器の出力信号の位相と比較して2つの信号の間の位相誤差を表わす位相誤差信号を出力する位相比較器と、該位相誤差信号の時間的変化に基づき2つの信号間の周波数誤差を検出して出力する周波数誤差検出部と該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを含む位相周波数検出器と、該周波数位相誤差信号に含まれる低周波数成分のみを通過させる低域通過フィルタと、該低域通過フィルタの出力に応じた周波数の信号を出力する前記発振器とを具備する位相ロックループ回路もまた提供される。
【0007】
【発明の実施の形態】図1は入力信号に再生搬送波を同期させる従来のPLL回路の構成を示す。図1において、電圧制御発振器10の出力から90°移相器12によって位相が90°だけ異なる2つの搬送波が形成され、乗算器14,16で入力信号に乗算されてI相信号およびQ相信号が生成される。これらはA/D変換器18,20でディジタル信号に変換され、ROM22にアドレスとして与えられる。ROM22からは位相誤差tan-1(Q/I)が出力され、低域通過フィルタ24およびD/A変換器26を経て電圧制御発振器10へ周波数制御信号として与えられる。
【0008】図2の(a)欄は電圧制御発振器10の周波数が入力信号の周波数から離れているときの位相誤差信号の時間変化を示す。図2(a)からわかるように、両者に一定の周波数差があるとき、位相誤差は時間とともに一定速度で増加し、最大値(+180°)に達すると最小値(−180°)まで不連続にジャンプする。周波数の大小関係が図2(a)と逆である場合には、図3の(a)欄に示すように位相誤差信号は一定速度で減少し、最小値(−180°)に達したら最大値(+180°)へ不連続にジャンプする。
【0009】本発明では、これらの位相ジャンプの方向を検出することによって両信号の周波数の大小関係を決定するための信号を生成する。すなわち、図2(a)の場合、位相誤差信号の微分、すなわち、位相誤差信号の前回値からの変化分は図2の(b)欄に示すようになる。これを負の比較値(例えば−90°)と比較することによって負方向への位相のジャンプを検出して図2の(c)欄に示すようにアップ信号を生成する。また、図3R>3(b)に示すように、正の比較値(例えば+90°)と比較することによって、正方向への位相ジャンプを検出し、図3(c)に示すようにダウン信号を生成する。
【0010】図4は本発明の一実施例に係る位相周波数検出器の構成を示す。ジャンプ検出部30は、位相比較器(例えば図1の乗算器14,16およびROM22)からの位相誤差信号から前述のようにして位相ジャンプを検出してアップ信号またはダウン信号を出力する。状態記憶部32は2つの信号の周波数の大小関係に対応する状態を保持し、アップ信号およびダウン信号に応じてその状態を遷移させる。保持部34は状態記憶部32が出力する、周波数の大小関係に対応する状態に応じて位相誤差信号を通過させあるいは保持する。
【0011】図5はジャンプ検出部30の構成を示す。フリップフロップ36はクロック(図示せず)に同期して位相誤差信号を保持する。減算器38は位相誤差信号の現在値からフリップフロップ36に保持された前回値を差し引いて前回値からの差分すなわち微分を生成する。比較器40は減算器38の出力を負の比較値例えば−90°と比較し、それよりも低ければ図2(c)に示すようなアップ信号を出力する。比較器42は減算器38の出力を正の比較値たとえば+90°と比較しそれよりも高ければ図3(c)に示すようにダウン信号を出力する。
【0012】図4の状態記憶部32はたとえば図6に示すように、オーバーフローおよびアンダーフロー制御のついたアップダウンカウンタ44で実現される。アップダウンカウンタ44の状態遷移図を図8に示す。図8において“state1”は一方の信号の周波数が他方よりも大である状態を示し、“state−1”はその逆の状態を示し、“state0”は両者の周波数がほぼ等しい状態を示す。状態“state1”でダウン信号が入力されると“state0”に遷移し、さらにダウン信号が入力されると“state−1”に遷移し、さらにダウン信号が入力されると“state−1”に停まる。“state−1”でアップ信号が入力されると“state0”へ遷移し、さらにアップ信号が入力されると“state1”へ遷移し、さらにアップ信号が入力されると“state1”に停まる。
【0013】図7は図4の保持部34の詳細の一例を示す。OR回路48の出力は、状態が“state0”から“state1”へ変化したときまたは“state0”から“state−1”へ変化したとき、“偽”から“真”へと変化する。ラッチ46はこのとき位相誤差信号をラッチして周波数位相誤差信号として出力する。状態が“state0”である間は位相誤差信号をそのまま通過させて周波数位相誤差信号として出力する。この結果、周波数位相誤差信号は図9中実線で示すようになる。図9からわかるように、2つの符号の周波数がほぼ等しい“state0”では周波数位相誤差信号は2つの信号の位相差に応じて直接的に変化し、“state1”または“state−1”では一定値に保たれる。したがって、この信号をPLL回路の周波数制御に用いれば、2つの信号の周波数が離れていても短時間で同期を達成することができる。
【0014】図10は本発明の位相周波数検出器を搬送波再生のためのPLL回路に用いた例を示す。図1との相異は、ROM22と低域通過フィルタ24の間に本発明の位相周波数検出器50が挿入されている点にある。位相周波数検出器50はROM22が出力する位相誤差信号から前述のようにして周波数差を検出してそれに基いて位相誤差信号を修正し、周波数位相誤差信号として出力する。これにより、入力信号と発振器10の出力の周波数が離れていても短期間で同期を達成することができる。
【0015】図11はPLL回路の他の例を示す。図10R>0のD/A変換器26および電圧制御発振器10に代えて、図11では数値制御発振器52およびD/A変換器54が使用されている。図12はPLL回路のさらに他の例を示す。図11の90°移相器12を使用する代わりに、図12では、2つの数値制御発振器56,58で互いに位相が90°異なる2つの信号をディジタル信号の形で発生し、2つのD/A変換器60,62でアナログ信号に変換して乗算器14,16に与えている。
【0016】図13は本発明の位相周波数検出器の他の例を示す。図4の保持部34に代えて図13の位相周波数検出器では拡大部64が使用される。図14は拡大部64の詳細な構成を示す。セレクタ66はstate1,state0,state−1に対してそれぞれ180°,0°,−180°を選択して出力する。加算器68は位相誤差信号にセレクタ66が選択した値を加算して周波数位相誤差検出信号として出力する。図15の実線はこの周波数位相誤差信号を示す。state1およびstate−1では2つの信号の周波数の大小関係に応じて誤差信号が拡大されるので、周波数が離れていても短時間で同期を達成することができる。
【0017】図16および図17はそれぞれ図4および図13の位相周波数検出器に、2つの信号の周波数が一致してPLLがロックしたことを示すロック検出信号を出力するロック検出部70を付加したものを示す。ロック検出部70は例えば図18に示すようにカウンタ72で実現される。カウンタ72のリセット入力には信号“state0”が接続され、ロック信号はカウンタ72のキャリ出力から取り出される。キャリ出力はカウンタ72のホールド入力に接続される。図19に示すように、状態がstate0のときカウンタ72はアップカウントされ、それ以外のstate1またはstate−1のときリセットされる。state0が所定回数続くとカウンタ72はカウンタ72からキャリが出力されその値でホールドされる。すなわち、所定の保護時間の間state0が続くと位相同期が確立したとしてロック信号が出力される。保護時間の長さはループの応答時間等を考慮して決められる。
【0018】
【発明の効果】以上説明したように本発明によれば、位相誤差に周波数差を加味した周波数位相誤差信号が得られ、これを用いてPLLを制御することにより2つの信号間で周波数が離れている場合でも短時間で同期を達成することができる。
【図面の簡単な説明】
【図1】従来のPLL回路を示すブロック図である。
【図2】2つの信号間で周波数が離れている場合の位相誤差信号、その微分およびアップ信号を表わす波形図である。
【図3】周波数の大小関係が図2と逆の場合の位相誤差信号、その微分およびダウン信号を表わす波形図である。
【図4】本発明の一実施例に係る位相周波数検出器の構成を示すブロック図である。
【図5】ジャンプ検出部30の詳細な構成を示す回路図である。
【図6】状態記憶部32の詳細な構成を示す回路図である。
【図7】保持部34の詳細な構成を示す回路図である。
【図8】状態記憶部32の状態遷移図である。
【図9】図4の回路の周波数位相誤差信号を示すグラフである。
【図10】本発明の位相周波数検出器を使用したPLL回路の一例のブロック図である。
【図11】本発明の位相周波数検出器を用いたPLL回路の他の例のブロック図である。
【図12】本発明の位相周波数検出器を用いたPLL回路の他の例のブロック図である。
【図13】本発明の位相周波数検出器の他の例を示すブロック図である。
【図14】拡大部64の詳細な構成を示す回路図である。
【図15】図13の回路の周波数位相誤差信号を示すグラフである。
【図16】ロック検出部70が付加された位相周波数検出器のブロック図である。
【図17】ロック検出部70が付加された位相周波数検出器の他の例のブロック図である。
【図18】ロック検出部70の詳細な構成を示す回路図である。
【図19】ロック検出部の動作を示す波形図である。
【符号の説明】
10…電圧制御発振器
12…90°移相器
14,16…乗算器
18,20…A/D変換器
22…ROM
24…低域通過フィルタ
26…D/A変換器
36…フリップフロップ
38…減算器
50…位相周波数検出器
【特許請求の範囲】
【請求項1】 2つの信号間の位相誤差を表わす位相誤差信号の時間的変化に基づき2つの信号間の周波数誤差を検出して出力する周波数誤差検出部と、該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを具備する位相周波数検出器。
【請求項2】 前記周波数誤差検出部は、前記位相誤差信号の微分を計算して出力する微分器と、該微分器の出力を上限値および下限値と比較して比較結果としてそれぞれアップ信号およびダウン信号を発生する比較器と、2つの信号の周波数の大小関係を表わす複数の状態の1つを保持し、該アップ信号およびダウン信号が発生したとき所定の規則に従って状態を遷移させ、現在の状態を前記周波数誤差を示す信号として出力する状態保持器とを含む請求項1記載の位相周波数検出器。
【請求項3】 前記状態保持器は、一方の信号の周波数が他方の信号の周波数よりも高い第1の状態、2つの信号の周波数の関係が第1の状態とは逆の関係にある第3の状態およびそれらのいずれでもない第2の状態からなる3つの状態のいずれかを保持し、該状態保持器が第1の状態を保持しているときにダウン信号が発生すると第1の状態を維持しアップ信号が発生すると第1の状態から第2の状態へ遷移し、該状態保持器が第2の状態を保持しているときにダウン信号が発生すると第1の状態に遷移しアップ信号が発生すると第3の状態へ遷移し、該状態保持器が第3の状態を保持しているときにダウン信号が発生すると第2の状態に遷移しアップ信号が発生すると第3の状態を維持する請求項2記載の位相周波数検出器。
【請求項4】 前記信号修正部は、前記状態保持器が第2の状態を出力するとき前記位相誤差信号を通過させて前記周波数位相誤差信号として出力し、第1の状態または第3の状態を出力するとき前記位相誤差信号をラッチして該周波数位相誤差信号として出力するラッチ回路を含む請求項3記載の位相周波数検出器。
【請求項5】 前記信号修正部は、前記状態保持器が第2の状態を出力するときゼロ値を選択し第1および第3の状態を出力するときそれぞれ負の値および正の値を選択するセレクタと、前記位相誤差信号に該セレクタの出力を加算して前記周波数位相誤差信号として出力する加算器とを含む請求項3記載の位相周波数検出器。
【請求項6】 前記状態保持器が所定期間連続して第2の状態を出力し続けるとき一方の信号が他方の信号にロックしたことを示すロック信号を出力するロック検出部をさらに具備する請求項3記載の位相周波数検出器。
【請求項7】 入力信号の位相を発振器の出力信号の位相と比較して2つの信号の間の位相誤差を表わす位相誤差信号を出力する位相比較器と、該位相誤差信号の時間的変化に基づき2つの信号間の周波数誤差を検出して出力する周波数誤差検出部と該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを含む位相周波数検出器と、該周波数位相誤差信号に含まれる低周波数成分のみを通過させる低域通過フィルタと、該低域通過フィルタの出力に応じた周波数の信号を出力する前記発振器とを具備する位相ロックループ回路。
【請求項8】 前記周波数誤差検出部は、前記位相誤差信号の微分を計算して出力する微分器と、該微分器の出力を上限値および下限値と比較して比較結果としてそれぞれアップ信号およびダウン信号を発生する比較器と、2つの信号の周波数の大小関係を表わす複数の状態の1つを保持し、該アップ信号およびダウン信号が発生したとき所定の規則に従って状態を遷移させ、現在の状態を前記周波数誤差を示す信号として出力する状態保持器とを含む請求項7記載の位相ロックループ回路。
【請求項9】 前記状態保持器は、一方の信号の周波数が他方の信号の周波数よりも高い第1の状態、2つの信号の周波数の関係が第1の状態とは逆の関係にある第3の状態およびそれらのいずれでもない第2の状態からなる3つの状態のいずれかを保持し、該状態保持器が第1の状態を保持しているときにダウン信号が発生すると第1の状態を維持しアップ信号が発生すると第1の状態から第2の状態へ遷移し、該状態保持器が第2の状態を保持しているときにダウン信号が発生すると第1の状態に遷移しアップ信号が発生すると第3の状態へ遷移し、該状態保持器が第3の状態を保持しているときにダウン信号が発生すると第2の状態に遷移しアップ信号が発生すると第3の状態を維持する請求項8記載の位相ロックループ回路。
【請求項10】 前記信号修正部は、前記状態保持器が第2の状態を出力するとき前記位相誤差信号を通過させて前記周波数位相誤差信号として出力し、第1の状態または第3の状態を出力するとき前記位相誤差信号をラッチして該周波数位相誤差信号として出力するラッチ回路を含む請求項9記載の位相ロックループ回路。
【請求項11】 前記信号修正部は、前記状態保持器が第2の状態を出力するときゼロ値を選択し第1および第3の状態を出力するときそれぞれ負の値および正の値を選択するセレクタと、前記位相誤差信号に該セレクタの出力を加算して前記周波数位相誤差信号として出力する加算器とを含む請求項9記載の位相ロックループ回路。
【請求項12】 前記状態保持器が所定期間連続して第2の状態を出力し続けるとき発振器の出力信号が入力信号にロックしたことを示すロック信号を出力するロック検出部をさらに具備する請求項9記載の位相ロックループ回路。
【請求項1】 2つの信号間の位相誤差を表わす位相誤差信号の時間的変化に基づき2つの信号間の周波数誤差を検出して出力する周波数誤差検出部と、該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを具備する位相周波数検出器。
【請求項2】 前記周波数誤差検出部は、前記位相誤差信号の微分を計算して出力する微分器と、該微分器の出力を上限値および下限値と比較して比較結果としてそれぞれアップ信号およびダウン信号を発生する比較器と、2つの信号の周波数の大小関係を表わす複数の状態の1つを保持し、該アップ信号およびダウン信号が発生したとき所定の規則に従って状態を遷移させ、現在の状態を前記周波数誤差を示す信号として出力する状態保持器とを含む請求項1記載の位相周波数検出器。
【請求項3】 前記状態保持器は、一方の信号の周波数が他方の信号の周波数よりも高い第1の状態、2つの信号の周波数の関係が第1の状態とは逆の関係にある第3の状態およびそれらのいずれでもない第2の状態からなる3つの状態のいずれかを保持し、該状態保持器が第1の状態を保持しているときにダウン信号が発生すると第1の状態を維持しアップ信号が発生すると第1の状態から第2の状態へ遷移し、該状態保持器が第2の状態を保持しているときにダウン信号が発生すると第1の状態に遷移しアップ信号が発生すると第3の状態へ遷移し、該状態保持器が第3の状態を保持しているときにダウン信号が発生すると第2の状態に遷移しアップ信号が発生すると第3の状態を維持する請求項2記載の位相周波数検出器。
【請求項4】 前記信号修正部は、前記状態保持器が第2の状態を出力するとき前記位相誤差信号を通過させて前記周波数位相誤差信号として出力し、第1の状態または第3の状態を出力するとき前記位相誤差信号をラッチして該周波数位相誤差信号として出力するラッチ回路を含む請求項3記載の位相周波数検出器。
【請求項5】 前記信号修正部は、前記状態保持器が第2の状態を出力するときゼロ値を選択し第1および第3の状態を出力するときそれぞれ負の値および正の値を選択するセレクタと、前記位相誤差信号に該セレクタの出力を加算して前記周波数位相誤差信号として出力する加算器とを含む請求項3記載の位相周波数検出器。
【請求項6】 前記状態保持器が所定期間連続して第2の状態を出力し続けるとき一方の信号が他方の信号にロックしたことを示すロック信号を出力するロック検出部をさらに具備する請求項3記載の位相周波数検出器。
【請求項7】 入力信号の位相を発振器の出力信号の位相と比較して2つの信号の間の位相誤差を表わす位相誤差信号を出力する位相比較器と、該位相誤差信号の時間的変化に基づき2つの信号間の周波数誤差を検出して出力する周波数誤差検出部と該周波数誤差検出部の出力に応じて該位相誤差信号を修正して周波数位相誤差信号として出力する信号修正部とを含む位相周波数検出器と、該周波数位相誤差信号に含まれる低周波数成分のみを通過させる低域通過フィルタと、該低域通過フィルタの出力に応じた周波数の信号を出力する前記発振器とを具備する位相ロックループ回路。
【請求項8】 前記周波数誤差検出部は、前記位相誤差信号の微分を計算して出力する微分器と、該微分器の出力を上限値および下限値と比較して比較結果としてそれぞれアップ信号およびダウン信号を発生する比較器と、2つの信号の周波数の大小関係を表わす複数の状態の1つを保持し、該アップ信号およびダウン信号が発生したとき所定の規則に従って状態を遷移させ、現在の状態を前記周波数誤差を示す信号として出力する状態保持器とを含む請求項7記載の位相ロックループ回路。
【請求項9】 前記状態保持器は、一方の信号の周波数が他方の信号の周波数よりも高い第1の状態、2つの信号の周波数の関係が第1の状態とは逆の関係にある第3の状態およびそれらのいずれでもない第2の状態からなる3つの状態のいずれかを保持し、該状態保持器が第1の状態を保持しているときにダウン信号が発生すると第1の状態を維持しアップ信号が発生すると第1の状態から第2の状態へ遷移し、該状態保持器が第2の状態を保持しているときにダウン信号が発生すると第1の状態に遷移しアップ信号が発生すると第3の状態へ遷移し、該状態保持器が第3の状態を保持しているときにダウン信号が発生すると第2の状態に遷移しアップ信号が発生すると第3の状態を維持する請求項8記載の位相ロックループ回路。
【請求項10】 前記信号修正部は、前記状態保持器が第2の状態を出力するとき前記位相誤差信号を通過させて前記周波数位相誤差信号として出力し、第1の状態または第3の状態を出力するとき前記位相誤差信号をラッチして該周波数位相誤差信号として出力するラッチ回路を含む請求項9記載の位相ロックループ回路。
【請求項11】 前記信号修正部は、前記状態保持器が第2の状態を出力するときゼロ値を選択し第1および第3の状態を出力するときそれぞれ負の値および正の値を選択するセレクタと、前記位相誤差信号に該セレクタの出力を加算して前記周波数位相誤差信号として出力する加算器とを含む請求項9記載の位相ロックループ回路。
【請求項12】 前記状態保持器が所定期間連続して第2の状態を出力し続けるとき発振器の出力信号が入力信号にロックしたことを示すロック信号を出力するロック検出部をさらに具備する請求項9記載の位相ロックループ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
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【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2000−101426(P2000−101426A)
【公開日】平成12年4月7日(2000.4.7)
【国際特許分類】
【出願番号】特願平10−266765
【出願日】平成10年9月21日(1998.9.21)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成12年4月7日(2000.4.7)
【国際特許分類】
【出願日】平成10年9月21日(1998.9.21)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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