【課題】周波数オフセットによるジッタ耐性の低下を防止するクロックデータリカバリー回路を提供する。
【解決手段】ディジタル制御発振器１０７における発振周波数の変化が矩形パルス状になるようにし、その周波数変化パルスの高さと幅を制御パラメータとしてディジタル制御回路１０４、１０５、１０６に与える。 （もっと読む）

【課題】入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。
【解決手段】入力される水平同期信号（H-sync）は、逓倍ＰＬＬ回路２から出力される、周期が等しく、１／４周期分づつずれた位相関係の４種の第１〜第４サンプリングクロックによりサンプリング回路でそれぞれサンプリングされ、各サンプリングクロックに位相同期した４種の水平同期出力データが生成され、これらはさらに加算回路６で加算されて加算水平同期出力データが生成された後、位相比較器１３に入力され、分周器１４で分周されたシステムクロック（第１サンプリングクロック）と位相比較される。 （もっと読む）

【課題】位相比較器出力のビット数を極端に増やすことなくループを安定化するとともに、ループ誤差の低減と収束の応答性の向上を実現する。
【解決手段】ＤＣＯ回路１０２の入力は、第１の可変利得回路１０３を介して位相比較器１０１の出力に接続される。また、設定値Ａを設定する手段１０４と、分周比Ｎを入力する手段１０６を持ち、設定値Ａを第１の可変利得回路１０３と等価な利得Ｇ₂を有する第２の可変利得回路１０５で変換し、第１の加算回路１０７で分周比Ｎから減じた後、第１の可変利得回路１０３の出力と加算するための第２の加算回路１０８を持たせる。 （もっと読む）

【課題】使用予定のダウンコンバータが複数ある場合でも、位相雑音を適切に除去する。
【解決手段】位相雑音除去回路３１では、位相雑音量検出器４１は、ダウンコンバータ２２から供給されるIF信号から位相雑音量を検出し、ゲイン決定回路４２は、位相雑音量に応じた、IF信号に対する位相同期で用いられるループゲインを示す対照表を複数有し、その複数の対照表のうちの１つに基づいて、検出される位相雑音量に応じたループゲインを決定し、位相同期回路４３は、決定されたループゲインに基づいて、IF信号の位相雑音を除去する。本発明は、例えば、TV受像機等に適用できる。 （もっと読む）

【課題】 ループゲインを大きくすることができ、ループ利得が上がらない場合でも、ロック時の位相ノイズを良化できるＰＬＬ回路を提供する。
【解決手段】 入力端子１からの基準周波数を第１，３の分周器２，９で分周し、ＶＣＯ８からの出力と発振器１３からの出力をミキサ１４で合成し、ＭＣＦ１５ａで周波数を選択して、第２，４の分周器３，１０で分周し、第１，第２の分周器２，３からの出力を位相比較器４で位相比較し、ＬＰＦ５で平滑化し、第３，第４の分周器９，１０からの出力を位相進み／遅れ検出器１１で位相の進み又は遅れを検出し、積分器１２で積分して電圧を出力し、加算器６でＬＰＦ５からの出力と積分器１２からの出力を加算してＶＣＯ８に出力し、ＭＣＦ１５ａからの出力を増幅器１６で増幅して出力端子１７に出力し、基準周波数に対して発振器１３での周波数を調整するＰＬＬ回路である。 （もっと読む）

【課題】 ＡＤ変換器への入力レベルが変化したときに、ＰＬＬ制御が正常に動作しない状況を防止して周波数ずれの発生を防止できる周波数シンセサイザを提供する。
【解決手段】 キャリアリムーブ１６と、逆回転ベクトル乗算部１７と、位相の時間差検出部１８と、加算器１９と、位相差の累積加算部２０と、ループフィルタ２１と、パラメータ出力部２５と、振幅情報検出部２６と、フィルタ２７と、乗算器２８とをＦＰＧＡで構成し、振幅情報検出部２６で検出された振幅情報を元に得られるＡＧＣ回路における補正値をアンロック検出手段が監視し、当該値が適正範囲内であれば、ＰＬＬ制御におけるロック（同期）処理を行い、当該値が適正範囲外であれば、ＰＬＬ制御におけるアンロックを検出するようにした周波数シンセサイザである。 （もっと読む）

【課題】 入力信号に精度良く同期した信号を迅速に生成する。
【解決手段】
直交信号生成部１１０Ａが、信号源９１０からの信号ＳＩＡに含まれる角周波数ω_Cのパイロット信号の位相を反映し、互いの直交化が図られた信号ＰＳＡ₁，ＰＳＡ₂を生成する。これらの信号ＰＳＡ₁，ＰＳＡ₂に基づいて、位相算出部１２０Ａが、パイロット信号の位相を算出する。こうして算出されたパイロット信号の位相に基づいて、基準信号生成部１３０Ａが、パイロット信号と所定関係にある基準信号ＢＳＡを生成する。そして、基準信号ＢＳＡを利用して、信号加工部１４０が、信号ＳＩＡを加工する。 （もっと読む）

無線通信装置内で発振器信号を生成する技法を説明する。位相同期ループ（ＰＬＬ）を使用して選択された周波数チャネルの発振器信号を生成することができる。異なるＰＬＬ設定を周波数チャネルのＰＬＬ内のブロックに使用することができる。異なるＰＬＬ設定は、異なるＰＬＬループ帯域幅、チャージポンプ電流の異なる量、高分周比および低分周比の異なるセットに関連する異なる周波数方程式、異なるプリスケーラ比および／または異なる整数分周比に関連する異なる分周方式、スーパーヘテロダイン受信機または送信機の高側注入または低側注入、ならびに／あるいは発振器などの１つまたは複数の回路ブロックに対する異なる供給電圧に対するものとすることができる。ＰＬＬ設定の適切なセットを、シュプールに起因する悪影響を軽減できるように周波数チャネル毎に選択することができる。
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【課題】制御信号だけではなく、周波数も制御可能な変調機能を有する発振器、及びその発振器を用いた位相同期ループ回路を提供する。
【解決手段】出力信号の帰還信号と基準信号との位相を比較して、位相差を示す信号を出力する位相検出器１０８１と、位相検出器１０８１の出力信号が供給され、位相差をなくすための制御信号を出力するループフィルタ１０８２と、ループフィルタ１０８２からの制御信号に基づく周波数で発振する発振器１０８３とを備え、発振器１０８３は、制御信号に変調信号を加えることによって周波数を変調する変調手段を備える位相同期ループ回路（ＰＬＬ回路）。 （もっと読む）

【課題】高精度な発振回路を提供する。
【解決手段】例えば、奇数段のインバータ回路ＩＶを含んだ複数のリングオシレータ部ＲＯ１，ＲＯ２と、このＲＯ１，ＲＯ２の出力ノードＲＯ＿Ｏ１，ＲＯ＿Ｏ２の信号を加算する加算部ＡＤＤを設ける。そして、このＡＤＤの加算結果をクロック信号として出力ノードＯＳＣ＿Ｏから出力すると共に、この出力ノードＯＳＣ＿ＯをＲＯ１，ＲＯ２の入力ノードＲＯ＿Ｉ１，ＲＯ＿Ｉ２に帰還する。これによって、例えばＲＯ１，ＲＯ２の遅延時間がそれぞれ標準偏差σの正規分布に基づいてばらつく場合に、ＯＳＣ＿Ｏから得られるクロック信号のばらつきをσ／√２とすることが可能となる。 （もっと読む）

【課題】水晶の発振周波数温特の3次成分を補償するように３次温特補償電圧を制御したとき、広帯域にわたって制御しやすい３次温特補償電圧発生回路を提供する。
【解決手段】１次成分信号発生装置の出力を受けて3次関数で変化する信号を発生する3次成分信号発生装置１と、3次成分信号を増幅する第1の増幅率非線形可変増幅装置４と、１次成分信号を増幅する第1の増幅率線形可変増幅装置５と、それぞれの可変増幅装置の増幅率を制御信号により可変させる制御装置７と、それぞれの出力信号を加算し出力する加算器８とを備え、前記第1の増幅率非線形可変増幅装置４の増幅率可変量を、前記制御装置７からの制御信号に対して指数関数的に大きくすることにより、周波数軸での３次成分の制御分解能を一定とする。 （もっと読む）

【課題】入力信号のシンボルタイミングを再生するシンボルタイミングリカバリ回路の再生精度を向上させる。
【解決手段】Ａ／Ｄ変換器１は、入力信号をクロックCLK1でサンプリングする。ＦＩＲフィルタ２は、サンプリングデータからゼロクロス点／データ識別点のデータを生成する。間引き回路３は、クロックCLK2を利用してＦＩＲフィルタ２の出力を間引く。位相比較器４は、間引き回路３の出力信号の位相誤差Δθを検出する。ＮＣＯ２０は、位相誤差Δθを積分して位相信号θを生成する。タップ係数演算部７は、位相信号θに従ってＦＩＲフィルタ２のタップ係数を生成する。ＮＣＯ２０において、位相信号θが「π」を超えたとこには、その位相信号θから「２π＋Δθ」を減算する。 （もっと読む）

【課題】入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することができるＰＬＬ回路、記録装置及びクロック信号生成方法を提供する。
【解決手段】所定の周波数を有する入力信号に同期したクロック信号を生成するＰＬＬ回路１００を提供する。このＰＬＬ回路１００は、クロック信号を発振する発振器１１０と、発振器１１０が発振したクロック信号をサンプリングクロックとして用いて、入力信号をデジタル信号に変換する変換器１２０と、発振器１１０が発振したクロック信号を分周し、比較クロック信号としてフィードバックする分周器１４０と、変換器１２０が変換したデジタル信号の振幅値を正規化する正規化器１３０と、正規化器１３０が正規化したデジタル信号と分周器１４０がフィードバックした比較クロック信号との位相差を減少させるように、発振器１１０が発振するクロック信号の位相を制御する発振制御器１５０と、を備える。 （もっと読む）

【課題】ＤＣＯ利得正規化回路を用いることなく制御感度を適切に推定することで、デジタル制御発振器の発振周波数が変化しても位相雑音特性が変化しないＡＤＰＬＬ周波数シンセサイザを提供する。
【解決手段】周波数設定ワードがＦＣＷ０からＦＣＷ２へ変更される場合、制御感度推定部１２は、ダミーであるＦＣＷ１である時の発振周波数ｆ１をまず測定し、次にＦＣＷ２である時の発振周波数ｆ２を測定する。そして、制御感度推定部１２は、発振周波数ｆ１及びｆ２の値からＦＣＷ２時の制御感度Ｋ_DCO２を計算する。ループフィルタ１３は、制御感度Ｋ_DCO２の値に基づいて、予め設計した固有周波数ω_n及びダンピングファクタζとなるように、フィルタ係数α２及びρ２の値を決定する。 （もっと読む）

位相ロックループ（２００）は、サンプラー（２０２）、位相検出器（２１０）、ループフィルタ（２１２）、ＶＣＯ（２１４）を含む。ループは、ループのフィードバックパス中に分割器を必要とすることなく周波数逓倍を達成する。ＶＣＯ（２１４）は、サンプラーのナイキストレートより上で動作され、ループが偽信号化された信号上にロックすることを引き起こす。ＶＣＯ出力周波数中のあらゆる変動（即ち、ジッターまたは位相ノイズ）は、周波数分割器に通常関連付けられる減衰無しで、１対１で位相検出器（２１０）にフィードバックされる。ループゲインは従って、高い閉ループ周波数逓倍を提供するループにおいてでも、高く保つことができる。一変形によると、高調波発生器（５４０）がＶＣＯとサンプラーの間に置かれ、よってループがＶＣＯ周波数の高調波上にロックすることを引き起こす。開ループゲインと精度はよって更に向上される。
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【課題】入力信号の欠落により発生する出力クロック信号のずれを適切に補正しつつ、入力信号に同期した出力クロック信号を生成することができるクロック生成回路を提供する。
【解決手段】所定の周波数を有する入力信号を所定の逓倍比で逓倍して出力クロック信号を生成するクロック生成回路１０を提供する。このクロック生成回路１０は、入力信号を逓倍して出力クロック信号を生成するＰＬＬ回路１００と、ＰＬＬ回路１００の逓倍比を変更する補正回路２００と、を備え、補正回路２００は、入力信号に同期した入力同期信号と出力クロック信号に同期した出力同期信号との時間差が減少するにように、入力信号の１周期より長い補正周期毎の補正区間においてのみＰＬＬ回路１００の逓倍比を所定の逓倍比から当該所定の逓倍比を増加又は減少した逓倍比に変更し、ＰＬＬ回路１００は、補正区間において、変更された逓倍比で入力信号を逓倍する。 （もっと読む）

【課題】 ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。
【解決手段】 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることで、上記課題を解決することができる。 （もっと読む）

【課題】制御特性を向上させることが可能なパイロットＰＬＬ回路を提供することを目的とする。
【解決手段】制御データを与えられて出力周波数が変化するＮＣＯ３１、出力周波数を与えられ第１の周波数の余弦波データを出力するＲＯＭテーブル３２、ＦＭ復調データと第１の周波数の余弦波データとを与えられて乗算し乗算結果を出力する乗算器３３、乗算結果を積分した累積加算データを出力する積分器３５、乗算結果を与えられＦＭ復調データと出力周波数との間の周波数偏差信号を出力するＬＰＦ３４、累積加算データと周波数偏差信号とを加算して制御データを出力する加算器３６、ＦＭ復調データのパイロット信号成分を検出してパイロット信号検出信号を出力するパイロット信号検出回路５０を備え、積分器は累積加算データの値をパイロット信号検出信号に応じて制御する。 （もっと読む）

【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを最適化するＳＥＲＤＥＳ回路の提供。
【解決手段】ＳＥＲＤＥ回路において、クロックアンドデータリカバリ回路（１４）は、位相オフセット信号（３１）と閾値電圧制御信号（３２）を用いて、時間方向と電圧方向の動作余裕度を測定可能し、伝送路におけるＩＳＩを低減するためにプリエンファシスドライバ回路（２１）とイコライザ回路（２２）と、全体を制御するための最適化制御回路（２３）を備え、最適化制御回路（２３）は、イコライザ回路（２２）の特性を調整するイコライザ制御信号（３３）、プリエンファアイスドライバ回路（２１）の特性を調整するドライバ制御信号（３４）を制御可能であり、クロックアンドデータリカバリ回路（１４）の動作余裕度を最大化するように設定することができる。 （もっと読む）

【課題】温度変化等の環境条件の変化やデバイス自体の特性変動要因があっても、掃引される周波数の安定度が高く、また高速な周波数掃引ができるようにする。
【解決手段】ＶＣＯ２６に電子同調電圧を入力し、周波数掃引を行う周波数掃引発振回路で、上記ＶＣＯ２６の出力周波数を分周器３１で分周した周波数信号と基準信号源３２で得られた基準（絶対）周波数信号とにおける両方の位相及び周波数をＰＦＤ３３で比較し、このＰＦＤ３３の出力に基づき上記分周器出力周波数が基準周波数と一致したときのＶＣＯ２６の電子同調電圧を求め、この電圧によって掃引周波数を校正する。例えば、上記基準周波数を２４ＧＨｚ帯の占有帯域幅の中心周波数に設定し、この中心周波数の校正により占有帯域幅での安定した周波数掃引が行われる。また、幅設定回路を設け、掃引のためのサンプリングポイント数を一定に保ちながら、掃引幅を変えることができる。 （もっと読む）