偽信号化された周波数上の位相ロック
位相ロックループ（２００）は、サンプラー（２０２）、位相検出器（２１０）、ループフィルタ（２１２）、ＶＣＯ（２１４）を含む。ループは、ループのフィードバックパス中に分割器を必要とすることなく周波数逓倍を達成する。ＶＣＯ（２１４）は、サンプラーのナイキストレートより上で動作され、ループが偽信号化された信号上にロックすることを引き起こす。ＶＣＯ出力周波数中のあらゆる変動（即ち、ジッターまたは位相ノイズ）は、周波数分割器に通常関連付けられる減衰無しで、１対１で位相検出器（２１０）にフィードバックされる。ループゲインは従って、高い閉ループ周波数逓倍を提供するループにおいてでも、高く保つことができる。一変形によると、高調波発生器（５４０）がＶＣＯとサンプラーの間に置かれ、よってループがＶＣＯ周波数の高調波上にロックすることを引き起こす。開ループゲインと精度はよって更に向上される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般にエレクトロニクスのための自動テスト設備に関し、より特定には、電子デバイスをテストするための周期信号を生成するための技術に関する。
【背景技術】
【０００２】
エレクトロニクス製造業者は通例、半導体部品および電子アッセンブリをテストするための自動テスト設備（ＡＴＥ）を使用する。ＡＴＥは製品が製造工程の初期にテストされることを許容することによって製造業者へのコストを削減する。初期のテストは、
相当な追加のコストを招く前に欠陥ユニットが同定されて廃棄されることを許容する。加えて、ＡＴＥは異なるユニットをそれらのテストされた性能レベルに応じて格付けすることを製造業者に許容する。より性能の良いユニットは一般により高い価格で販売することができる。
【０００３】
ＡＴＥの基本機能の一つは、所定の周波数の信号を生成することである。これらの信号は、例えば、デジタルクロック、アナログ波形およびＲＦ波形を含み得る。しばしば、特定のテストシナリオは、異なる周波数の複数信号を作成することをテストシステムに要求する。一般に、異なる信号間の周波数および位相の差は正確に制御されなければならない。正確に制御された周波数と位相を持つ信号を作成するのに、位相ロックループがＡＴＥシステムで一般的に使用される。
【０００４】
図１は、従来の位相ロックループ（ＰＬＬ）１００のブロック図を示す。ＰＬＬ１００は入力信号ＦＩＮを受け取り、出力信号ＦＯＵＴを生成する。ＰＬＬ１００は、位相検出器１１０、ループフィルタ１１２、および電圧制御発振器（ＶＣＯ）１１４を含む。それはまた、出力周波数分割器１１８とフィードバック周波数分割器１１６も含む。入力信号ＦＩＮは、クリスタル発振器のようなあらゆる好適なソースによって供給され得る。
【０００５】
従来のＰＬＬ１００は、本質的に以下のように動作する閉ループフィードバックシステムである。位相検出器１１０は、入力信号ＦＩＮをフィードバック信号ＦＦＢと比較してＦＩＮとＦＦＢの間の位相の差に関係して変動するエラー信号を生成する。ループフィルタ１１２はエラー信号を平滑化し、一般にフィードバックループを安定化することを助ける。ＶＣＯ１１４はフィルタの出力信号をフィルタの出力信号との関係で変動する周波数を有する振動信号ＦＶＣＯに変換する。フィードバック分割器１１６（一般にカウンター）は、ＦＶＣＯの周波数を整数Ｍで分割して、フィードバック信号ＦＦＢを作成する。ループ外では、出力分割器１１８がＦＶＣＯの周波数を整数Ｎで分割して、ＦＯＵＴを作成する。フィードバックはＦＩＮとＦＦＢの間の差をゼロに追いやる傾向があるので、それは従ってＦＶＣＯの周波数をＦＩＮ＊Ｍの周波数に等しい値に追いやり、よって出力信号ＦＯＵＴの周波数をＦＩＮ＊Ｍ／Ｎの周波数に等しい値に追いやる傾向がある。
【０００６】
従来のＰＬＬ１００は多くの利益を提供する。例えば、出力周波数ＦＯＵＴは、ＮとＭの適当な選択を通して、幅広い範囲の値の渡って変動させることができる。加えて、ＰＰＬ中の位相ノイズは一般に、ループフィルタ１１２の帯域幅を任意の低い値に設定することによって削減することができる。
【０００７】
それにも拘らず、我々は、多くのＡＴＥ応用におけるそれの有用性を制限するようなＰＬＬ１００のいくつかの欠点を認識している。ＲＦ信号生成のような高周波数応用は、高周波数ＶＣＯを要求する。これらの応用でのＶＣＯの速度はしばしば位相検出器の速度を大きく上回る。この問題は従来は、フィードバック分割器１１６中のＭの値を非常に大きくすることによって対処される。
【０００８】
しかしながら、Ｍの値を大きくすることはいくつかの欠点を含む。例えば、Ｍの値が大きい程、ＰＬＬ１００の開ループゲインの低減がより大きくなる。知られているように、開ループゲインの低減はループトラッキングエラーを増加する。それはまたループのノイズを却下する能力を損なう。この効果を描写するには、フィードバック分割器１１６がＦＶＣＯの周波数をＭで分割するだけでなく、あらゆる変形（即ち、位相ノイズ、または等価的にタイミングジッター）も同じ値のＭで分割すると考える。感度は従って低減される。
【０００９】
周波数分割器１６はまたノイズを直接的に追加もする。周波数分割器は一般的にカウンターとして実装され、それはその出力においてスプリアスノイズを作り出すことが知られている。このノイズはループフィルタ１１２によって減衰することができるが、分割器１１６の害のあるノイズ成分よりもかなり低い周波数にループフィルタの帯域幅を設定することなしには、減衰は一般的に達成することができない。この程度まで帯域幅を削減することは、しかしながら、ＰＬＬ１００のプログラミング速度を低減する効果を持ち、それはＡＴＥシステム性能およびスループットに負のインパクトを与え得る。
【００１０】
望まれているのは、プログラミング速度を犠牲にすることなく低位相ノイズを持つ高周波数信号を作成することができる位相ロック回路である。
【発明の概要】
【００１１】
本発明に従って、位相ロック回路は、偽信号化（エイリアシング）されたフィードバック信号を作成するサンプラーを採用し、回路はその上にロックするようにされる。
【００１２】
続く記載は添付の図面を参照することによってより良く理解されるであろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、広い範囲の周波数を作成するように動作可能な従来の位相ロックループのブロック図である。
【図２】図２は、発明の描写的実施形態に従った位相ロック回路のブロック図である。
【図３】図３は、図２の回路中でどのようにナイキストレートより高い周波数がナイキストレートより低い周波数に偽信号化できるかを示す周波数プロットである。
【図４】図４は、図２の回路中でどのようにナイキストレートより高い周波数バンドがナイキストレートより低い周波数バンドに偽信号化できるかを示す周波数プロットである。
【図５】図５は、精度を向上するのにＶＣＯ出力信号の高調波が採用された、位相ロック回路の描写的実施形態の簡略化された概要である。
【図６】図６は、図５の回路中でどのように様々な高調波バンドが作り出されるかを示す周波数プロットであり、そこでは一つ以上の高調波バンドがナイキストレートより低い周波数に偽信号化されている。
【図７】図７は、デジタル位相検出器とデジタルループフィルタを採用した位相ロック回路の描写的実施形態を示すブロック図である。
【図８】図８は、発明の一つ以上の実施形態に従った位相ロック回路を含んだ自動テスト設備の簡略化されたブロック図である。
【図９】図９は、図７の位相ロック回路と共に使用されるのに好適なデジタル位相検出器のブロック図である。
【図１０】図１０は、図７の位相ロック回路と共に使用されるのに好適な別のデジタル位相検出器のブロック図である。
【発明を実施するための形態】
【００１４】
図２は、位相ロック回路２００の描写的実施形態を示す。位相ロック回路２００は、入力信号ＦＩＮを受け取り、出力信号ＦＯＵＴを作成する。回路２００は、サンプラー２０２、位相検出器２１０、ループフィルタ２１２、およびＶＣＯ（電圧制御発振器）２１４のような制御可能発振器を含む。サンプラー２０２は、フィードバック信号ＦＦＢをその入力として受け取り、サンプルフィードバック信号ＳＦＦＢをその出力として提供する。位相検出器２１０は２つの入力と１つの出力を有する。第一の入力は入力信号ＦＩＮを受け取り、第二の入力はサンプルフィードバック信号ＳＦＦＢを受け取る。ループフィルタ２１２とＶＣＯ２１４は各々１つの入力と１つの出力を有する。
【００１５】
回路２００はまた、ＶＣＯ２１４の出力からサンプラー２０２の入力まで結合された、フィードバック信号ＦＦＢを提供する回路パス２２０を含む。バンドパスフィルタ２３０ａ−２３０ｎが好ましくは回路パス２２０中に設けられている。これらのバンドパスフィルタは好ましくはスイッチ２４０ａ−２４０ｎを介して個別に選択可能である。各フィルタは好ましくは異なる中心周波数を有する。
【００１６】
動作中には、サンプラー２０２はフィードバック信号ＦＦＢをサンプリングレートＦＳでサンプリングするようにされる。位相検出器２１０は、サンプルフィードバック信号ＳＦＦＢを受け取り、エラー信号Φ−Ｅｒｒを出力する。エラー信号はＳＦＦＢとＦＩＮの間の差に応じて変動する。ループフィルタ２１２はエラー信号をフィルタリングし、ループを安定化するのを助ける。ＶＣＯ２１４はフィルタリングされたエラー信号を振動波形ＦＶＣＯに変換する。ＦＶＣＯの周波数はフィルタリングされたエラー信号のレベルに応じて変動する。
【００１７】
バンドパスフィルタ２３０ａ−２３０ｎの一つが、ＦＶＣＯからのノイズをフィルタリングするために選択される。選択されたフィルタは、好ましくはＦＶＣＯの期待された周波数に最も近い中心周波数を有するものである。望ましいフィルタは、その関連付けられたスイッチ（２４０ａ−２４０ｎの一つ）を閉じて残りのスイッチを開くことによって選択される。
【００１８】
回路２００は、ＦＶＣＯの周波数がサンプラーのナイキストレート（ＦＳ／２）よりも小さい時には本質的に通常のやり方で振舞う。しかし、ＦＶＣＯの周波数がナイキストレートよりも大きい時には重大な違いが生じる。
【００１９】
知られているように、レートＦＳでサンプリングされている信号がＦＳ／２よりも大きな周波数成分を含む時には、「偽信号化」と呼ばれる現象が離散時間システムに生じる。偽信号化は、バンド外周波数、例えばナイキストレートより上のものが、システムの帯域幅内の画像として現れることを引き起こす。これらの画像は通常エラーとして見做される。しかし、我々はこれらの偽信号化画像が性能を向上するのに使われることができることを認識した。
【００２０】
図３は、レートＦＳでサンプリングされた離散時間システムの周波数プロットを示す。水平ラインは周波数を表し、ゼロ周波数（ＤＣ）が左に現れており、増加する周波数が右へと伸びている。周波数はナイキストレートＦＳ／２の倍数で表されている。示されるように、ナイキストレートより上の周波数は、システム帯域幅（即ち、ナイキストレートの下）内に偽信号化画像を作成する。特に、ナイキストレートのあらゆる倍数よりも増分δだけ大きいあらゆる成分は、システム帯域幅内で周波数δにおいて偽信号化画像を作成する。
【００２１】
偽信号化画像の作成は、図２の位相ロック回路中で重大な帰結を持つ。ＦＶＣＯの周波数がＦＳ／２を超える時、その周波数の偽信号化画像がサンプラーの帯域幅内に現れ、回路はその画像上にロックするようにされる。これは位相ロック回路２００が、そのフィードバックパス中に周波数分割器を要求することなく、実質的なゲインを持って動作することができることを意味する。回路２００は、そのアナログ特性のみによって制限される、任意の高周波数を作成するようにされることができる。
【００２２】
もしＶＣＯ２１４が大きすぎる周波数レンジに渡って動作すれば、出力周波数の曖昧さを生じることができる。例えば、もし出力レンジ（最大周波数マイナス最小周波数）がＦＳ／２を超えれば、位相ロック回路は２つ以上の異なるＶＣＯ周波数においてそのフィードバック条件を満たすことができ得る。好ましくは、この条件は、バンドパスフィルタ２３０ａ−２３０ｎの各々の帯域幅をＦＳ／２より小さいものに制限することによって回避される。代替的に、それはＦＳ／２よりも小さい出力レンジを有するＶＣＯ２１４を選択することによって回避されても良い。
【００２３】
位相ロック回路２００中で偽信号化画像を使用することから重大な性能の利益が生じる。これらは図４を参照して最も良く理解される。
【００２４】
図４は、周波数バンド上での偽信号化の効果を示す周波数プロットである。示されるように、ナイキストレートより上の周波数バンドまたはレンジ４１０が、システム帯域幅内に鏡像４１２を作り出すように偽信号化される。重要なことに、バンド４１０と４１２の幅は同一である。もしバンド４１０が１ｋＨｚ幅であれば、バンド４１２は１ｋＨｚ幅であろう。もしバンド４１０がＶＣＯ２１４によって作成された周波数を表すと仮定すれば、バンド４１０の幅はＦＶＣＯ中の位相ノイズ（または等価的にタイミングジッター）として見做されることができる。図１の従来の位相ロックループでは、フィードバック分割器がバンド４１０の幅を低減して、実効的にループゲインと感度を低減していたであろう。図２の位相ロック回路では、しかし、ループゲインと感度は保持される。ＦＶＣＯの周りの位相ノイズは、圧縮または減衰無しでシステムの帯域幅中に偽信号化されて戻る。
【００２５】
偽信号化信号の使用は従って、フィードバック分割器を必要とすることなしに高ゲイン（そこではＦＯＵＴがＦＩＮよりもはるかに大きい）で動作させられることを位相ロック回路２００に許容する。それは開ループゲインと従って精度が高く保たれることを許容する。フィードバック分割器は要求されないので、これらのデバイスによって通常導入されるノイズスパーは避けられる。従って、ループフィルタを遅くしてその帰結としてプログラミング速度の低減に苦しむことの必要も避けられる。
【００２６】
図５は、位相ロック回路の他の描写的実施形態を示す。位相ロック回路５００は、サンプラー５０２、位相検出器５１０、ループフィルタ５１２、ＶＣＯ５１４のような制御可能発振器、およびバンドパスフィルタのバンク５３０を含む。これらは図２のサンプラー２０２、位相検出器２１０、ループフィルタ２１２、ＶＣＯ２１４、およびバンドパスバンクと同様である。しかしながら、回路５００はまた、高調波発生器５４０も含む。
【００２７】
高調波発生器５４０は、ＦＶＣＯのフィルタリングされたバージョンを受け取り、その信号の一つ以上の高調波を生成する。これらの高調波または倍音は、ＦＶＣＯの周波数、即ち基本周波数、の整数倍の周波数を有する。
【００２８】
第二のバンドパスバンク５５０がオプションで高調波発生器５４０の出力に結合される。第二のバンドパスバンク５５０は、サンプラー５０２に提示されるべき一つ以上の特定の高調波を選択するのに使われても良い。しかしながら、特定の高調波の選択は要求されてはいない。
【００２９】
高調波発生器５４０は実効的にサンプラー５０２にフィードバックされるノイズバンドの幅を逓倍する。それは従って、位相ループ回路５００の開ループゲインと感度を更に増加させる。
【００３０】
図６は、位相ノイズが逓倍されるメカニズムを示す周波数プロットである。示されるように、ＦＶＣＯとその高調波は、システムの帯域幅内に偽信号化画像を作り出す。重要なことに、ＦＶＣＯの各高調波の周りの位相ノイズのバンドの幅は、高調波の次数に比例して変動することを見ることができる。例えば、３ＦＶＣＯの周りのノイズのバンドは、ＦＶＣＯの周りのバンドの３倍幅広い。これらのバンドの各々はシステムの帯域幅に偽信号化されて戻る。バンドパスバンク５５０が無ければ、これらの偽信号化バンドは全てサンプラー５０２の入力において同時に現れる。
【００３１】
位相ロック回路２００／５００の要素は、幅広い様々なやり方で実装することができる。位相検出器２１０／５１０は、アナログ位相検出器かまたはデジタル位相検出器であることができる。同様にループフィルタ２１２／５１２は、アナログループフィルタかまたはデジタルループフィルタであることができる。アナログおよびデジタルの位相検出器とループフィルタは当該分野で周知である。
【００３２】
もしアナログ位相検出器が使用されれば、サンプラー２０２／５０２は、サンプルアンドホールド回路またはトラックアンドホールド回路のようなアナログサンプリング回路として実装される。これらのデバイスは周知であり、在庫から容易に入手可能である。この配置では、入力信号ＦＩＮは好ましくは、クリスタル発振器の出力のようなアナログ信号である。
【００３３】
もしデジタル位相検出器が使用されれば、サンプラー２０２／５０２は好ましくは、アナログ−デジタル変換器（ＡＤＣ）に結合された（上述の）アナログサンプリング回路を含む。アナログサンプリング回路とＡＤＣは両方ともＦＳでクロックされる。好ましくは、サンプリングＡＤＣ、即ちアナログサンプリング回路とＡＤＣの両方が単独のデバイスパッケージ中に含まれたもの、が使われる。デジタル値はよってレートＦＳで位相検出器に提供される。この配置では、ＦＩＮは好ましくはデジタル信号である。
【００３４】
ＶＣＯ２１４／５１４は好ましくは従来型のものである。ＶＣＯは周知であり、在庫から商業的に入手可能である。
【００３５】
高調波発生器５４０は好ましくは、クリップ回路または商業的に入手可能なＲＦ櫛発生器のような非線形アナログ回路として実装される。知られているように、クリップ回路は正弦波の正と負のピークを平坦化し、よって正弦波の基本周波数の高調波を導入する。オプションで、高調波発生器５４０は低振幅の高調波をブーストするための増幅器を備えていても良い。
【００３６】
図７は、要素の特定の配置を持った位相ロック回路７００の主としてデジタルな実施形態を示す。回路は、デジタル位相検出器７１０とサンプリングＡＤＣ７１２を含む。
【００３７】
デジタル位相検出器７１０は、参照周波数と参照位相を示している入力データＦＲＥＦ，ΦＲＥＦを受け取る。デジタル位相検出器７１０は、この参照周波数および位相をサンプリングＡＤＣ７１２からのサンプルフィードバック信号と比較して、デジタル位相エラーを作成する。デジタルループフィルタ７１４は、デジタル位相エラーをフィルタリングし、デジタル−アナログ変換器（ＤＡＣ）がフィルタリングされた位相エラーをアナログ信号に変換する。アナログフィルタがＤＡＣ７１６の出力を平滑化し、ＶＣＯ７２０が平滑化されたＤＡＣ出力を振動信号に変換する。第一のバンドパスフィルタバンク７２２、高調波発生器７３０、およびオプションの第二のバンドパスバンク７４０は、図５の第一のバンドパスバンク５３０、高調波発生器５４０、およびオプションの第二のバンドパスバンク５５０との関連で上述したのと本質的に同じように動作する。
【００３８】
デジタルループフィルタ７１４は、回路７００中で特定の利点を供する。もしＡＤＣ７１２またはＤＡＣ７１６のような回路要素のいずれかが知られた周波数でノイズを繰り返し可能に生成することが見つけられれば、またはもし或る知られた周波数におけるノイズが回路にその環境から注入されれば、デジタルループフィルタ７１４は、各害のあるノイズ周波数において低ゲインまたは「ゼロ」を有するようにプログラムされることができる。この様式にループフィルタ７１４を設計することは、出力信号ＦＯＵＴ中のノイズを低減し、回路の全体的精度に貢献する。
【００３９】
図９は、位相ロック回路７００に特に好適なデジタル位相検出器の例を示す。図９に示されるように。デジタル位相検出器の第一の入力はデジタル発振器９１４に結合され、デジタル位相検出器の第二の入力はダウンコンバータ９１０に結合されている。入力データ（ＦＲＥＦ，φＲＥＦ）に基づいて、デジタル発振器９１４は、周波数ＦＯＳＣと位相φＯＳＣを有するデジタル参照信号を合成する。ＦＯＳＣは好ましくはＦＲＥＦに等しく、φＯＳＣは好ましくはφＲＥＦに等しい。
【００４０】
デジタル参照信号は好ましくは直角位相参照信号である、即ち、それは９０度の位相差によって分離された２つの正弦波を表す２つの部分で提供されている。従来は、直角位相参照信号の第一の部分はコサインと称され、第二の部分はサインと称される。従って、直行位相参照信号の第一の部分はＣｏｓ（２πＦＯＳＣｔ＋φＯＳＣ）の形を有し、第二の部分はＳｉｎ（２πＦＯＳＣｔ＋φＯＳＣ）の形を有する。
【００４１】
直行位相参照信号はダウンコンバータ９１０に提供され、そこでそれはフィードバック信号を混合される。デジタル位相検出器を位相ロック回路７００の文脈から取り出すと、フィードバック信号はより一般的にはＣｏｓ（２πＦＩＮｔ＋φＩＮ）の形を有するサンプル周期信号と見做すことができる。
【００４２】
ダウンコンバータ９１０は、サンプル周期信号と直角位相参照信号に応じて差分信号を作成する。差分信号は好ましくは２つの部分を有する直角位相信号であり、一つの部分は実質的にＣｏｓ［２π（ＦＩＮ−ＦＯＳＣ）ｔ＋φＩＮ−φＯＳＣ］の形を有し、他の部分は実質的にＳｉｎ［２π（ＦＩＮ−ＦＯＳＣ）ｔ＋φＩＮ−φＯＳＣ］の形を有する。従って、直角位相差分信号の周波数は、入力と発振器周波数の間の差ＦＩＮ−ＦＯＳＣに等しく、直角位相差分信号の位相は、入力と発振器位相の間の差φＩＮ−φＯＳＣに等しい。
【００４３】
直角位相差分信号は位相抽出器９１６に提供される。位相抽出器９１６は直角位相差分信号によって表される累積位相差を生成する。好ましい実施形態では、位相抽出器９１６はＡＴＡＮ２機能を行う。知られているように、ＡＴＡＮ２は２つの入力の商の４象限逆タンジェントを生成する。ＡＴＡＮ２への２つの入力が同じ角度θのサインとコサインのときには、ＡＴＡＮ２［ｓｉｎ（θ），ｃｏｓ（θ）］は単純に角度θである。従って、直角位相差分信号の２つの部分のＡＴＡＮ２は［２π（ＦＩＮ−ＦＯＳＣ）ｔ＋φＩＮ−φＯＳＣ］と評価される。この値はデジタル発振器９１４とサンプル周期信号の間の累積位相差に対応する。もし、ＦＩＮ，ＦＯＳＣ,φＩＮおよびφＯＳＣが定数であれば、累積位相差によって記述される値は、時間に渡る直線の形をとる。
【００４４】
位相ロック回路７００の文脈では、位相抽出器９１６によって作成された累積位相差はデジタル位相エラーを提供する。オプションで、加算器９２０を介して位相φＡＤＪが累積位相差に付け足されるかそれから差し引かれて、位相ロック回路７００の他の部品に渡された位相エラーを調整する。加算器９２０を介して位相を足すまたは引くことは、シンセサイザーの出力信号ＦＯＵＴの位相をシフトする効果を持つ。
【００４５】
図９のデジタル位相検出器が適正に性能するためには、デジタル発振器９１４は精度のある直角位相参照信号を生成することができるべきである。例えば、ＦＯＳＣはＦＲＥＦによって指定される周波数に実質的に等しくあるべきであり（名目上ＦＯＳＣとＦＲＥＦは等しい）、φＯＳＣはφＲＥＦによって指定される位相に実質的に等しくなければならない（名目上φＯＳＣとφＲＥＦは等しい）。この要求は、直角位相参照信号の正確な値を急いで必要なサンプリングレートで作成することが要求されるので、デジタル発振器９１４にかなりの要求を課す。
【００４６】
この要求は、もしＫ／ＦＯＳＣ＝Ｌ／ＦＳ、ここでＫとＬは両方整数、となるようにＦＯＳＣとＦＳが関連していれば、比較的容易に達成することができる。この場合には、デジタル発振器９１４は直角位相参照信号を生成するためのルックアップテーブルを採用することができる。ルックアップテーブルは、直角位相参照信号の予め格納された値をサンプルクロックの連続するサイクルに関連付ける。デジタル発振器はよって、単にそのルックアップテーブルに格納された値を循環するだけで直角位相参照信号を生成することができる。
【００４７】
しかしながら、もしＫ／ＦＯＳＣがＬ／ＦＳに等しくなければ、状況はもっと複雑になる。この状況の下では、ルックアップテーブルの一回の繰り返しについて適切な値が他の繰り返しについては不適切になるので、単純なルックアップテーブルは使用できない。異なる解決策が要求される。一つの解決策は、デジタル発振器９１４に、直角位相参照信号の値を急いで速く計算するための計算エンジンを設けることである。但し、この解決策は複雑である。
【００４８】
別の解決策が図１０に示されており、それは好適なデジタル位相検出器７１０の別の例を示す。図１０のダウンコンバータ１０１０、位相抽出器１０１６および加算器１０２０は、実質的に図９のダウンコンバータ９１０、位相抽出器９１６および加算器９２０と同じである。但し、図１０はまた、計算ユニット１０１２、累積器１０１８、および第二の加算器１０２２も含む。
【００４９】
計算ユニット１０１２は入力データ（ＦＲＥＦ，φＲＥＦ）を一次部分と二次部分の２つの部分に分割する。一次部分（ＦＯＳＣ,φＯＳＣ）は、デジタル発振器１０１４がルックアップテーブルを使うことによるように容易に生成することができる参照信号（ＦＲＥＦ,φＲＥＦ）の近似を表す。二次部分（φＲＥＳ）は、剰余位相値、即ち、上記近似中のエラーを表す。一次部分は好ましくは、Ｋ／ＦＯＳＣ＝Ｌ／ＦＳの要求を満たす。もしＦＯＳＣがＦＲＥＦに等しくなければ、取り決め事項としてＦＯＳＣがＦＲＥＦより僅かに大きくなるようにＫとＬが好ましくは選択される。従って、二次部分φＲＥＳは、ＦＳの各サイクル上で発生するＦＯＳＣとＦＲＥＦの間の位相差を表す。
【００５０】
累積器１０１８はＦＳの各サイクル上のφＲＥＳを蓄積する（即ち、それ自身の内容に付け足す）。累積器１０１８によって保持された値はよって、時間に渡って見ると、直線の形をとる。
【００５１】
位相抽出器１０１６の出力は、入力データの二次部分を考慮に入れていない。加算器１０２２は、位相抽出器１０１６の出力から累積器１０１８の出力を差し引くことによってこの出力を修正する。加算器１０２２の出力はよって、入力データの一次及び二次部分の両方を考慮に入れて、サンプル周期信号と参照（即ち、ＦＲＥＦ，φＲＥＦ）の間の位相エラーの正確な表現を作成する。
【００５２】
ＡＴＡＮ２機能や累積器１０２０のような図９および１０のデジタル位相検出器のいくつかの要素は、商業的に入手可能な論理定義を有する。これらの定義は、購入されても、ダウンロードされても、殆ど独自設計作業なしでＦＰＧＡまたはＡＳＩＣに埋め込まれても良い。
【００５３】
参照データ（ＦＲＥＦ，φＲＥＦ）は好ましくは可変である。図９および１０のデジタル位相検出器がシンセサイザー中で使用されるときには、参照データは異なる出力周波数を確立するために好ましくはプログラム可能である。整数ＫとＬの値は、好ましくは参照データの新たな値がプログラムされる毎に更新される。剰余のサイズを最小にするためには、Ｋは好ましくは実施可能なかぎり大きくされる。ＫとＬは、手動で計算されても良いし、または所望の出力周波数およびサンプリングレートに基づいてソフトウェア、ファームウェア、またはハードウェアによって生成されても良い。
【００５４】
それらは要求されてはいないが、図９および１０のデジタル位相検出器は位相ロック回路７００中において多くの利点を提供する。例えば、位相エラーは、サンプルクロックのサイクル毎に一度のように高頻度で更新される。加えて、位相エラーは非常に高い分解能を持たされている。位相剰余φＲＥＳが参照周波数の一次部分とは独立に管理されるので、数値的精度の多数のビットをφＲＥＳに適用することができる。また、φＲＥＳの全体的位相エラーへの貢献は、デジタル発振器１０１４を実装するのに使われたルックアップテーブル中に格納されたＦＯＳＣのサイクルの数（即ち、Ｋの値）を増加することにより、非常に小さくすることができる。
【００５５】
図８は、図２、５および７に示されたタイプの位相ロック回路の応用を示す。図８に示すように、自動テストシステム８１２は、ＵＵＴ（試験下ユニット）８４０をテストするためのホストコンピュータ８１０によって制御される。ＵＵＴはテストされるべきいかなるタイプのデバイスまたアッセンブリであっても良い。自動テストシステム８１２は、アナログ機器８２０、デジタイザー８２２、および任意波形生成器（ＡＷＧ）８２４のような機器を含む。自動テストシステム８１２はまた、全体的にデジタルＰＩＮ８２６、８２８および８３０として示される複数のデジタル電子チャネルも含む。デジタル電子チャネルはデジタル信号を供給し感知するために配置されている。
【００５６】
注目すべきことに、自動テストシステム８１２は複数の位相ロック回路８１６ａ−ｇを含む。これらの位相ロック回路は、図２、５および７のいずれかに示された同じ一般的タイプのものである。位相ロック回路８１６ａ−ｇの各々はシステムクロック８１４からのクロック信号ＦＳを受け取る。それらは各々また、所望の出力周波数および位相を指定するホストコンピュータ８１０からのそれぞれの入力信号（またはデータ）を受け取る。クロックとそれぞれの入力に応じて、位相ロック回路８１６ａ−ｇの各々は、それぞれの周期出力信号を生成する。出力信号は機器８２０、８２２および８２４に提供され、それらは周波数参照またはクロックをそれらの通常動作のために使用することができる。出力信号はまたデジタルＰＩＮ８２６、８２８および８３０を制御するためのクロックを提供する。それらは更にパターン発生器８１８のための周波数参照を提供するのに使われても良い。パターン発生器８１８は位相ロック回路と共に動作して、デジタルＰＩＮが指定されたフォーマットで正確に制御された瞬時おいてデジタル信号を供給および／または感知するようにさせる。
【００５７】
ここの発明のいくつかの実施形態を記載したが、数々の代替的実施形態または変形を行うことができる。例えば、示して記載された位相ロック回路は好ましくはＶＣＯの出力に結合されたバンドパスフィルタのバンク（２３０、５３０、および７２２）を含むが、これらのフィルタは厳格には要求されない。加えて、バンドパスフィルタは好ましくは、サンプラー（２０２、５０２）またはサンプリングＡＤＣ（７１２）に先行するアナログフィルタとして実装されるが、それらは代替的にサンプラーまたはサンプリングＡＤＣの出力に設けられたデジタルフィルタとして実装されることができる。
【００５８】
開示された位相ロック回路の特定の利点は、それらがそれらのフィードバックパス中に周波数分割器（カウンターのような）を要求することなしに閉ループ周波数ゲインを提供することである。但しこれは、フィードバック分割器が禁止されていることを意味すると取られるべきではない。開示された回路の文脈においてフィードバック分割器が望ましいと考えられるいくつかの場合が起こり得る。偽信号化は、ＶＣＯとサンプラーの間の回路パスの全体的周波数ゲイン（出力周波数割る入力周波数）がＦＳ／２ＦＭＩＮ、ここでＦＭＩＮはＶＣＯによって提供される最低周波数を表す、よりも大きければ、フィードバック分割器があったとしても起こるであろう。
【００５９】
サンプラー（２０２、５０２）またはサンプリングＡＤＣ（７１２）が動作させられるサンプリングレートＦＳは、好ましくは固定される。しかしながら、これは要求はされていない。それは可変であっても良い。一つの変形によると、ＦＳはＶＣＯの出力から導出されても良い。
【００６０】
示し記載されたように。ＶＣＯはナイキストレート（ＦＳ／２）よりも高い周波数で動作するようにされるが、これも要求はされていない。偽信号化は、もし高調波発生器（５４０、７３０）がナイキストレートより上の高調波を作成すれば、ナイキストレートより下のＶＣＯ周波数とでも起こるであろう。
【００６１】
当業者は従って、発明の範囲から逸脱することなくここに開示された実施形態に形状および詳細の様々な変更を行い得ることを理解するであろう。
【技術分野】
【０００１】
この発明は、一般にエレクトロニクスのための自動テスト設備に関し、より特定には、電子デバイスをテストするための周期信号を生成するための技術に関する。
【背景技術】
【０００２】
エレクトロニクス製造業者は通例、半導体部品および電子アッセンブリをテストするための自動テスト設備（ＡＴＥ）を使用する。ＡＴＥは製品が製造工程の初期にテストされることを許容することによって製造業者へのコストを削減する。初期のテストは、
相当な追加のコストを招く前に欠陥ユニットが同定されて廃棄されることを許容する。加えて、ＡＴＥは異なるユニットをそれらのテストされた性能レベルに応じて格付けすることを製造業者に許容する。より性能の良いユニットは一般により高い価格で販売することができる。
【０００３】
ＡＴＥの基本機能の一つは、所定の周波数の信号を生成することである。これらの信号は、例えば、デジタルクロック、アナログ波形およびＲＦ波形を含み得る。しばしば、特定のテストシナリオは、異なる周波数の複数信号を作成することをテストシステムに要求する。一般に、異なる信号間の周波数および位相の差は正確に制御されなければならない。正確に制御された周波数と位相を持つ信号を作成するのに、位相ロックループがＡＴＥシステムで一般的に使用される。
【０００４】
図１は、従来の位相ロックループ（ＰＬＬ）１００のブロック図を示す。ＰＬＬ１００は入力信号ＦＩＮを受け取り、出力信号ＦＯＵＴを生成する。ＰＬＬ１００は、位相検出器１１０、ループフィルタ１１２、および電圧制御発振器（ＶＣＯ）１１４を含む。それはまた、出力周波数分割器１１８とフィードバック周波数分割器１１６も含む。入力信号ＦＩＮは、クリスタル発振器のようなあらゆる好適なソースによって供給され得る。
【０００５】
従来のＰＬＬ１００は、本質的に以下のように動作する閉ループフィードバックシステムである。位相検出器１１０は、入力信号ＦＩＮをフィードバック信号ＦＦＢと比較してＦＩＮとＦＦＢの間の位相の差に関係して変動するエラー信号を生成する。ループフィルタ１１２はエラー信号を平滑化し、一般にフィードバックループを安定化することを助ける。ＶＣＯ１１４はフィルタの出力信号をフィルタの出力信号との関係で変動する周波数を有する振動信号ＦＶＣＯに変換する。フィードバック分割器１１６（一般にカウンター）は、ＦＶＣＯの周波数を整数Ｍで分割して、フィードバック信号ＦＦＢを作成する。ループ外では、出力分割器１１８がＦＶＣＯの周波数を整数Ｎで分割して、ＦＯＵＴを作成する。フィードバックはＦＩＮとＦＦＢの間の差をゼロに追いやる傾向があるので、それは従ってＦＶＣＯの周波数をＦＩＮ＊Ｍの周波数に等しい値に追いやり、よって出力信号ＦＯＵＴの周波数をＦＩＮ＊Ｍ／Ｎの周波数に等しい値に追いやる傾向がある。
【０００６】
従来のＰＬＬ１００は多くの利益を提供する。例えば、出力周波数ＦＯＵＴは、ＮとＭの適当な選択を通して、幅広い範囲の値の渡って変動させることができる。加えて、ＰＰＬ中の位相ノイズは一般に、ループフィルタ１１２の帯域幅を任意の低い値に設定することによって削減することができる。
【０００７】
それにも拘らず、我々は、多くのＡＴＥ応用におけるそれの有用性を制限するようなＰＬＬ１００のいくつかの欠点を認識している。ＲＦ信号生成のような高周波数応用は、高周波数ＶＣＯを要求する。これらの応用でのＶＣＯの速度はしばしば位相検出器の速度を大きく上回る。この問題は従来は、フィードバック分割器１１６中のＭの値を非常に大きくすることによって対処される。
【０００８】
しかしながら、Ｍの値を大きくすることはいくつかの欠点を含む。例えば、Ｍの値が大きい程、ＰＬＬ１００の開ループゲインの低減がより大きくなる。知られているように、開ループゲインの低減はループトラッキングエラーを増加する。それはまたループのノイズを却下する能力を損なう。この効果を描写するには、フィードバック分割器１１６がＦＶＣＯの周波数をＭで分割するだけでなく、あらゆる変形（即ち、位相ノイズ、または等価的にタイミングジッター）も同じ値のＭで分割すると考える。感度は従って低減される。
【０００９】
周波数分割器１６はまたノイズを直接的に追加もする。周波数分割器は一般的にカウンターとして実装され、それはその出力においてスプリアスノイズを作り出すことが知られている。このノイズはループフィルタ１１２によって減衰することができるが、分割器１１６の害のあるノイズ成分よりもかなり低い周波数にループフィルタの帯域幅を設定することなしには、減衰は一般的に達成することができない。この程度まで帯域幅を削減することは、しかしながら、ＰＬＬ１００のプログラミング速度を低減する効果を持ち、それはＡＴＥシステム性能およびスループットに負のインパクトを与え得る。
【００１０】
望まれているのは、プログラミング速度を犠牲にすることなく低位相ノイズを持つ高周波数信号を作成することができる位相ロック回路である。
【発明の概要】
【００１１】
本発明に従って、位相ロック回路は、偽信号化（エイリアシング）されたフィードバック信号を作成するサンプラーを採用し、回路はその上にロックするようにされる。
【００１２】
続く記載は添付の図面を参照することによってより良く理解されるであろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、広い範囲の周波数を作成するように動作可能な従来の位相ロックループのブロック図である。
【図２】図２は、発明の描写的実施形態に従った位相ロック回路のブロック図である。
【図３】図３は、図２の回路中でどのようにナイキストレートより高い周波数がナイキストレートより低い周波数に偽信号化できるかを示す周波数プロットである。
【図４】図４は、図２の回路中でどのようにナイキストレートより高い周波数バンドがナイキストレートより低い周波数バンドに偽信号化できるかを示す周波数プロットである。
【図５】図５は、精度を向上するのにＶＣＯ出力信号の高調波が採用された、位相ロック回路の描写的実施形態の簡略化された概要である。
【図６】図６は、図５の回路中でどのように様々な高調波バンドが作り出されるかを示す周波数プロットであり、そこでは一つ以上の高調波バンドがナイキストレートより低い周波数に偽信号化されている。
【図７】図７は、デジタル位相検出器とデジタルループフィルタを採用した位相ロック回路の描写的実施形態を示すブロック図である。
【図８】図８は、発明の一つ以上の実施形態に従った位相ロック回路を含んだ自動テスト設備の簡略化されたブロック図である。
【図９】図９は、図７の位相ロック回路と共に使用されるのに好適なデジタル位相検出器のブロック図である。
【図１０】図１０は、図７の位相ロック回路と共に使用されるのに好適な別のデジタル位相検出器のブロック図である。
【発明を実施するための形態】
【００１４】
図２は、位相ロック回路２００の描写的実施形態を示す。位相ロック回路２００は、入力信号ＦＩＮを受け取り、出力信号ＦＯＵＴを作成する。回路２００は、サンプラー２０２、位相検出器２１０、ループフィルタ２１２、およびＶＣＯ（電圧制御発振器）２１４のような制御可能発振器を含む。サンプラー２０２は、フィードバック信号ＦＦＢをその入力として受け取り、サンプルフィードバック信号ＳＦＦＢをその出力として提供する。位相検出器２１０は２つの入力と１つの出力を有する。第一の入力は入力信号ＦＩＮを受け取り、第二の入力はサンプルフィードバック信号ＳＦＦＢを受け取る。ループフィルタ２１２とＶＣＯ２１４は各々１つの入力と１つの出力を有する。
【００１５】
回路２００はまた、ＶＣＯ２１４の出力からサンプラー２０２の入力まで結合された、フィードバック信号ＦＦＢを提供する回路パス２２０を含む。バンドパスフィルタ２３０ａ−２３０ｎが好ましくは回路パス２２０中に設けられている。これらのバンドパスフィルタは好ましくはスイッチ２４０ａ−２４０ｎを介して個別に選択可能である。各フィルタは好ましくは異なる中心周波数を有する。
【００１６】
動作中には、サンプラー２０２はフィードバック信号ＦＦＢをサンプリングレートＦＳでサンプリングするようにされる。位相検出器２１０は、サンプルフィードバック信号ＳＦＦＢを受け取り、エラー信号Φ−Ｅｒｒを出力する。エラー信号はＳＦＦＢとＦＩＮの間の差に応じて変動する。ループフィルタ２１２はエラー信号をフィルタリングし、ループを安定化するのを助ける。ＶＣＯ２１４はフィルタリングされたエラー信号を振動波形ＦＶＣＯに変換する。ＦＶＣＯの周波数はフィルタリングされたエラー信号のレベルに応じて変動する。
【００１７】
バンドパスフィルタ２３０ａ−２３０ｎの一つが、ＦＶＣＯからのノイズをフィルタリングするために選択される。選択されたフィルタは、好ましくはＦＶＣＯの期待された周波数に最も近い中心周波数を有するものである。望ましいフィルタは、その関連付けられたスイッチ（２４０ａ−２４０ｎの一つ）を閉じて残りのスイッチを開くことによって選択される。
【００１８】
回路２００は、ＦＶＣＯの周波数がサンプラーのナイキストレート（ＦＳ／２）よりも小さい時には本質的に通常のやり方で振舞う。しかし、ＦＶＣＯの周波数がナイキストレートよりも大きい時には重大な違いが生じる。
【００１９】
知られているように、レートＦＳでサンプリングされている信号がＦＳ／２よりも大きな周波数成分を含む時には、「偽信号化」と呼ばれる現象が離散時間システムに生じる。偽信号化は、バンド外周波数、例えばナイキストレートより上のものが、システムの帯域幅内の画像として現れることを引き起こす。これらの画像は通常エラーとして見做される。しかし、我々はこれらの偽信号化画像が性能を向上するのに使われることができることを認識した。
【００２０】
図３は、レートＦＳでサンプリングされた離散時間システムの周波数プロットを示す。水平ラインは周波数を表し、ゼロ周波数（ＤＣ）が左に現れており、増加する周波数が右へと伸びている。周波数はナイキストレートＦＳ／２の倍数で表されている。示されるように、ナイキストレートより上の周波数は、システム帯域幅（即ち、ナイキストレートの下）内に偽信号化画像を作成する。特に、ナイキストレートのあらゆる倍数よりも増分δだけ大きいあらゆる成分は、システム帯域幅内で周波数δにおいて偽信号化画像を作成する。
【００２１】
偽信号化画像の作成は、図２の位相ロック回路中で重大な帰結を持つ。ＦＶＣＯの周波数がＦＳ／２を超える時、その周波数の偽信号化画像がサンプラーの帯域幅内に現れ、回路はその画像上にロックするようにされる。これは位相ロック回路２００が、そのフィードバックパス中に周波数分割器を要求することなく、実質的なゲインを持って動作することができることを意味する。回路２００は、そのアナログ特性のみによって制限される、任意の高周波数を作成するようにされることができる。
【００２２】
もしＶＣＯ２１４が大きすぎる周波数レンジに渡って動作すれば、出力周波数の曖昧さを生じることができる。例えば、もし出力レンジ（最大周波数マイナス最小周波数）がＦＳ／２を超えれば、位相ロック回路は２つ以上の異なるＶＣＯ周波数においてそのフィードバック条件を満たすことができ得る。好ましくは、この条件は、バンドパスフィルタ２３０ａ−２３０ｎの各々の帯域幅をＦＳ／２より小さいものに制限することによって回避される。代替的に、それはＦＳ／２よりも小さい出力レンジを有するＶＣＯ２１４を選択することによって回避されても良い。
【００２３】
位相ロック回路２００中で偽信号化画像を使用することから重大な性能の利益が生じる。これらは図４を参照して最も良く理解される。
【００２４】
図４は、周波数バンド上での偽信号化の効果を示す周波数プロットである。示されるように、ナイキストレートより上の周波数バンドまたはレンジ４１０が、システム帯域幅内に鏡像４１２を作り出すように偽信号化される。重要なことに、バンド４１０と４１２の幅は同一である。もしバンド４１０が１ｋＨｚ幅であれば、バンド４１２は１ｋＨｚ幅であろう。もしバンド４１０がＶＣＯ２１４によって作成された周波数を表すと仮定すれば、バンド４１０の幅はＦＶＣＯ中の位相ノイズ（または等価的にタイミングジッター）として見做されることができる。図１の従来の位相ロックループでは、フィードバック分割器がバンド４１０の幅を低減して、実効的にループゲインと感度を低減していたであろう。図２の位相ロック回路では、しかし、ループゲインと感度は保持される。ＦＶＣＯの周りの位相ノイズは、圧縮または減衰無しでシステムの帯域幅中に偽信号化されて戻る。
【００２５】
偽信号化信号の使用は従って、フィードバック分割器を必要とすることなしに高ゲイン（そこではＦＯＵＴがＦＩＮよりもはるかに大きい）で動作させられることを位相ロック回路２００に許容する。それは開ループゲインと従って精度が高く保たれることを許容する。フィードバック分割器は要求されないので、これらのデバイスによって通常導入されるノイズスパーは避けられる。従って、ループフィルタを遅くしてその帰結としてプログラミング速度の低減に苦しむことの必要も避けられる。
【００２６】
図５は、位相ロック回路の他の描写的実施形態を示す。位相ロック回路５００は、サンプラー５０２、位相検出器５１０、ループフィルタ５１２、ＶＣＯ５１４のような制御可能発振器、およびバンドパスフィルタのバンク５３０を含む。これらは図２のサンプラー２０２、位相検出器２１０、ループフィルタ２１２、ＶＣＯ２１４、およびバンドパスバンクと同様である。しかしながら、回路５００はまた、高調波発生器５４０も含む。
【００２７】
高調波発生器５４０は、ＦＶＣＯのフィルタリングされたバージョンを受け取り、その信号の一つ以上の高調波を生成する。これらの高調波または倍音は、ＦＶＣＯの周波数、即ち基本周波数、の整数倍の周波数を有する。
【００２８】
第二のバンドパスバンク５５０がオプションで高調波発生器５４０の出力に結合される。第二のバンドパスバンク５５０は、サンプラー５０２に提示されるべき一つ以上の特定の高調波を選択するのに使われても良い。しかしながら、特定の高調波の選択は要求されてはいない。
【００２９】
高調波発生器５４０は実効的にサンプラー５０２にフィードバックされるノイズバンドの幅を逓倍する。それは従って、位相ループ回路５００の開ループゲインと感度を更に増加させる。
【００３０】
図６は、位相ノイズが逓倍されるメカニズムを示す周波数プロットである。示されるように、ＦＶＣＯとその高調波は、システムの帯域幅内に偽信号化画像を作り出す。重要なことに、ＦＶＣＯの各高調波の周りの位相ノイズのバンドの幅は、高調波の次数に比例して変動することを見ることができる。例えば、３ＦＶＣＯの周りのノイズのバンドは、ＦＶＣＯの周りのバンドの３倍幅広い。これらのバンドの各々はシステムの帯域幅に偽信号化されて戻る。バンドパスバンク５５０が無ければ、これらの偽信号化バンドは全てサンプラー５０２の入力において同時に現れる。
【００３１】
位相ロック回路２００／５００の要素は、幅広い様々なやり方で実装することができる。位相検出器２１０／５１０は、アナログ位相検出器かまたはデジタル位相検出器であることができる。同様にループフィルタ２１２／５１２は、アナログループフィルタかまたはデジタルループフィルタであることができる。アナログおよびデジタルの位相検出器とループフィルタは当該分野で周知である。
【００３２】
もしアナログ位相検出器が使用されれば、サンプラー２０２／５０２は、サンプルアンドホールド回路またはトラックアンドホールド回路のようなアナログサンプリング回路として実装される。これらのデバイスは周知であり、在庫から容易に入手可能である。この配置では、入力信号ＦＩＮは好ましくは、クリスタル発振器の出力のようなアナログ信号である。
【００３３】
もしデジタル位相検出器が使用されれば、サンプラー２０２／５０２は好ましくは、アナログ−デジタル変換器（ＡＤＣ）に結合された（上述の）アナログサンプリング回路を含む。アナログサンプリング回路とＡＤＣは両方ともＦＳでクロックされる。好ましくは、サンプリングＡＤＣ、即ちアナログサンプリング回路とＡＤＣの両方が単独のデバイスパッケージ中に含まれたもの、が使われる。デジタル値はよってレートＦＳで位相検出器に提供される。この配置では、ＦＩＮは好ましくはデジタル信号である。
【００３４】
ＶＣＯ２１４／５１４は好ましくは従来型のものである。ＶＣＯは周知であり、在庫から商業的に入手可能である。
【００３５】
高調波発生器５４０は好ましくは、クリップ回路または商業的に入手可能なＲＦ櫛発生器のような非線形アナログ回路として実装される。知られているように、クリップ回路は正弦波の正と負のピークを平坦化し、よって正弦波の基本周波数の高調波を導入する。オプションで、高調波発生器５４０は低振幅の高調波をブーストするための増幅器を備えていても良い。
【００３６】
図７は、要素の特定の配置を持った位相ロック回路７００の主としてデジタルな実施形態を示す。回路は、デジタル位相検出器７１０とサンプリングＡＤＣ７１２を含む。
【００３７】
デジタル位相検出器７１０は、参照周波数と参照位相を示している入力データＦＲＥＦ，ΦＲＥＦを受け取る。デジタル位相検出器７１０は、この参照周波数および位相をサンプリングＡＤＣ７１２からのサンプルフィードバック信号と比較して、デジタル位相エラーを作成する。デジタルループフィルタ７１４は、デジタル位相エラーをフィルタリングし、デジタル−アナログ変換器（ＤＡＣ）がフィルタリングされた位相エラーをアナログ信号に変換する。アナログフィルタがＤＡＣ７１６の出力を平滑化し、ＶＣＯ７２０が平滑化されたＤＡＣ出力を振動信号に変換する。第一のバンドパスフィルタバンク７２２、高調波発生器７３０、およびオプションの第二のバンドパスバンク７４０は、図５の第一のバンドパスバンク５３０、高調波発生器５４０、およびオプションの第二のバンドパスバンク５５０との関連で上述したのと本質的に同じように動作する。
【００３８】
デジタルループフィルタ７１４は、回路７００中で特定の利点を供する。もしＡＤＣ７１２またはＤＡＣ７１６のような回路要素のいずれかが知られた周波数でノイズを繰り返し可能に生成することが見つけられれば、またはもし或る知られた周波数におけるノイズが回路にその環境から注入されれば、デジタルループフィルタ７１４は、各害のあるノイズ周波数において低ゲインまたは「ゼロ」を有するようにプログラムされることができる。この様式にループフィルタ７１４を設計することは、出力信号ＦＯＵＴ中のノイズを低減し、回路の全体的精度に貢献する。
【００３９】
図９は、位相ロック回路７００に特に好適なデジタル位相検出器の例を示す。図９に示されるように。デジタル位相検出器の第一の入力はデジタル発振器９１４に結合され、デジタル位相検出器の第二の入力はダウンコンバータ９１０に結合されている。入力データ（ＦＲＥＦ，φＲＥＦ）に基づいて、デジタル発振器９１４は、周波数ＦＯＳＣと位相φＯＳＣを有するデジタル参照信号を合成する。ＦＯＳＣは好ましくはＦＲＥＦに等しく、φＯＳＣは好ましくはφＲＥＦに等しい。
【００４０】
デジタル参照信号は好ましくは直角位相参照信号である、即ち、それは９０度の位相差によって分離された２つの正弦波を表す２つの部分で提供されている。従来は、直角位相参照信号の第一の部分はコサインと称され、第二の部分はサインと称される。従って、直行位相参照信号の第一の部分はＣｏｓ（２πＦＯＳＣｔ＋φＯＳＣ）の形を有し、第二の部分はＳｉｎ（２πＦＯＳＣｔ＋φＯＳＣ）の形を有する。
【００４１】
直行位相参照信号はダウンコンバータ９１０に提供され、そこでそれはフィードバック信号を混合される。デジタル位相検出器を位相ロック回路７００の文脈から取り出すと、フィードバック信号はより一般的にはＣｏｓ（２πＦＩＮｔ＋φＩＮ）の形を有するサンプル周期信号と見做すことができる。
【００４２】
ダウンコンバータ９１０は、サンプル周期信号と直角位相参照信号に応じて差分信号を作成する。差分信号は好ましくは２つの部分を有する直角位相信号であり、一つの部分は実質的にＣｏｓ［２π（ＦＩＮ−ＦＯＳＣ）ｔ＋φＩＮ−φＯＳＣ］の形を有し、他の部分は実質的にＳｉｎ［２π（ＦＩＮ−ＦＯＳＣ）ｔ＋φＩＮ−φＯＳＣ］の形を有する。従って、直角位相差分信号の周波数は、入力と発振器周波数の間の差ＦＩＮ−ＦＯＳＣに等しく、直角位相差分信号の位相は、入力と発振器位相の間の差φＩＮ−φＯＳＣに等しい。
【００４３】
直角位相差分信号は位相抽出器９１６に提供される。位相抽出器９１６は直角位相差分信号によって表される累積位相差を生成する。好ましい実施形態では、位相抽出器９１６はＡＴＡＮ２機能を行う。知られているように、ＡＴＡＮ２は２つの入力の商の４象限逆タンジェントを生成する。ＡＴＡＮ２への２つの入力が同じ角度θのサインとコサインのときには、ＡＴＡＮ２［ｓｉｎ（θ），ｃｏｓ（θ）］は単純に角度θである。従って、直角位相差分信号の２つの部分のＡＴＡＮ２は［２π（ＦＩＮ−ＦＯＳＣ）ｔ＋φＩＮ−φＯＳＣ］と評価される。この値はデジタル発振器９１４とサンプル周期信号の間の累積位相差に対応する。もし、ＦＩＮ，ＦＯＳＣ,φＩＮおよびφＯＳＣが定数であれば、累積位相差によって記述される値は、時間に渡る直線の形をとる。
【００４４】
位相ロック回路７００の文脈では、位相抽出器９１６によって作成された累積位相差はデジタル位相エラーを提供する。オプションで、加算器９２０を介して位相φＡＤＪが累積位相差に付け足されるかそれから差し引かれて、位相ロック回路７００の他の部品に渡された位相エラーを調整する。加算器９２０を介して位相を足すまたは引くことは、シンセサイザーの出力信号ＦＯＵＴの位相をシフトする効果を持つ。
【００４５】
図９のデジタル位相検出器が適正に性能するためには、デジタル発振器９１４は精度のある直角位相参照信号を生成することができるべきである。例えば、ＦＯＳＣはＦＲＥＦによって指定される周波数に実質的に等しくあるべきであり（名目上ＦＯＳＣとＦＲＥＦは等しい）、φＯＳＣはφＲＥＦによって指定される位相に実質的に等しくなければならない（名目上φＯＳＣとφＲＥＦは等しい）。この要求は、直角位相参照信号の正確な値を急いで必要なサンプリングレートで作成することが要求されるので、デジタル発振器９１４にかなりの要求を課す。
【００４６】
この要求は、もしＫ／ＦＯＳＣ＝Ｌ／ＦＳ、ここでＫとＬは両方整数、となるようにＦＯＳＣとＦＳが関連していれば、比較的容易に達成することができる。この場合には、デジタル発振器９１４は直角位相参照信号を生成するためのルックアップテーブルを採用することができる。ルックアップテーブルは、直角位相参照信号の予め格納された値をサンプルクロックの連続するサイクルに関連付ける。デジタル発振器はよって、単にそのルックアップテーブルに格納された値を循環するだけで直角位相参照信号を生成することができる。
【００４７】
しかしながら、もしＫ／ＦＯＳＣがＬ／ＦＳに等しくなければ、状況はもっと複雑になる。この状況の下では、ルックアップテーブルの一回の繰り返しについて適切な値が他の繰り返しについては不適切になるので、単純なルックアップテーブルは使用できない。異なる解決策が要求される。一つの解決策は、デジタル発振器９１４に、直角位相参照信号の値を急いで速く計算するための計算エンジンを設けることである。但し、この解決策は複雑である。
【００４８】
別の解決策が図１０に示されており、それは好適なデジタル位相検出器７１０の別の例を示す。図１０のダウンコンバータ１０１０、位相抽出器１０１６および加算器１０２０は、実質的に図９のダウンコンバータ９１０、位相抽出器９１６および加算器９２０と同じである。但し、図１０はまた、計算ユニット１０１２、累積器１０１８、および第二の加算器１０２２も含む。
【００４９】
計算ユニット１０１２は入力データ（ＦＲＥＦ，φＲＥＦ）を一次部分と二次部分の２つの部分に分割する。一次部分（ＦＯＳＣ,φＯＳＣ）は、デジタル発振器１０１４がルックアップテーブルを使うことによるように容易に生成することができる参照信号（ＦＲＥＦ,φＲＥＦ）の近似を表す。二次部分（φＲＥＳ）は、剰余位相値、即ち、上記近似中のエラーを表す。一次部分は好ましくは、Ｋ／ＦＯＳＣ＝Ｌ／ＦＳの要求を満たす。もしＦＯＳＣがＦＲＥＦに等しくなければ、取り決め事項としてＦＯＳＣがＦＲＥＦより僅かに大きくなるようにＫとＬが好ましくは選択される。従って、二次部分φＲＥＳは、ＦＳの各サイクル上で発生するＦＯＳＣとＦＲＥＦの間の位相差を表す。
【００５０】
累積器１０１８はＦＳの各サイクル上のφＲＥＳを蓄積する（即ち、それ自身の内容に付け足す）。累積器１０１８によって保持された値はよって、時間に渡って見ると、直線の形をとる。
【００５１】
位相抽出器１０１６の出力は、入力データの二次部分を考慮に入れていない。加算器１０２２は、位相抽出器１０１６の出力から累積器１０１８の出力を差し引くことによってこの出力を修正する。加算器１０２２の出力はよって、入力データの一次及び二次部分の両方を考慮に入れて、サンプル周期信号と参照（即ち、ＦＲＥＦ，φＲＥＦ）の間の位相エラーの正確な表現を作成する。
【００５２】
ＡＴＡＮ２機能や累積器１０２０のような図９および１０のデジタル位相検出器のいくつかの要素は、商業的に入手可能な論理定義を有する。これらの定義は、購入されても、ダウンロードされても、殆ど独自設計作業なしでＦＰＧＡまたはＡＳＩＣに埋め込まれても良い。
【００５３】
参照データ（ＦＲＥＦ，φＲＥＦ）は好ましくは可変である。図９および１０のデジタル位相検出器がシンセサイザー中で使用されるときには、参照データは異なる出力周波数を確立するために好ましくはプログラム可能である。整数ＫとＬの値は、好ましくは参照データの新たな値がプログラムされる毎に更新される。剰余のサイズを最小にするためには、Ｋは好ましくは実施可能なかぎり大きくされる。ＫとＬは、手動で計算されても良いし、または所望の出力周波数およびサンプリングレートに基づいてソフトウェア、ファームウェア、またはハードウェアによって生成されても良い。
【００５４】
それらは要求されてはいないが、図９および１０のデジタル位相検出器は位相ロック回路７００中において多くの利点を提供する。例えば、位相エラーは、サンプルクロックのサイクル毎に一度のように高頻度で更新される。加えて、位相エラーは非常に高い分解能を持たされている。位相剰余φＲＥＳが参照周波数の一次部分とは独立に管理されるので、数値的精度の多数のビットをφＲＥＳに適用することができる。また、φＲＥＳの全体的位相エラーへの貢献は、デジタル発振器１０１４を実装するのに使われたルックアップテーブル中に格納されたＦＯＳＣのサイクルの数（即ち、Ｋの値）を増加することにより、非常に小さくすることができる。
【００５５】
図８は、図２、５および７に示されたタイプの位相ロック回路の応用を示す。図８に示すように、自動テストシステム８１２は、ＵＵＴ（試験下ユニット）８４０をテストするためのホストコンピュータ８１０によって制御される。ＵＵＴはテストされるべきいかなるタイプのデバイスまたアッセンブリであっても良い。自動テストシステム８１２は、アナログ機器８２０、デジタイザー８２２、および任意波形生成器（ＡＷＧ）８２４のような機器を含む。自動テストシステム８１２はまた、全体的にデジタルＰＩＮ８２６、８２８および８３０として示される複数のデジタル電子チャネルも含む。デジタル電子チャネルはデジタル信号を供給し感知するために配置されている。
【００５６】
注目すべきことに、自動テストシステム８１２は複数の位相ロック回路８１６ａ−ｇを含む。これらの位相ロック回路は、図２、５および７のいずれかに示された同じ一般的タイプのものである。位相ロック回路８１６ａ−ｇの各々はシステムクロック８１４からのクロック信号ＦＳを受け取る。それらは各々また、所望の出力周波数および位相を指定するホストコンピュータ８１０からのそれぞれの入力信号（またはデータ）を受け取る。クロックとそれぞれの入力に応じて、位相ロック回路８１６ａ−ｇの各々は、それぞれの周期出力信号を生成する。出力信号は機器８２０、８２２および８２４に提供され、それらは周波数参照またはクロックをそれらの通常動作のために使用することができる。出力信号はまたデジタルＰＩＮ８２６、８２８および８３０を制御するためのクロックを提供する。それらは更にパターン発生器８１８のための周波数参照を提供するのに使われても良い。パターン発生器８１８は位相ロック回路と共に動作して、デジタルＰＩＮが指定されたフォーマットで正確に制御された瞬時おいてデジタル信号を供給および／または感知するようにさせる。
【００５７】
ここの発明のいくつかの実施形態を記載したが、数々の代替的実施形態または変形を行うことができる。例えば、示して記載された位相ロック回路は好ましくはＶＣＯの出力に結合されたバンドパスフィルタのバンク（２３０、５３０、および７２２）を含むが、これらのフィルタは厳格には要求されない。加えて、バンドパスフィルタは好ましくは、サンプラー（２０２、５０２）またはサンプリングＡＤＣ（７１２）に先行するアナログフィルタとして実装されるが、それらは代替的にサンプラーまたはサンプリングＡＤＣの出力に設けられたデジタルフィルタとして実装されることができる。
【００５８】
開示された位相ロック回路の特定の利点は、それらがそれらのフィードバックパス中に周波数分割器（カウンターのような）を要求することなしに閉ループ周波数ゲインを提供することである。但しこれは、フィードバック分割器が禁止されていることを意味すると取られるべきではない。開示された回路の文脈においてフィードバック分割器が望ましいと考えられるいくつかの場合が起こり得る。偽信号化は、ＶＣＯとサンプラーの間の回路パスの全体的周波数ゲイン（出力周波数割る入力周波数）がＦＳ／２ＦＭＩＮ、ここでＦＭＩＮはＶＣＯによって提供される最低周波数を表す、よりも大きければ、フィードバック分割器があったとしても起こるであろう。
【００５９】
サンプラー（２０２、５０２）またはサンプリングＡＤＣ（７１２）が動作させられるサンプリングレートＦＳは、好ましくは固定される。しかしながら、これは要求はされていない。それは可変であっても良い。一つの変形によると、ＦＳはＶＣＯの出力から導出されても良い。
【００６０】
示し記載されたように。ＶＣＯはナイキストレート（ＦＳ／２）よりも高い周波数で動作するようにされるが、これも要求はされていない。偽信号化は、もし高調波発生器（５４０、７３０）がナイキストレートより上の高調波を作成すれば、ナイキストレートより下のＶＣＯ周波数とでも起こるであろう。
【００６１】
当業者は従って、発明の範囲から逸脱することなくここに開示された実施形態に形状および詳細の様々な変更を行い得ることを理解するであろう。
【特許請求の範囲】
【請求項１】
入力と出力を有し、サンプリングレートＦＳで動作するように構築され配置されたサンプラーと、
入力と出力を有し、入力がサンプラーの出力に結合された位相検出器と、
入力と出力を有し、入力が位相検出器の出力に結合された制御可能発振器と、
制御可能発振器の出力からサンプラーの入力まで結合され、ＦＳ／２よりも大きな周波数を有するサンプラーにフィードバック信号を配送するように構築され配置された回路パスと、
を含む位相ロック回路。
【請求項２】
制御可能発振器はＦＳ／２よりも大きい周波数を有する出力信号を発生するように動作可能である、請求項１記載の位相ロック回路。
【請求項３】
回路パスが、バンドパスフィルタのバンクを含む、請求項１記載の位相ロック回路。
【請求項４】
バンドパスフィルタのバンクが、各々が異なる中心周波数を有し各々がＦＳ／２より小さい帯域幅を有する複数のバンドパスフィルタを含む、請求項３記載の位相ロック回路。
【請求項５】
位相検出器の入力が第一の入力であり、位相検出器が更に振動アナログ信号を受け取るように配置された第二の入力を有する、請求項１記載の位相ロック回路。
【請求項６】
位相検出器の入力が第一の入力であり、位相検出器が更に所望の出力周波数を示すデジタル値を受け取るように配置された第二の入力を有する、請求項１記載の位相ロック回路。
【請求項７】
回路パスが、制御可能発振器によって発生された信号の少なくとも一つの高調波を発生するように構築され配置された非線形素子を含む、請求項１記載の位相ロック回路。
【請求項８】
非線形素子が、クリップ回路と周波数櫛発生器の一つである、請求項７記載の位相ロック回路。
【請求項９】
回路パスが更に、制御可能発振器の出力と非線形素子の間に結合された選択可能バンドパスフィルタのバンクを含む、請求項７記載の位相ロック回路。
【請求項１０】
位相検出器の出力と制御可能発振器の入力の間に結合されたループフィルタを更に含む、請求項１記載の位相ロック回路。
【請求項１１】
ループフィルタが、デジタルループフィルタを含む、請求項１０記載の位相ロック回路。
【請求項１２】
入力と出力を有するサンプラーと、
入力と出力を有し、入力がサンプラーの出力に結合された位相検出器と、
入力と出力を有し、入力が位相検出器の出力に結合された制御可能発振器と、
制御可能発振器の出力とサンプラーの入力の間に結合された高調波発生器と、
を含む位相ロック回路。
【請求項１３】
制御可能発振器と高調波発生器の間に結合されたバンドパスフィルタのバンクを更に含む、請求項１２記載の位相ロック回路。
【請求項１４】
バンドパスフィルタのバンクが、各々が異なる中心周波数を有する複数のバンドパスフィルタを含む、請求項１３記載の位相ロック回路。
【請求項１５】
非線形素子とサンプラーの間に結合された選択可能バンドパスフィルタのバンクを更に含む、請求項１３記載の位相ロック回路。
【請求項１６】
非線形素子とサンプラーの間に結合された選択可能バンドパスフィルタのバンクを更に含む、請求項１２記載の位相ロック回路。
【請求項１７】
高調波発生器が非線形素子を含む、請求項１２記載の位相ロック回路。
【請求項１８】
サンプラーがサンプリングレートＦＳで動作可能であり、高調波発生器がＦＳ／２よりも大きな周波数を有する少なくとも一つの高調波を発生するように構築され配置された、請求項１２記載の位相ロック回路。
【請求項１９】
入力と出力を有し、サンプリングレートＦＳで動作するように構築され配置されたサンプラーと、
入力と出力を有し、入力がサンプラーの出力に結合された位相検出器と、
入力と出力を有し、入力が位相検出器の出力に結合され、最小周波数ＦＭＩＮより大きな動作周波数のレンジを発生するように構築され配置された制御可能発振器と、
制御可能発振器の出力から位相検出器の入力まで結合され、ＦＳ／２ＦＭＩＮよりも大きな周波数ゲインを有する回路パスと、
を含む位相ロック回路。
【請求項２０】
基本周波数を有し、ＦＳ／２より大きな周波数を持つ少なくとも一つの成分を有する振動信号を発生し、
振動信号をサンプリングレートＦＳでサンプリングして、少なくとも一つの偽信号化された成分を有するサンプル信号を生成し、
サンプル信号と参照信号の間の差に応じた位相エラーを発生し、
位相エラーに応じて振動信号の基本周波数を変動させる
ことを含む位相ロック方法。
【請求項２１】
振動信号を発生するステップが、
振動信号のプリカーサーを発生し、
振動信号のプリカーサーをバンドパスフィルタリングする
ことを含む、請求項２０記載の方法。
【請求項２２】
振動信号を発生するステップが更に、振動信号のバンドパスフィルタリングされたプリカーサーの少なくとも一つの高調波を発生することを含む、請求項２１記載の方法。
【請求項２３】
振動信号を発生するステップが、
振動信号のプリカーサーを発生し、
振動信号のプリカーサーの少なくとも一つの高調波を発生する
ことを含む、請求項２０記載の方法。
【請求項２４】
振動信号のプリカーサーの少なくとも一つの高調波をバンドパスフィルタリングすることを更に含む、請求項２３記載の方法。
【請求項２５】
位相エラーを発生するステップが、
位相エラーのプリカーサーを発生し、
位相エラーのプリカーサーをフィルタリングする
ことを含む、請求項２０記載の方法。
【請求項２６】
位相エラーのプリカーサーをフィルタリングするステップが、位相エラーのプリカーサーをデジタル的にフィルタリングすることを含む、請求項２５記載の方法。
【請求項２７】
テストプログラムを実行するように適応されたホストコンピュータと、
ホストコンピュータからのデータに応じて動作し、複数の参照周波数を生成する複数の位相ロック回路と、
複数の位相ロック回路に結合され、刺激信号を発生するおよび／または複数の参照周波数に応答する応答信号を受け取るように適応された複数の機器と、を含む自動テストシステムであって、
複数の位相ロック回路の各々が、
入力と出力を有し、サンプリングレートＦＳで動作するように構築され配置されたサンプラーと、
入力と出力を有し、入力がサンプラーの出力に結合された位相検出器と、
入力と出力を有し、入力が位相検出器の出力に結合された制御可能発振器と、
制御可能発振器の出力からサンプラーの入力まで結合され、ＦＳ／２よりも大きな周波数を有するサンプラーにフィードバック信号を配送するように構築され配置された回路パスと、を含むもの。
【請求項２８】
位相検出器の入力が第一の入力であり、位相検出器が更に所望の出力周波数を示すデータを受け取るように配置された第二の入力を有する、請求項２７記載の自動テストシステム。
【請求項２９】
複数の機器が、デジタル駆動回路を含む、請求項２７記載の自動テストシステム。
【請求項３０】
複数の機器が、アナログソースを含む、請求項２７記載の自動テストシステム。
【請求項３１】
複数の機器が、ＲＦソースを含む、請求項２７記載の自動テストシステム。
【請求項１】
入力と出力を有し、サンプリングレートＦＳで動作するように構築され配置されたサンプラーと、
入力と出力を有し、入力がサンプラーの出力に結合された位相検出器と、
入力と出力を有し、入力が位相検出器の出力に結合された制御可能発振器と、
制御可能発振器の出力からサンプラーの入力まで結合され、ＦＳ／２よりも大きな周波数を有するサンプラーにフィードバック信号を配送するように構築され配置された回路パスと、
を含む位相ロック回路。
【請求項２】
制御可能発振器はＦＳ／２よりも大きい周波数を有する出力信号を発生するように動作可能である、請求項１記載の位相ロック回路。
【請求項３】
回路パスが、バンドパスフィルタのバンクを含む、請求項１記載の位相ロック回路。
【請求項４】
バンドパスフィルタのバンクが、各々が異なる中心周波数を有し各々がＦＳ／２より小さい帯域幅を有する複数のバンドパスフィルタを含む、請求項３記載の位相ロック回路。
【請求項５】
位相検出器の入力が第一の入力であり、位相検出器が更に振動アナログ信号を受け取るように配置された第二の入力を有する、請求項１記載の位相ロック回路。
【請求項６】
位相検出器の入力が第一の入力であり、位相検出器が更に所望の出力周波数を示すデジタル値を受け取るように配置された第二の入力を有する、請求項１記載の位相ロック回路。
【請求項７】
回路パスが、制御可能発振器によって発生された信号の少なくとも一つの高調波を発生するように構築され配置された非線形素子を含む、請求項１記載の位相ロック回路。
【請求項８】
非線形素子が、クリップ回路と周波数櫛発生器の一つである、請求項７記載の位相ロック回路。
【請求項９】
回路パスが更に、制御可能発振器の出力と非線形素子の間に結合された選択可能バンドパスフィルタのバンクを含む、請求項７記載の位相ロック回路。
【請求項１０】
位相検出器の出力と制御可能発振器の入力の間に結合されたループフィルタを更に含む、請求項１記載の位相ロック回路。
【請求項１１】
ループフィルタが、デジタルループフィルタを含む、請求項１０記載の位相ロック回路。
【請求項１２】
入力と出力を有するサンプラーと、
入力と出力を有し、入力がサンプラーの出力に結合された位相検出器と、
入力と出力を有し、入力が位相検出器の出力に結合された制御可能発振器と、
制御可能発振器の出力とサンプラーの入力の間に結合された高調波発生器と、
を含む位相ロック回路。
【請求項１３】
制御可能発振器と高調波発生器の間に結合されたバンドパスフィルタのバンクを更に含む、請求項１２記載の位相ロック回路。
【請求項１４】
バンドパスフィルタのバンクが、各々が異なる中心周波数を有する複数のバンドパスフィルタを含む、請求項１３記載の位相ロック回路。
【請求項１５】
非線形素子とサンプラーの間に結合された選択可能バンドパスフィルタのバンクを更に含む、請求項１３記載の位相ロック回路。
【請求項１６】
非線形素子とサンプラーの間に結合された選択可能バンドパスフィルタのバンクを更に含む、請求項１２記載の位相ロック回路。
【請求項１７】
高調波発生器が非線形素子を含む、請求項１２記載の位相ロック回路。
【請求項１８】
サンプラーがサンプリングレートＦＳで動作可能であり、高調波発生器がＦＳ／２よりも大きな周波数を有する少なくとも一つの高調波を発生するように構築され配置された、請求項１２記載の位相ロック回路。
【請求項１９】
入力と出力を有し、サンプリングレートＦＳで動作するように構築され配置されたサンプラーと、
入力と出力を有し、入力がサンプラーの出力に結合された位相検出器と、
入力と出力を有し、入力が位相検出器の出力に結合され、最小周波数ＦＭＩＮより大きな動作周波数のレンジを発生するように構築され配置された制御可能発振器と、
制御可能発振器の出力から位相検出器の入力まで結合され、ＦＳ／２ＦＭＩＮよりも大きな周波数ゲインを有する回路パスと、
を含む位相ロック回路。
【請求項２０】
基本周波数を有し、ＦＳ／２より大きな周波数を持つ少なくとも一つの成分を有する振動信号を発生し、
振動信号をサンプリングレートＦＳでサンプリングして、少なくとも一つの偽信号化された成分を有するサンプル信号を生成し、
サンプル信号と参照信号の間の差に応じた位相エラーを発生し、
位相エラーに応じて振動信号の基本周波数を変動させる
ことを含む位相ロック方法。
【請求項２１】
振動信号を発生するステップが、
振動信号のプリカーサーを発生し、
振動信号のプリカーサーをバンドパスフィルタリングする
ことを含む、請求項２０記載の方法。
【請求項２２】
振動信号を発生するステップが更に、振動信号のバンドパスフィルタリングされたプリカーサーの少なくとも一つの高調波を発生することを含む、請求項２１記載の方法。
【請求項２３】
振動信号を発生するステップが、
振動信号のプリカーサーを発生し、
振動信号のプリカーサーの少なくとも一つの高調波を発生する
ことを含む、請求項２０記載の方法。
【請求項２４】
振動信号のプリカーサーの少なくとも一つの高調波をバンドパスフィルタリングすることを更に含む、請求項２３記載の方法。
【請求項２５】
位相エラーを発生するステップが、
位相エラーのプリカーサーを発生し、
位相エラーのプリカーサーをフィルタリングする
ことを含む、請求項２０記載の方法。
【請求項２６】
位相エラーのプリカーサーをフィルタリングするステップが、位相エラーのプリカーサーをデジタル的にフィルタリングすることを含む、請求項２５記載の方法。
【請求項２７】
テストプログラムを実行するように適応されたホストコンピュータと、
ホストコンピュータからのデータに応じて動作し、複数の参照周波数を生成する複数の位相ロック回路と、
複数の位相ロック回路に結合され、刺激信号を発生するおよび／または複数の参照周波数に応答する応答信号を受け取るように適応された複数の機器と、を含む自動テストシステムであって、
複数の位相ロック回路の各々が、
入力と出力を有し、サンプリングレートＦＳで動作するように構築され配置されたサンプラーと、
入力と出力を有し、入力がサンプラーの出力に結合された位相検出器と、
入力と出力を有し、入力が位相検出器の出力に結合された制御可能発振器と、
制御可能発振器の出力からサンプラーの入力まで結合され、ＦＳ／２よりも大きな周波数を有するサンプラーにフィードバック信号を配送するように構築され配置された回路パスと、を含むもの。
【請求項２８】
位相検出器の入力が第一の入力であり、位相検出器が更に所望の出力周波数を示すデータを受け取るように配置された第二の入力を有する、請求項２７記載の自動テストシステム。
【請求項２９】
複数の機器が、デジタル駆動回路を含む、請求項２７記載の自動テストシステム。
【請求項３０】
複数の機器が、アナログソースを含む、請求項２７記載の自動テストシステム。
【請求項３１】
複数の機器が、ＲＦソースを含む、請求項２７記載の自動テストシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２０１０−５３４４４４（Ｐ２０１０−５３４４４４Ａ）
【公表日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２０１０−５１８１５８（Ｐ２０１０−５１８１５８）
【出願日】平成１９年７月２３日（２００７．７．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０７４１１５
【国際公開番号】ＷＯ２００９／０１４５３５
【国際公開日】平成２１年１月２９日（２００９．１．２９）
【出願人】（５０２３９１８４０）テラダイン、 インコーポレイテッド (49)
【Ｆターム（参考）】
【公表日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成１９年７月２３日（２００７．７．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０７４１１５
【国際公開番号】ＷＯ２００９／０１４５３５
【国際公開日】平成２１年１月２９日（２００９．１．２９）
【出願人】（５０２３９１８４０）テラダイン、 インコーポレイテッド (49)
【Ｆターム（参考）】
[ Back to top ]