【課題】デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供すること。
【解決手段】デジタルＤＬＬ回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。間欠間隔設定回路による間欠間隔の設定は、外部から入力される設定信号に基づいて制御する。これにより、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。 （もっと読む）

【課題】
被測定クロックの周期または周波数を高精度に計測する周波数計測回路を提供する。
【解決手段】
周波数測定回路は，被測定クロックの被測定エッジをカウントするカウンタと，基準クロックの基準エッジに応答して，前記カウンタのカウント値を記憶するカウンタラッチ回路と，直列に接続された複数の基本遅延回路を有し，前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる遅延回路と，前記基準エッジに応答して，前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と，前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて，前記被測定クロックの前記被測定エッジの前記遅延回路内での位置を検出するエッジ検出回路と，２つの基準エッジ間の前記カウント値と，前記２つの基準エッジでの前記第１のエッジ検出回路が検出する前記被測定エッジの位置情報とから，前記被測定クロックの周期または周波数を演算する演算器とを有する。 （もっと読む）

【課題】入力信号の周波数が変化するようなモータの駆動制御において、ステップ入力などのように入力信号の位相が急激に変化した場合でも、オーバーシュートやスリップによる振動などの過渡的な振動の発生を抑制することができる多重ＰＬＬ回路の構成を得る。
【解決手段】第２ＰＬＬ２１の第２位相比較回路２４によって検出される位相差が所定範囲外である場合には、ループ加算器２６を介さずに、第１ＰＬＬ１１を用いて第２ＰＬＬ２１のモータ部２２を制御する一方、上記位相差が所定範囲内である場合には、上記ループ加算器２６を介して上記第１ＰＬＬ１１と上記第２ＰＬＬ２１とを接続して多重ＰＬＬ回路を構成するように、信号経路切換部３３によって、該第１及び第２ＰＬＬ１１，１２の信号経路を切り換える。 （もっと読む）

【課題】ＰＬＬ回路の回路規模の増大を抑制しながら、安定性と周波数引込み速さとを独立に設定可能にする。
【解決手段】ＰＬＬ回路１は、信号を遅延する遅延閉ループ１９により発振信号を生成するリング発振部２と、位相比較部３、チャージポンプ４、平滑フィルタ５、平滑電流源６、遅れ成分フィルタ７、および補正電流源８を有する。遅れ成分フィルタ７は、平滑フィルタ５と並列にチャージポンプ４の出力に接続され、チャージポンプ４の出力信号に含まれる応答遅れ成分を抽出する。リング発振部２は、遅延閉ループ１９において信号を遅延する遅延部として、平滑電流源６および補正電流源８の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部１１を有する。 （もっと読む）

【課題】 本発明は、出力信号の発振周波数の精度を向上させることができる発振回路を提供することを目的とする。
【解決手段】 圧電素子の周波数温度特性を補償するための補償電圧Ｓ１５０を生成する補償電圧生成部１６０と、制御電圧Ｓ１３０に補償電圧Ｓ１５０を加算することにより、補正制御電圧Ｓ１６０を生成する加算部１５０と、補正制御電圧Ｓ１６０に基づいて、発振周波数を変化させることにより、所望の発振周波数を有する出力信号Ｓ１７０を生成し出力する電圧制御発振部２２０とを備える。 （もっと読む）

【課題】ＣＣＤを駆動するクロック信号を自動的に最適な位相に調整し、ＣＣＤからクロック信号成分が出力されない位相調整装置及び方法を提供する。
【解決手段】本発明の位相調整装置は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、第１の信号に対して遅延を与える遅延付与手段と、遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算する合成手段と、合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。 （もっと読む）

【課題】利得を自動的に設定する位相ロックループＰＬＬを提供する。
【解決手段】ＰＬＬ９９は、第１の周波数ＳＲと第２の周波数ＳＮの差を表す第１の信号Ａを供給する周波数弁別器１３０を備える。またＰＬＬ９９は、周波数弁別器１３０に結合され、第１の信号Ａを受信し、第１の信号Ａからの情報に基づいて第２の信号Ｂを供給する比較器１３５を備えている。第２の信号Ｂは設定する位相ロックループに対する利得設定を表す。 （もっと読む）

【課題】 電源投入直後から長期にわたる使用期間全体で良好な周波数安定度が得られる周波数シンセサイザを提供する。
【解決手段】 基準信号発生回路１に、ＯＣＸＯ２０と、ＴＣＸＯ３０と、それぞれの出力に対してウェイト調整を行うウェイト変換器２１，３１と、各ウェイト変換器からの出力を加算して基準信号として出力する加算器４１を備え、ＣＰＵ１０が、電源投入時にはＴＣＸＯ３０のウェイトを１００％、ＯＣＸＯ２０のウェイトを０％とし、徐々にＯＣＸＯ２０のウェイトを上げて、予め設定された一定時間後にＴＣＸＯ３０のウェイトを０％、ＯＣＸＯ２０のウェイトを１００％とするようにウェイト変換器Ｂ，Ｃを制御する周波数シンセサイザとしており、電源投入後に急速に周波数を安定させることができるものである。 （もっと読む）

【課題】半導体チップ面積を低減して再生データと再生クロックの生成の誤動作の可能性を軽減する。
【解決手段】送受信装置７は、クロックデータリカバリ回路１１、デシリアライザ１５、シリアライザ１４、ＰＬＬ回路１３、周波数検出器１２を具備する。クロックデータリカバリ回路１１は受信信号ＲＸとＰＬＬ回路１３から生成されるクロック信号ＴＸＣＬＫに応答して、再生クロックＣＬＫと再生データＤＡＴＡを抽出する。デシリアライザ１５はＣＬＫとＤＡＴＡからパラレル受信データＤＴを生成し、シリアライザ１４はパラレル送信データＤＲとＴＸＣＬＫからシリアル送信信号ＴＸを生成する。検出器１２は受信信号ＲＸとクロック信号ＴＸＣＬＫの周波数の差を検出して周波数制御信号ＦＣＳを生成して、信号ＦＣＳに応答して周波数の記差を低減するように、ＰＬＬ回路１３はＴＸＣＬＫの周期を制御する。 （もっと読む）

【課題】周波数変調幅を高精度に合わせることができるようにする。
【解決手段】入力クロックとフィードバッククロックとの位相差を検出する位相比較器２と、位相比較器２からの位相差信号に応じて電流を供給するチャージポンプ３と、チャージポンプ３の出力を電圧に変換し、平滑化するループフィルタ４と、入力電圧に応じた周波数のクロックを発生させる電圧制御発振器６と、変調幅設定値に応じた振幅を持つ変調信号を生成する変調生成部８とを有し、ループフィルタ４の出力と変調生成部８から出力される変調信号とを加算した信号を電圧制御発振器６に印加し、スペクトラム拡散クロックを生成する際、電圧制御発振器６で生成されたスペクトル拡散クロックの変調幅を検出し、検出した変調幅と変調幅目標値を比較し、その差分を小さくするように新たに算出した変調幅設定値を変調生成部８にフィードバックする変調幅検出部１０を備えた。 （もっと読む）

【課題】位相比較周波数を高く保ち、ＰＬＬの位相雑音を改善し、出力信号の精度を向上させたＰＬＬ回路を提供する。
【解決手段】基準信号をクロックとして動作し所定範囲内でサイクリックにクロックが入力する度に予め設定された値を累積加算した基準信号の位相に相当する信号を出力する第１位相アキュムレータ１、発振器の出力信号をクロックとして動作し所定範囲内でサイクリックにクロックが入力する度に予め設定された値を累積加算した発振器の出力信号の位相に相当する信号を出力する第２位相アキュムレータ２、第１及び第２位相アキュムレータの出力信号を比較して差を求め基準信号と発振器の出力信号との位相差を示す出力信号を出力する位相比較器３、位相比較器の出力信号に従って発振器への制御信号を生成する制御部４、制御部からの制御信号に応じた周波数の信号を出力する上記発振器５を有す。 （もっと読む）

【課題】低消費電力化と小型化とが両立されたＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路の位相比較器２は、カウンタ１６と時間デジタル変換器１３とを含む。カウンタ１６は、参照クロック信号ＲＥＦと、デジタル制御発振器の出力を分周した低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢとを受ける。カウンタ１６は、高周波クロック信号ＣＬＫＢのクロック数をカウントすることによって参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を検出する。時間デジタル変換器１３は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとを受ける。時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。 （もっと読む）

【課題】プロセスモニタに必要な回路面積を増加させることなく、高精度なプロセスキャリブレーションを短時間で行う。
【解決手段】ディジタル制御発振器３８が任意の発振バンドを選択した後、制御部２５はＴＤＣ４１の信号がプロセスモニタ制御部４０に入力されるようにスイッチ４４を切り換える。ＴＤＣ４１は、信号ＶＲＥＦの立ち上がりエッジと最も近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に、信号ＶＲＥＦの立ち上がりエッジと２番目に近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に変換し、その差を算出する。プロセスモニタ制御部４０は、ルックアップテーブルを参照し、算出した値と予め設定されている期待値とを比較し、プロセス値を決定する。そのプロセス値は、プロセス信号として調整制御部２６にそれぞれ出力され、プロセスキャリブレーションが行われる。 （もっと読む）

【課題】ループ帯域より高い周波数のジッタを印加する。
【解決手段】指定された位相の出力信号を発生する信号発生装置であって、所定周期の基準信号と出力信号との位相差に応じた制御信号を出力する位相差検出部と、制御信号の高域成分を除去するループフィルタと、ループフィルタにより高域成分が除去された制御信号に応じた周波数の周期信号を発生する発振部と、指定された位相分、周期信号に対して位相がシフトされた出力信号を出力する位相シフト部と、を備える信号発生装置を提供する。 （もっと読む）

【課題】高品質のクロック信号を分配することができるクロック信号分配装置を提供することを課題とする。
【解決手段】第１のインダクタ及び第１の容量に応じた周波数で共振して信号を発振する複数のＬＣ共振発振器（３０２，３０３）と、第２のインダクタ及び第２の容量に応じた周波数で共振し、入力クロック信号に同期した信号を発振する注入同期型ＬＣ共振発振器（３０１）と、前記複数のＬＣ共振発振器及び前記注入同期型ＬＣ共振発振器の発振ノードを接続する伝送線路（３１１，３１２）とを有することを特徴とするクロック信号分配装置が提供される。 （もっと読む）

【課題】ループ内の無駄時間を補償し、所望の特性を取得可能なＰＬＬ回路を提供する。
【解決手段】メインパス１１０は、入力段に配置され、入力信号と実信号との位相検出を行うフェーズディテクタ１１１と、フェーズディテクタの出力側に配置され、ループの応答特性を決めるためのループフィルタ１１３と、ループフィルタの出力信号に応じた周波数で発振し、発振信号を実信号としてメイン帰還パスに出力する制御発振器１１４と、を含み、ローカル帰還パス１３０は、ループフィルタの出力が入力され、制御発振器のレプリカとして機能するレプリカ部１３１と、レプリカ部の出力を一巡無駄時間分遅延させる遅延部１３２と、遅延部の入力信号と出力信号の差分を得る第１の減算器１３３と、第１の減算部の出力信号からループフィルタ中の内部信号を定数倍した信号を減算し、ループフィルタの入力側に出力する第２の減算器１３６と、を含む。 （もっと読む）

【課題】無線送信用の電力増幅器の出力をフィードバックする位相補正装置及び位相補正方法において、フィードバック系の安定性を向上させたものを提供すること。
【解決手段】位相検出器１０により検出された位相誤差（電圧ＣＶ）に対して、想定される位相誤差の全範囲でスイープさせた位相量（スイープ信号の電圧Ｖ_ＳＷＰ）を付加して、位相補正の目標値（電圧ＣＶ’）とする。これにより、位相補正処理の初期において、ＰＬＬのロックレンジへの引き込みを素早く行う。 （もっと読む）

デジタル位相同期ループ（ＤＰＬＬ）は、ＤＣＯ出力信号及び基準クロックを受信し及びデジタル値の第１のストリームを出力する時間−デジタル変換器（ＴＤＣ）を含む。ＴＤＣを高レートでクロックすることによって量子化雑音が低減される。ダウンサンプリング回路は、第１のストリームを第２のストリームに変換する。第２のストリームは、ＤＰＬＬの制御部が電力消費量を低減させるためにより低いレートで切り替わることができるようにＤＰＬＬの位相検出加算器に供給される。従って、ＤＰＬＬは、マルチレートＤＰＬＬと呼ばれる。制御部によって出力されたデジタルチューニングワードの第３のストリームは、ＤＣＯをより高いレートでクロックし、それによってデジタルイメージを低減させることができるようにＤＣＯに供給される前にアップサンプリングされる。受信機用途においては、アップサンプリングは行われず、ＤＣＯはより低いレートでクロックされ、それによって電力消費量をさらに低減させる。
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【課題】受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにする。
【解決手段】周波数・位相同期回路においては、主PLL回路３１−１によって同期検波を継続しながら、副PLL回路３１−２によって、ループゲインを順次変化させて制御誤差値の計測が行われる。２系統のPLL回路である主PLL回路３１−１と副PLL回路３１−２は、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。また、主PLL回路３１−１に設定しているループゲインよりも小さい制御誤差値を求めることができるループゲインが見つかる度に、主PLL回路３１−１のループゲインを副PLL回路３１−２のループゲインで置き換えていくことが行われる。本発明は、デジタルテレビジョン放送を受信するテレビジョン受像機、録画機器に適用することができる。 （もっと読む）

【課題】 発振周波数を補正するためのメモリなどが不要な温特補正機能付き発振回路およびその製造方法を実現する。
【解決手段】 温特補正機能付き発振回路１０は、第１の発振回路２１と、第２の発振回路２２と、第１の発振回路２１が発生する発振周波数を理想の発振周波数に近い発振周波数に補正するための補正回路５０とを備える。補正回路５０は、第１の発振回路２１の発振周波数ｆ１と、第２の発振回路２２の発振周波数ｆ２との差分（ｆ１−ｆ２）を検出し、その検出した差分に補正係数αを乗じ（α・（ｆ１−ｆ２））、その補正された差分を第１の発振回路２１の発振周波数に加算し（ｆ１＋α・（ｆ１−ｆ２））、それを出力する動作を行う。 （もっと読む）