周波数測定回路及びそれを有するPLLシンセサイザ
【課題】
被測定クロックの周期または周波数を高精度に計測する周波数計測回路を提供する。
【解決手段】
周波数測定回路は,被測定クロックの被測定エッジをカウントするカウンタと,基準クロックの基準エッジに応答して,前記カウンタのカウント値を記憶するカウンタラッチ回路と,直列に接続された複数の基本遅延回路を有し,前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる遅延回路と,前記基準エッジに応答して,前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と,前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記被測定クロックの前記被測定エッジの前記遅延回路内での位置を検出するエッジ検出回路と,2つの基準エッジ間の前記カウント値と,前記2つの基準エッジでの前記第1のエッジ検出回路が検出する前記被測定エッジの位置情報とから,前記被測定クロックの周期または周波数を演算する演算器とを有する。
被測定クロックの周期または周波数を高精度に計測する周波数計測回路を提供する。
【解決手段】
周波数測定回路は,被測定クロックの被測定エッジをカウントするカウンタと,基準クロックの基準エッジに応答して,前記カウンタのカウント値を記憶するカウンタラッチ回路と,直列に接続された複数の基本遅延回路を有し,前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる遅延回路と,前記基準エッジに応答して,前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と,前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記被測定クロックの前記被測定エッジの前記遅延回路内での位置を検出するエッジ検出回路と,2つの基準エッジ間の前記カウント値と,前記2つの基準エッジでの前記第1のエッジ検出回路が検出する前記被測定エッジの位置情報とから,前記被測定クロックの周期または周波数を演算する演算器とを有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は,周波数測定回路及びそれを有するPLLシンセサイザに関する。
【背景技術】
【0002】
デジタルテレビ放送や携帯電話など無線通信において,高周波信号の送受信や高速データの信号処理に必要な高速で低雑音のクロックを発生するシンセサイザが用いられている。シンセサイザは水晶発振器などの安定した基準クロックから,それと位相が同期した高周波クロックを生成するPLL回路が一般的である。
【0003】
このようなPLLシンセサイザは,低雑音特性,広帯域特性,低消費電力,高速引き込みなどの多くの要求を満たすことが期待されている。特に,無線通信においては,たとえば,送信回路での高周波信号へのアップコンバータや受信回路でのベースバンドへのダウンコンバータでは,規定の周波数を有する高周波のローカル信号が必要であり,この高周波ローカル信号がPLLシンセサイザにより生成される。その場合,引き込み完了後に生成される高速クロックの周波数精度を高めることが必要になる。
【0004】
また,無線通信では,送受信回路がデータのアップロードやダウンロードを行うアクティブ状態と,休止するスタンバイ状態などの複数のモードが存在し,PLLシンセサイザは短時間で引き込み動作を完了することが求められる。
【0005】
このようなPLLシンセサイザの引き込みが完了したことを検出するためのデジタル位相検出器について,以下の特許文献1,2,3,非特許文献1などがある。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−76886号公報
【特許文献2】特開2007−110370号公報
【特許文献3】特開2001−161191号公報
【非特許文献】
【0007】
【非特許文献1】All-DIGITAL FREQUENCY SYNTHESIZER IN DEEP SUBMICRON CMOS”, R. B. STASZEWSKI, ISBN:0-471-77255-0,5.2節JUST-IN-TIME DCO GAIN CALCULATION
【発明の概要】
【発明が解決しようとする課題】
【0008】
PLLシンセサイザにおいて,引き込みが完了したロックイン状態を検出する回路が設けられている。このようなロックイン検出回路は,基準クロックと分周クロックとが一定期間にわたり位相同期していることでロックイン状態を検出することが行われる。したがって,生成される高速クロックの周波数を検出することなくロックイン状態が検出されるので,ロックイン後に生成される出力クロックの周波数が,目標周波数と一致しないことがある。特に,無線通信での高周波ローカル信号の許容される周波数ずれは数100Hzと狭く,従来のロックイン検出精度では不十分である。
【0009】
さらに,PLLシンセサイザは,スタンバイ状態からアクティブ状態に遷移するときに,高速に引き込み動作をすることが期待されている。しかし,従来のPLLシンセサイザは引き込み動作を十分に高速化することができていない。
【0010】
そこで,本発明の目的は,PLLシンセサイザなどが生成する高速クロックの周波数を高精度に測定する周波数測定回路及びそれを有するPLLシンセサイザを提供することにある。
【課題を解決するための手段】
【0011】
実施の形態における周波数測定回路の第1の側面は,被測定クロックの立ち上がりまたは立ち下がりのいずれかの被測定エッジをカウントする第1のカウンタと,基準クロックの立ち上がりまたは立ち下がりのいずれかに対応する基準エッジに応答して,前記第1のカウンタのカウント値を記憶するカウンタラッチ回路と,直列に接続された複数の基本遅延回路を有し,前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる第1の遅延回路と,前記基準エッジに応答して,前記第1の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第1の遅延ラッチ回路と,前記第1の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記被測定クロックの前記被測定エッジの前記第1の遅延回路内での位置を検出する第1のエッジ検出回路と,2つの基準エッジ間の前記カウント値と,前記2つの基準エッジでの前記第1のエッジ検出回路が検出する前記被測定エッジの位置情報とから,前記被測定クロックの周期または周波数を演算する第1の演算器とを有する。
【発明の効果】
【0012】
第1の側面によれば,高精度の周期または周波数を求めることができる。
【図面の簡単な説明】
【0013】
【図1】PLLシンセサイザの構成図である。
【図2】従来のロックイン検出回路の構成例を示す図である。
【図3】PLLシンセサイザの同期引き込み動作を示す図である。
【図4】本実施の形態におけるPLLシンセサイザの構成図である。
【図5】出力クロックCKoutの周波数測定回路24の構成図である。
【図6】出力クロックCKoutの位相計測回路30の構成図である。
【図7】位相計測回路30の動作を示す図である。
【図8】基本遅延時間計測回路の構成図である。
【図9】図8の基本遅延時間計測回路32の動作を示す波形図である。
【図10】図8の基本遅延時間計測回路32の動作を示す波形図である。
【図11】本実施の形態におけるPLLシンセサイザでの出力クロックCKoutの周波数Fckoutを求める処理のフローチャート図である。
【図12】本実施の形態におけるPLLシンセサイザの制御部22の構成図である。
【図13】電圧制御発振器VCOの構成と制御コードCODEとを示す図である
【図14】本実施の形態におけるPLLシンセサイザの粗調モードと微調モードとを示す図である。
【発明を実施するための形態】
【0014】
図1は,PLLシンセサイザの構成図である。このPLLシンセサイザは,基準クロック生成部10が生成する基準クロックCKrefと分周クロックCKdivとの位相を比較し位相差信号を出力する位相比較器12と,位相差信号の高周波成分を除去するフィルタ14と,高周波成分が除去された位相差に対応する制御電圧S14に応じた周波数の出力クロックCKoutを生成する電圧制御発振器(VCO)16と,出力クロックCKoutの周波数を分周して分周クロックCKdivを出力する分周器18とを有する。分周器18の分周比は,概ね,基準クロックCKrefとそれより高周波の出力クロックCKoutとの周波数比である。
【0015】
基準クロック生成部10は,例えば水晶発振器など周波数または周期が既知の基準クロックCKrefを生成する。そして,PLLシンセサイザは,基準クロックCKrefの分周比倍の周波数を有し,基準クロックCKrefの位相に整合した位相を有する出力クロックCKoutを出力する。
【0016】
PLLシンセサイザは,図1に示したフィードバックループにより,電源起動時やアクティブ時において,出力クロックを基準クロックに対して位相同期状態に引き込む動作を行う。そのため,PLLシンセサイザは,位相同期を検出してロックイン信号LOCKを出力するロックイン検出部20を有する。ロックイン検出部20は,後述するとおり,分周クロックCKdivと基準クロックCKrefとの位相が一致していることを検出する。
【0017】
図2は,従来のロックイン検出回路の構成例を示す図である。図2(A)に示されたロックイン検出回路200は,基準クロックCKrefに応答して,分周クロックCKdivをラッチするフリップフロップFFを有し,各フリップフロップFFのデータ出力端子は後段のデータ入力端子に接続されている。また,各フリップフロップFFのデータ出力端子は,ANDゲートに入力され,ANDゲートがロックイン信号LOCKを出力する。
【0018】
図2(B)に示された波形図によれば,位相同期状態(B−1)では,基準クロックCKrefの立ち上がりエッジに応答してフリップフロップFFに取り込まれる分周クロックCKdivのHまたはLレベルが,全てHレベルになっている。その結果,全てのフリップフロップFFの出力はHレベルになり,ANDゲートがロックイン信号LOCK=Hを出力する。
【0019】
一方,位相非同期状態(B−2)では,基準クロックCKrefの立ち上がりエッジで取り込まれる分周クロックCKdivのHまたはLレベルは,全てHレベルまたは全てLレベルになっていない。その結果,ANDゲートはロックイン信号LOCK=L(ロックオフ)を出力する。
【0020】
図2のロックイン検出回路は,同期状態判定に要する時間と周波数精度との間にトレードオフが存在する。たとえば,分周クロックCKdivのデューティ比が50%,フリップフロップFFが1000段,基準クロックCKrefの周波数が10MHzと仮定する。その場合,同期と判定されるためには,分周クロックCKdivのレベルが全てのフリップフロップFFを通過するに要する時間の1000/10M=100μsを要し,そして,基準クロックCKrefの半周期内で1000段のフリップフロップの出力が全てHレベルである必要があるので,1周期毎に0.5/1000=0.0005=0.5%以下の周期のずれであれば同期と判定される。つまり誤差は0.5%以下となる。
【0021】
この許容される周期のずれは,出力クロックCKoutが3GHzの場合なら,その0.5%の1.5MHzの周波数ずれに対応する。一般的な通信規格では数100Hz以内の周波数ずれが要求されており,上記の許容される周期のずれははるかに規格を満たしていない。
【0022】
フリップフロップの段数を増やすことで,許容される周期のずれを小さくすることができるが,それに伴って,同期検出に要する時間が長くなる。それは,短時間で同期引き込み動作を要求されるPLLシンセサイザには適していない。
【0023】
図3は,PLLシンセサイザの同期引き込み動作を示す図である。PLLシンセサイザの引き込み動作は,電圧制御発振器(VCO)16の周波数制御を位相差S14に依存させないようにした状態で,つまりフィードバックループを切断した状態で,同期状態に近いVCO16の制御コードを探索する粗調モードと,その後,フィードバックループを接続した状態で,VCO16の周波数制御を位相差S14に依存させたフィードバック制御を行う微調モードとを有する。その場合,上記のロックイン検出回路は,許容される周期ずれが大きいので,粗調モードでは利用できるものの,微調モードで同期状態を検出するには不適切である。さらに,粗調モードでは,同期状態にあるか否かを手がかりに制御コードを探索するため,探索時間が長くなる。
【0024】
図3には,粗調モードと微調モードでの分周クロックCKdivと目標周波数Fckとの関係が示されている。粗調モードでは,バイナリ探索などによりVCO16の制御コードが切り替えられ分周クロックCKdivの周波数が目標周波数Fckに近づいている。一方,図3中に示されているロックイン信号LOCKは,微調モードで図1の同期検出を利用した場合の例であるが,前述のとおり許容される周期ずれが存在するため,分周クロックCKdivの周波数が目標周波数Fckの範囲内になくても破線のようにロックインLOCK=Hが検出される場合があり,実線で示す理想的なロックイン信号LOCKを得ることはできない。
【0025】
図4は,本実施の形態におけるPLLシンセサイザの構成図である。このPLLシンセサイザは,図1と同様に,基準クロック生成部10と,位相比較器12と,ローパスフィルタ14と,VCO16と,分周器18とを有する。VCO16は粗調モードで設定される制御コード17を有する。そして,図1と異なり,PLLシンセサイザは,基準クロックCKrefに基づいて出力クロックCKoutの周期または周波数を測定する周波数測定回路24を有する。
【0026】
さらに,このPLLシンセサイザは,周波数測定回路24が測定した出力クロックCKoutの周波数Fckoutに応じて,PLL回路の引き込み制御を行う制御部22を有する。制御部22は,後述するとおり,粗調モードで測定された周波数Fckoutに基づいて最適な制御コード17をVCO16に設定する。さらに,PLLシンセサイザは,測定された出力クロックCKoutの周波数Fckoutが目標周波数Fckの許容範囲に入ったことを検出してロックイン信号LOCKを出力するロックイン検出部26を有する。図中の破線は,制御部22からのまたは制御部22への制御信号等である。
【0027】
図5は,出力クロックCKoutの周波数測定回路24の構成図である。周波数測定回路24は,基準クロックCKrefに基づいて出力クロックCKoutの位相を計測する位相計測回路30と,位相計測回路の計測した値C1,C2,Tr1,Tr2をラッチするレジスタReg1と,その値に基づいて出力クロックCKoutの周波数を演算する周波数演算回路34とを有する。さらに,周波数測定回路は,基準クロックCKrefに基づいて,位相計測回路30内の基本遅延回路の基本遅延時間を計測する基本遅延時間計測回路32と,計測された値C10,C11,Eg1,Eg2をラッチするレジスタReg2とを有する。周波数演算回路34は,それらの値C10,C11,Eg1,Eg2から基本遅延時間を演算する回路を含む。そして,この基本遅延時間は,周波数演算に利用される。
【0028】
図6は,出力クロックCKoutの位相計測回路30の構成図である。位相計測回路30は,被測定クロックである出力クロックCKoutの立ち上がりまたは立ち下がりのいずれかのエッジをカウントするカウンタCNT1を有する。このカウンタCNT1は,リセット信号Rstに応答して0にリセットされ,出力クロックCKoutの立ち上がりエッジまたは立ち下がりエッジに応答して,「1」を入力してカウントアップする。このカウンタCNT1のカウント値C1,C2が,基準クロックCKrefの立ち上がりまたは立ち下がりの基準エッジに応答してレジスタReg1にラッチされる。
【0029】
位相計測回路30は,さらに,直列に接続された複数の基本遅延回路D(1)〜D(m)を有し,被測定クロックである出力クロックCKoutを初段の基本遅延回路D(1)に入力して伝搬させる遅延回路を有する。基本遅延回路D(1)〜D(m)は,例えばCMOSインバータ回路である。遅延回路の段数mは,初段の基本遅延回路D(1)の入力から最終段の基本遅延回路の出力までの遅延時間が,少なくとも出力クロックCKoutの周期より長く,基準クロックCKrefの例えば1周期の時間より短い。または,基準クロックの複数周期での被測定クロックのエッジの位相を検出する場合でも基準クロックCKrefの例えば1周期の時間より短くて良い。
【0030】
さらに,位相計測回路30は,基準クロックCKrefの立ち上がりエッジまたは立ち下がりエッジ(基準エッジ)に応答して,遅延回路の複数の基本遅延回路D(1)〜D(m)の出力をそれぞれラッチする複数のラッチ回路FF1〜FFmを有する。このラッチ回路は基準クロックCKrefの基準エッジに同期して入力データをラッチするフリップフロップである。そして,位相計測回路30は,ラッチ回路FF1〜FFmがラッチした複数の基本遅延回路D(1)〜D(m)の出力に基づいて,出力クロックCKoutの立ち上がりエッジまたは立ち下がりエッジの遅延回路内での位置を検出するエッジ検出回路36を有する。
【0031】
エッジ検出回路36には,ラッチ回路FF1〜FFmのうち,奇数段目のラッチ回路FF1,FF3〜の反転出力と,偶数段目のラッチ回路FF2,FF4〜の非反転出力とが入力される。そして,エッジ検出回路36は,隣接するラッチ回路の出力を比較することで,出力クロックCKoutの立ち上がりエッジ(隣接ラッチ回路の出力がH,L)または立ち下がりエッジ(隣接ラッチ回路の出力がL,H)を検出する。エッジ検出回路36の検出した立ち上がりエッジ位置Tr1,Tr2または立ち下がりエッジ位置Tf1,Tf2は,レジスタReg1にラッチされる。
【0032】
図7は,位相計測回路30の動作を示す図である。位相計測回路30は,基準クロックCKrefの立ち上がり又は立ち下がりエッジ(基準エッジ)間における被測定クロックである出力クロックCKoutの立ち上がりまたは立ち下がりエッジ(被測定エッジ)の数と位相を計測する。ここでは,一例として,位相計測回路が基準クロックCKrefの立ち上がりエッジ間における出力クロックCKoutの立ち上がりエッジの数と位相を計測するものとする。ただし,これらの基準エッジ,被測定エッジには限定されない。この出力クロックCKoutの立ち上がりエッジの数はカウンタCNT1によりカウントされ,位相は遅延回路内のエッジ位置により求められる。
【0033】
図7において,横軸は時間に対応する。被測定クロックである出力クロックCKoutは,立ち上がりエッジと立ち下がりエッジとを繰り返し,基準クロックCKrefも立ち上がりエッジと立ち下がりエッジとを繰り返す。ただし,基準クロックCKrefの周期CycCKrefは,出力クロックCKoutの周期CycCKoutより長く,よって低周波数である。また,基準クロックCKrefは既知のクロックであり,その周波数及び周期は既知である。
【0034】
図7には示されていないが,最初に,カウンタCNT1とラッチ回路FF1〜FFmは,リセット信号Rstに応答してリセットされる。その後,位相計測回路30のカウンタCNT1は,出力クロックCKoutの立ち上がりエッジをカウントする。そして,基準クロックCKrefの立ち上がりエッジに応答してカウンタCNT1のカウント値C1,C2がレジスタReg1にラッチされる。
【0035】
また,出力クロックCKoutの立ち上がりエッジは,遅延回路D(1)〜D(m)の初段の基本遅延回路D(1)に入力され,基本遅延回路の遅延特性に応じて遅延回路内を伝搬する。そして,各基本遅延回路D(1)〜D(m)の出力が,基準クロックCKrefの立ち上がりエッジに応答して,ラッチ回路FF1〜FFmにラッチされる。
【0036】
図7において,基準クロックCKrefの最初の(左側の)立ち上がりエッジでは,カウント値C1に対応する出力クロックCKoutの立ち上がりエッジからTr1個の基本遅延回路D(1)〜D(m)を伝搬している。そのため,遅延回路内を伝搬する出力クロックCKoutの波形は,図7中36−1に示されるとおりになる。この波形36−1は,出力クロックCKoutの波形と時間軸方向が反対になる。時間の経過に伴って古い信号がより先に伝搬しているからである。したがって,エッジ検出回路36は,ラッチ回路FF1〜FFmの出力レベルに基づいて,隣接する出力レベルが初段から最初にH,Lになっている位置を検出し,その位置情報Tr1を出力する。常に初段から最初のH,Lの位置を検出することで,2つの基準エッジ間で被測定クロックの異なるエッジ位置を検出することが回避される。また,遅延回路の段数を最小限にすることができる。
【0037】
次に,図7において,基準クロックCKrefの次の(右側の)立ち上がりエッジでは,カウンタCNT1はカウント値C2に達している。そして,この立ち上がりエッジでは,カウント値C2に対応する出力クロックCKoutの立ち上がりエッジからTr2個の基本遅延回路D(1)〜D(m)を伝搬している。それにより,遅延回路内を伝搬する出力クロックCKoutの波形は,図7中36−2に示されるとおりになる。上記と同様に,エッジ検出回路36は,ラッチ回路FF1〜FFmの出力レベルに基づいて,隣接する出力レベルが最初にH,Lになっている位置を検出し,その位置情報Tr2を出力する。
【0038】
上記の基準クロックCKrefの立ち上がりエッジ(基準エッジ)でラッチされたカウンタ値C1,C2と,遅延回路内の位置情報Tr1,Tr2と,基本遅延回路の遅延時間Tinvと,既知の基準クロックCKrefの周期CycCKrefとから,出力クロックCKoutの周期及び周波数を求めることができる。すなわち,図7において,基準クロックCKrefの周期CycCKrefは,基準クロックCKrefの立ち上がりエッジ間のカウント値C2−C1に出力クロックCKoutの周期CycCKoutを乗じた値に,位置情報Tr2,Tr1の差Tr2−Tr1に遅延時間Tinvを乗じた値を加算して,
CycCKref=CycCKout*(C2−C1)+(Tr2−Tr1)*Tinv
となる。
【0039】
上記の式から,出力クロックCKoutの周期CycCKoutは,
CycCKout={CycCKref−(Tr2−Tr1)*Tinv}/(C2−C1)
となる。この演算は,周波数演算回路34(図5)で行われる。出力クロックCKoutの周期CycCKoutの逆数が周波数Fckoutになる。
【0040】
基準クロックCKrefの周期CycCKoutは既知であり,基本遅延回路の遅延時間Tinvは,後述するとおり基本遅延時間計測回路32により求められる。そして,上記演算式の出力クロックCKoutの周期CycCKoutは,カウント値(C2−C1)で除算されているので,その誤差は,基準クロックCKrefの周期Cyc−CKrefをカウント値(C2−C1)で除した時間になる。この誤差は,図2の場合の誤差よりもカウント値(C2−C1)の逆数倍小さくなっている。基準クロックCKrefの2つの基準エッジを隣接する立ち上がりエッジではなく,複数周期CycCKref間の立ち上がりエッジにすれば,上記のカウント値(C2−C1)がより大きくなり,誤差を更に小さくし高精度にすることができる。
【0041】
さらに,この位相計測回路30によれば,基準クロックCKrefの1周期または数周期の時間で出力クロックCKoutの周期を測定することができるので,図2よりも短時間で周期を測定でき,それを目標周期と比較することで短時間での同期検出が可能になる。
【0042】
図6の位相計測回路30は,カウンタCNT1を設けたことで,基本遅延回路D(1)〜D(m)の段数は,基準クロックCKrefの2つの基準エッジ間の時間より短い遅延時間を有する段数にすることができる。よって,図2よりも段数を短くすることができる。ただし,被測定クロックである出力クロックCKoutの基準クロックCKrefの基準エッジに対する位相を検出する必要があるので,出力クロックCKoutの1周期以上の信号が遅延回路内に伝搬していることが必要であり,基本遅延回路の段数は出力クロックCKoutの1周期以上の遅延時間に対応する段数が必要なる。
【0043】
図8は,基本遅延時間計測回路の構成図である。この基本遅延時間計測回路32は,リング状に接続された複数の基本遅延回路D(1)〜D(2n)を有し,基準クロックCKrefの立ち上がりエッジ(基準エッジ)に同期した1ショットパルス信号Eを初段の基本遅延回路D(1)に入力し伝搬させるリング遅延回路を有する。このリング遅延回路の基本遅延回路D(1)〜D(2n)は,図6の位相計測回路30の基本遅延回路D(1)〜D(m)と同じインバータからなる回路構成であり,同じLSI内に形成される。したがって,両基本遅延回路の基本遅延時間は実質的に等しくなる。
【0044】
基本遅延時間計測回路32は,さらに,基準クロックCKrefの立ち上がりエッジ(基準エッジ)から生成されるラッチ信号Fに応答して,遅延回路の複数の基本遅延回路D(1)〜D(2n)の出力をそれぞれラッチする複数の遅延ラッチ回路FFと,遅延ラッチ回路FFがラッチした複数の基本遅延回路の出力に基づいて,ラッチ信号Fにおける1ショットパルス信号Eのリング遅延回路内での位置を検出するエッジ検出回路44とを有する。ラッチ信号Fは,1ショットパルス信号Eから4段のインバータ43の遅延時間後に発生する。なお、図8中の40,41,42,43の各インバータ群は必要な遅延を実現するためのものであり、その段数を2や4に限定する必要はない。
【0045】
また,基本遅延時間計測回路32は,リング遅延回路を周回する1ショットパルス信号Eの周回回数をカウントするカウンタCNT2を有する。カウンタCNT2のカウント値は,リセット信号Reset=Hでリセットされ,ラッチ信号Fに応答してラッチ回路45にラッチされる。
【0046】
リング遅延回路には,初段の基本遅延回路D(1)の入力にスイッチSW1が設けられ,信号GがHレベルの間に1ショットパルス信号Eを初段の基本遅延回路D(1)に入力させ,信号GがLレベルの間はこの1ショットパルス信号Eを周回させる。さらに,基本遅延回路D(n+1)の入力にスイッチSW2が設けられ,リセット信号ResetがHレベルの間にLレベル信号を基本遅延回路D(n+1)に入力し,リセット信号ResetがLレベルの間は1ショットパルス信号Eを周回させる。
【0047】
基本遅延時間計測回路32は,上記の構成により,基準クロックCKrefの立ち上がりエッジ(基準エッジ)に同期した1ショットパルス信号Eをリング遅延回路に入力させ周回させる。この1ショットパルス信号Eの周回に伴い,基本遅延回路D(2n)の出力にその1ショットパルスが周回してくるたびに,カウンタCNT2がそれをカウントアップする。そして,基準クロックCKrefから生成したラッチ信号Fに同期して,カウンタCNT2のカウント値Iをラッチ回路45がラッチする。このラッチされたカウント値Iがカウント値C11,C12として出力される。
【0048】
また,ラッチ信号Fに同期して,遅延ラッチ回路FFが各基本遅延回路の出力をラッチし,そのラッチ信号を,奇数段は反転し偶数段は非反転のまま,エッジ検出回路44に出力する。エッジ検出回路44は,入力されたラッチ信号内の1ショットパルス信号Eの位置を検出し,位置情報Eg1,Eg2を出力する。
【0049】
基本遅延時間計測回路32は,基準クロックCKrefの立ち上がりエッジまたは立ち下がりエッジ(基準エッジ)から生成された1ショットパルス信号Eをリング遅延回路内に周回させ,基準クロックCKrefの1周期または数周期間に1ショットパルス信号Eがリング遅延回路内の基本遅延回路を何段伝搬するかを計測する。基本遅延回路をリング遅延回路で構成し1ショットパルス信号Eの周回回数をカウンタCNT2でカウントすることで,基本遅延回路の段数を大きくせずに,比較的長い期間の間にリング遅延回路内を伝搬する基本遅延回路の段数を高い精度で求めることができる。
【0050】
図9,図10は,図8の基本遅延時間計測回路32の動作を示す波形図である。図9が計測開始時,図10が計測終了時を示す。まず,最初にリセット信号ResetがHレベルになり,カウンタCNT2と遅延ラッチ回路FFがリセットされ,スイッチSW2からLレベルがリング遅延回路内に入力され,内部状態が初期化される。そして,計測開始にあたり,クローズ信号CLOSEが一時的にHレベルになる。
【0051】
そこで,時間t0で立ち上がりエッジを有する基準クロックCKref(信号A)がインバータ40を通過し,その通過後の信号B_1がインバータ41と排他的論理和回路XOR1に入力され,信号B_1の立ち上がりエッジに同期しインバータ41の遅延時間のパルス幅を有する1ショットパルス信号Eが生成される。一方,信号B_1はインバータ41と42を通過して信号B_3となり,もう一つの排他的論理和回路XOR2に入力され,信号Aの立ち上がりエッジに同期しインバータ40,41,42の遅延時間のパルス幅を有する1ショットパルス信号Dが生成される。よって,アンドゲートANDの出力信号Gは信号Dと同じ広いパルス幅の1ショットパルス信号になる。
【0052】
信号GがHレベルの間,スイッチSW1は基本遅延回路D(1)の入力端子を信号E側に接続し,1ショットパルス信号Eがリング遅延回路内に入力される。1ショットパルス信号Eが入力した後は,信号GがLレベルになり,スイッチSW1はリング遅延回路側を接続する。それにより,1ショットパルス信号Eは,スイッチSW1から入力後,リング遅延回路内の基本遅延回路D(1)〜D(2n)を伝搬し,周回を開始する。つまり,1ショットパルス信号Eはリング遅延回路内を伝搬,周回する伝搬パルスである。
【0053】
そして,時間t1において,1ショットパルス信号Eからインバータ43だけ遅延したラッチ信号FがHレベルになると,各基本遅延回路D(1)〜D(2n)の出力が遅延ラッチ回路FFに取り込まれ,奇数段目はその反転信号が偶数段目はその非反転信号が,エッジ検出回路44に入力される。この入力信号により,エッジ検出回路44は,時間t1での1ショットパルス信号Eのリング遅延回路内の位置Eg1を検出し出力する。また,ラッチ回路45は時間t1でのカウント値Iをラッチし,カウント値C11を出力する。
【0054】
図9の例では,時間t1では,1ショットパルス信号Eは,基本遅延回路D(5)の出力H_5まで伝搬してきており,エッジ検出回路44の入力K_5,K_6のみがHレベルになり残りの入力はすべてLレベルになる。つまり,エッジ検出回路44の入力には1ショットパルス信号Eの波形が含まれ,それからパルス位置情報Eg1を得ることができる。
【0055】
その後は,リング遅延回路の最終段のインバータD(2n)の出力に1ショットパルス信号Eが伝搬してくると,その出力信号H_2nはHレベルになり,カウンタCNT2がそれをカウントアップする。そして,図9中の矢印50に示すとおり,1ショットパルス信号Eはリング遅延回路内を順次伝搬し周回を繰り返す。
【0056】
そして,基準クロックCKrefの1周期後に,図10に示されるように,時間t2での基準クロックCKrefの立ち上がりエッジに応答して,1ショットパルス信号Eが生成される。ただし,この1ショットパルス信号EはスイッチSW1からリング遅延回路に入力されることはない。そして,時間t3で,この信号Eからインバータ43だけ遅延したラッチ信号Fに応答して,各基本遅延回路D(1)〜D(2n)の出力が遅延ラッチ回路FFに取り込まれ,エッジ検出回路44に入力される。この入力信号により,エッジ検出回路44は,1ショットパルス信号Eのリング遅延回路内の位置Eg2を出力し,ラッチ回路45はカウント値Iをラッチし,カウント値C12を出力する。図10の例では,位置Eg2は入力Kn−2,Kn−1の位置にあり,カウント値C12は16である。
【0057】
そして,図5の周波数演算回路には,上記のカウント値C11,C12と,位置情報Eg1,Eg2とが入力され,次の演算により基本遅延回路の遅延時間Tinvが求められる。
【0058】
上記の伝搬パルスである1ショットパルス信号Eは,必ずしも基準クロックCKrefの基準エッジに同期して生成される必要はなく,任意のタイミングで生成される1ショットパルス信号でもよい。ただし,既知の周期を有する基準クロックCKrefの基準エッジに同期したタイミングで,エッジ位置とカウント値とを検出することが必要である。
【0059】
図11は,本実施の形態におけるPLLシンセサイザでの出力クロックCKoutの周波数Fckoutを求める処理のフローチャート図である。まず,一方で,図6の出力クロックCKoutの位相計測を開始し(S10),他方で,図8の基本遅延回路の遅延時間測定を開始する(S16)。位相計測においては,基準クロックCKrefの基準エッジのタイミングでカウンタCNT1のカウント値C1,C2と,エッジ位置Tr1,Tr2を検出し(S12),それらのカウント値C1,C2とエッジ位置Tr1,Tr2とをレジスタReg1に格納する(S14)。基本遅延時間計測においては,基準クロックCKrefの基準エッジから生成したラッチ信号FのタイミングでカウンタCNT2のカウント値C11,C12と,エッジ位置Eg1,Eg2とを検出し(S18),それらのカウント値C11,C12と,エッジ位置Eg1,Eg2とをレジスタReg2に格納する(S20)。
【0060】
そして,周波数演算回路34が,まず,カウント値C11,C12とエッジ位置Eg1,Eg2と,基準クロックCKrefの周期CycCKrefとから,以下の式により基本遅延時間Tinvを求める。
CcyCKref={(C12−C11)*2n+(Eg2−Eg1)}*Tinv
さらに,基本遅延時間Tinvが求まれば,前述の出力クロックCKoutの周期CycCKoutを求める次の式により,
CycCKout={CycCKref−(Tr2−Tr1)*Tinv}/(C2−C1)
その周期CycCKoutが求められる。この逆数が出力クロックCKoutの周波数になる。
【0061】
この出力クロックCKoutの周期を求めるに際して,基準クロックCKrefの2つの基準エッジ間のカウント値C2−C1と,それぞれのエッジ位置Tr1,Tr2を求めるが,その2つの基準エッジを基準クロックCKrefの1周期ではなく数周期と長くすることで,カウント値C2−C1が大きくなり,周期の誤差Tinv/(C2−C1)をより小さくすることができる。ただし,カウント値C2−C1を余り長くすると,周期を求めるために要する時間が長くなる。
【0062】
図12は,本実施の形態におけるPLLシンセサイザの制御部22の構成図である。制御部22は,粗調制御部220と微調制御部222とを有する。まず,周波数変更やスリープ状態から復帰するときの開始信号A0に応答して,粗調制御部220は,まず,制御信号A1により電圧制御発振器VCO16の制御電圧Vctrlを固定し,制御信号A2によりVCOの制御コードを初期値に設定する。そして,粗調制御部220は,出力クロックCKoutの周波数測定回路24による測定結果Fckoutに基づいて,制御信号A2によりVCOの制御コードを最適値に設定する。
【0063】
図13は,電圧制御発振器VCOの構成と制御コードCODEとを示す図である。図13(A)に示されるように,VCO16は,LC発振回路であり,粗徴用のキャパシタCr1,2,3と,微調用のキャパシタCfとを有する。そして,粗徴用キャパシタCr1,2,3は,制御コードCODEによりLC発振回路のキャパシタに接続または非接続されることで,その容量値が制御される。一方,微調用キャパシタCfは,制御電圧Vcntrlに応じてその容量値が制御される。
【0064】
したがって,図13(B)に示されるとおり,VCO16の周波数は,制御コードCODEにより大きく且つ粗く変化し,一方制御電圧Vcntrlにより微小に変化する。このようなVCOの構成において,粗調モードでは制御コードCODEを変更することで周波数を大きく且つ粗く調整することができ,微調モードでは制御電圧Vcntrlを変更することで周波数を小さく微小に変化させることができる。
【0065】
図14は,本実施の形態におけるPLLシンセサイザの粗調モードと微調モードとを示す図である。図14中(A)は図3と同様の出力クロックCKoutの変化を示している。図3の例では,粗調モードでは例えばバイナリ探索法により最適な制御コードCODEを検出するために,探索時間が長くなる。それに対して,図14中の(C)に示されるように,最初に任意の制御コードに設定したときの出力クロックCKoutの周波数Fckoutから,即座に最適な制御コードを演算し,粗調制御部220がその最適な制御コードに短時間で設定することができる。これにより,粗調モードに要する時間を大幅に短縮することができる。
【0066】
次に,微調制御部222は,粗調制御部220からの粗調モード終了信号A3に応答して,制御信号B1によりVCO16の制御電圧Vcntrlをフィルタ14の出力信号S16にして,PLLシンセサイザのフィードバック制御を活性状態にする。さらに,微調制御部222は,制御信号B2によりフィルタ14の時定数を短くして応答性を高くする。
【0067】
そして,微調整モードにおいて,図4のロックイン検出部26が,測定された出力クロックCKoutの周波数Fckoutが目標周波数Fckと一致することを検出すると,ロックイン信号LOCKを出力する。微調制御部222は,このロックイン信号LOCKに応答して,位相比較器による位相比較結果B0を参照し,位相ずれが発生している場合は,VCO16の周波数は変更せずに,制御信号B3により分周器の分周比を一時的に変更したり、基準クロックCKrefのエッジによって分周器をリセットして、分周器の位相を基準クロックに合わせるなどの、位相だけを修正する制御を行う。これにより、単純なPLLシンセサイザのフィードバック制御により位相を修正するよりも、高速に位相を修正できる。一方,微調制御部222は,ロックイン信号LOCKを受信したときに位相ずれがない場合は,位相同期が完了したことになるので,制御信号B2によりフィルタ14の時定数を長く設定し応答特性を遅くする。これによりロックイン状態に維持される。
【0068】
上記の微調モードでの微調制御は,従来から種々の方法が提案されていて,それらの方法に基づいて上記の制御が変更されてもよい。
【0069】
以上の通り,本実施の形態の周波数計測回路と,基本遅延時間計測回路を有することにより,PLLシンセサイザは,粗調モードでの制御時間を短縮することができ,微調モードでの同期検出を従来よりも高精度に行うことができる。それに伴って,PLLシンセサイザのロックインまでの時間を短縮でき,消費電力を節約することができる。また,周波数計測回路と基本遅延時間計測回路は,たとえばPLLシンセサイザが起動するときや周波数変更が行われたときのみアクティブ化され,それ以外ではアイドル状態にされる。これにより消費電力を節約することができる。
【符号の説明】
【0070】
CKout:被測定クロック,出力クロック CKref:基準クロック
D(1)〜D(m):基本遅延回路,遅延回路
FF1〜FFm:遅延ラッチ回路
36:エッジ検出回路 CNT1:カウンタ
C1,C2:カウント値 Tr1,Tr2:基準エッジ位置情報
【技術分野】
【0001】
本発明は,周波数測定回路及びそれを有するPLLシンセサイザに関する。
【背景技術】
【0002】
デジタルテレビ放送や携帯電話など無線通信において,高周波信号の送受信や高速データの信号処理に必要な高速で低雑音のクロックを発生するシンセサイザが用いられている。シンセサイザは水晶発振器などの安定した基準クロックから,それと位相が同期した高周波クロックを生成するPLL回路が一般的である。
【0003】
このようなPLLシンセサイザは,低雑音特性,広帯域特性,低消費電力,高速引き込みなどの多くの要求を満たすことが期待されている。特に,無線通信においては,たとえば,送信回路での高周波信号へのアップコンバータや受信回路でのベースバンドへのダウンコンバータでは,規定の周波数を有する高周波のローカル信号が必要であり,この高周波ローカル信号がPLLシンセサイザにより生成される。その場合,引き込み完了後に生成される高速クロックの周波数精度を高めることが必要になる。
【0004】
また,無線通信では,送受信回路がデータのアップロードやダウンロードを行うアクティブ状態と,休止するスタンバイ状態などの複数のモードが存在し,PLLシンセサイザは短時間で引き込み動作を完了することが求められる。
【0005】
このようなPLLシンセサイザの引き込みが完了したことを検出するためのデジタル位相検出器について,以下の特許文献1,2,3,非特許文献1などがある。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2002−76886号公報
【特許文献2】特開2007−110370号公報
【特許文献3】特開2001−161191号公報
【非特許文献】
【0007】
【非特許文献1】All-DIGITAL FREQUENCY SYNTHESIZER IN DEEP SUBMICRON CMOS”, R. B. STASZEWSKI, ISBN:0-471-77255-0,5.2節JUST-IN-TIME DCO GAIN CALCULATION
【発明の概要】
【発明が解決しようとする課題】
【0008】
PLLシンセサイザにおいて,引き込みが完了したロックイン状態を検出する回路が設けられている。このようなロックイン検出回路は,基準クロックと分周クロックとが一定期間にわたり位相同期していることでロックイン状態を検出することが行われる。したがって,生成される高速クロックの周波数を検出することなくロックイン状態が検出されるので,ロックイン後に生成される出力クロックの周波数が,目標周波数と一致しないことがある。特に,無線通信での高周波ローカル信号の許容される周波数ずれは数100Hzと狭く,従来のロックイン検出精度では不十分である。
【0009】
さらに,PLLシンセサイザは,スタンバイ状態からアクティブ状態に遷移するときに,高速に引き込み動作をすることが期待されている。しかし,従来のPLLシンセサイザは引き込み動作を十分に高速化することができていない。
【0010】
そこで,本発明の目的は,PLLシンセサイザなどが生成する高速クロックの周波数を高精度に測定する周波数測定回路及びそれを有するPLLシンセサイザを提供することにある。
【課題を解決するための手段】
【0011】
実施の形態における周波数測定回路の第1の側面は,被測定クロックの立ち上がりまたは立ち下がりのいずれかの被測定エッジをカウントする第1のカウンタと,基準クロックの立ち上がりまたは立ち下がりのいずれかに対応する基準エッジに応答して,前記第1のカウンタのカウント値を記憶するカウンタラッチ回路と,直列に接続された複数の基本遅延回路を有し,前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる第1の遅延回路と,前記基準エッジに応答して,前記第1の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第1の遅延ラッチ回路と,前記第1の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記被測定クロックの前記被測定エッジの前記第1の遅延回路内での位置を検出する第1のエッジ検出回路と,2つの基準エッジ間の前記カウント値と,前記2つの基準エッジでの前記第1のエッジ検出回路が検出する前記被測定エッジの位置情報とから,前記被測定クロックの周期または周波数を演算する第1の演算器とを有する。
【発明の効果】
【0012】
第1の側面によれば,高精度の周期または周波数を求めることができる。
【図面の簡単な説明】
【0013】
【図1】PLLシンセサイザの構成図である。
【図2】従来のロックイン検出回路の構成例を示す図である。
【図3】PLLシンセサイザの同期引き込み動作を示す図である。
【図4】本実施の形態におけるPLLシンセサイザの構成図である。
【図5】出力クロックCKoutの周波数測定回路24の構成図である。
【図6】出力クロックCKoutの位相計測回路30の構成図である。
【図7】位相計測回路30の動作を示す図である。
【図8】基本遅延時間計測回路の構成図である。
【図9】図8の基本遅延時間計測回路32の動作を示す波形図である。
【図10】図8の基本遅延時間計測回路32の動作を示す波形図である。
【図11】本実施の形態におけるPLLシンセサイザでの出力クロックCKoutの周波数Fckoutを求める処理のフローチャート図である。
【図12】本実施の形態におけるPLLシンセサイザの制御部22の構成図である。
【図13】電圧制御発振器VCOの構成と制御コードCODEとを示す図である
【図14】本実施の形態におけるPLLシンセサイザの粗調モードと微調モードとを示す図である。
【発明を実施するための形態】
【0014】
図1は,PLLシンセサイザの構成図である。このPLLシンセサイザは,基準クロック生成部10が生成する基準クロックCKrefと分周クロックCKdivとの位相を比較し位相差信号を出力する位相比較器12と,位相差信号の高周波成分を除去するフィルタ14と,高周波成分が除去された位相差に対応する制御電圧S14に応じた周波数の出力クロックCKoutを生成する電圧制御発振器(VCO)16と,出力クロックCKoutの周波数を分周して分周クロックCKdivを出力する分周器18とを有する。分周器18の分周比は,概ね,基準クロックCKrefとそれより高周波の出力クロックCKoutとの周波数比である。
【0015】
基準クロック生成部10は,例えば水晶発振器など周波数または周期が既知の基準クロックCKrefを生成する。そして,PLLシンセサイザは,基準クロックCKrefの分周比倍の周波数を有し,基準クロックCKrefの位相に整合した位相を有する出力クロックCKoutを出力する。
【0016】
PLLシンセサイザは,図1に示したフィードバックループにより,電源起動時やアクティブ時において,出力クロックを基準クロックに対して位相同期状態に引き込む動作を行う。そのため,PLLシンセサイザは,位相同期を検出してロックイン信号LOCKを出力するロックイン検出部20を有する。ロックイン検出部20は,後述するとおり,分周クロックCKdivと基準クロックCKrefとの位相が一致していることを検出する。
【0017】
図2は,従来のロックイン検出回路の構成例を示す図である。図2(A)に示されたロックイン検出回路200は,基準クロックCKrefに応答して,分周クロックCKdivをラッチするフリップフロップFFを有し,各フリップフロップFFのデータ出力端子は後段のデータ入力端子に接続されている。また,各フリップフロップFFのデータ出力端子は,ANDゲートに入力され,ANDゲートがロックイン信号LOCKを出力する。
【0018】
図2(B)に示された波形図によれば,位相同期状態(B−1)では,基準クロックCKrefの立ち上がりエッジに応答してフリップフロップFFに取り込まれる分周クロックCKdivのHまたはLレベルが,全てHレベルになっている。その結果,全てのフリップフロップFFの出力はHレベルになり,ANDゲートがロックイン信号LOCK=Hを出力する。
【0019】
一方,位相非同期状態(B−2)では,基準クロックCKrefの立ち上がりエッジで取り込まれる分周クロックCKdivのHまたはLレベルは,全てHレベルまたは全てLレベルになっていない。その結果,ANDゲートはロックイン信号LOCK=L(ロックオフ)を出力する。
【0020】
図2のロックイン検出回路は,同期状態判定に要する時間と周波数精度との間にトレードオフが存在する。たとえば,分周クロックCKdivのデューティ比が50%,フリップフロップFFが1000段,基準クロックCKrefの周波数が10MHzと仮定する。その場合,同期と判定されるためには,分周クロックCKdivのレベルが全てのフリップフロップFFを通過するに要する時間の1000/10M=100μsを要し,そして,基準クロックCKrefの半周期内で1000段のフリップフロップの出力が全てHレベルである必要があるので,1周期毎に0.5/1000=0.0005=0.5%以下の周期のずれであれば同期と判定される。つまり誤差は0.5%以下となる。
【0021】
この許容される周期のずれは,出力クロックCKoutが3GHzの場合なら,その0.5%の1.5MHzの周波数ずれに対応する。一般的な通信規格では数100Hz以内の周波数ずれが要求されており,上記の許容される周期のずれははるかに規格を満たしていない。
【0022】
フリップフロップの段数を増やすことで,許容される周期のずれを小さくすることができるが,それに伴って,同期検出に要する時間が長くなる。それは,短時間で同期引き込み動作を要求されるPLLシンセサイザには適していない。
【0023】
図3は,PLLシンセサイザの同期引き込み動作を示す図である。PLLシンセサイザの引き込み動作は,電圧制御発振器(VCO)16の周波数制御を位相差S14に依存させないようにした状態で,つまりフィードバックループを切断した状態で,同期状態に近いVCO16の制御コードを探索する粗調モードと,その後,フィードバックループを接続した状態で,VCO16の周波数制御を位相差S14に依存させたフィードバック制御を行う微調モードとを有する。その場合,上記のロックイン検出回路は,許容される周期ずれが大きいので,粗調モードでは利用できるものの,微調モードで同期状態を検出するには不適切である。さらに,粗調モードでは,同期状態にあるか否かを手がかりに制御コードを探索するため,探索時間が長くなる。
【0024】
図3には,粗調モードと微調モードでの分周クロックCKdivと目標周波数Fckとの関係が示されている。粗調モードでは,バイナリ探索などによりVCO16の制御コードが切り替えられ分周クロックCKdivの周波数が目標周波数Fckに近づいている。一方,図3中に示されているロックイン信号LOCKは,微調モードで図1の同期検出を利用した場合の例であるが,前述のとおり許容される周期ずれが存在するため,分周クロックCKdivの周波数が目標周波数Fckの範囲内になくても破線のようにロックインLOCK=Hが検出される場合があり,実線で示す理想的なロックイン信号LOCKを得ることはできない。
【0025】
図4は,本実施の形態におけるPLLシンセサイザの構成図である。このPLLシンセサイザは,図1と同様に,基準クロック生成部10と,位相比較器12と,ローパスフィルタ14と,VCO16と,分周器18とを有する。VCO16は粗調モードで設定される制御コード17を有する。そして,図1と異なり,PLLシンセサイザは,基準クロックCKrefに基づいて出力クロックCKoutの周期または周波数を測定する周波数測定回路24を有する。
【0026】
さらに,このPLLシンセサイザは,周波数測定回路24が測定した出力クロックCKoutの周波数Fckoutに応じて,PLL回路の引き込み制御を行う制御部22を有する。制御部22は,後述するとおり,粗調モードで測定された周波数Fckoutに基づいて最適な制御コード17をVCO16に設定する。さらに,PLLシンセサイザは,測定された出力クロックCKoutの周波数Fckoutが目標周波数Fckの許容範囲に入ったことを検出してロックイン信号LOCKを出力するロックイン検出部26を有する。図中の破線は,制御部22からのまたは制御部22への制御信号等である。
【0027】
図5は,出力クロックCKoutの周波数測定回路24の構成図である。周波数測定回路24は,基準クロックCKrefに基づいて出力クロックCKoutの位相を計測する位相計測回路30と,位相計測回路の計測した値C1,C2,Tr1,Tr2をラッチするレジスタReg1と,その値に基づいて出力クロックCKoutの周波数を演算する周波数演算回路34とを有する。さらに,周波数測定回路は,基準クロックCKrefに基づいて,位相計測回路30内の基本遅延回路の基本遅延時間を計測する基本遅延時間計測回路32と,計測された値C10,C11,Eg1,Eg2をラッチするレジスタReg2とを有する。周波数演算回路34は,それらの値C10,C11,Eg1,Eg2から基本遅延時間を演算する回路を含む。そして,この基本遅延時間は,周波数演算に利用される。
【0028】
図6は,出力クロックCKoutの位相計測回路30の構成図である。位相計測回路30は,被測定クロックである出力クロックCKoutの立ち上がりまたは立ち下がりのいずれかのエッジをカウントするカウンタCNT1を有する。このカウンタCNT1は,リセット信号Rstに応答して0にリセットされ,出力クロックCKoutの立ち上がりエッジまたは立ち下がりエッジに応答して,「1」を入力してカウントアップする。このカウンタCNT1のカウント値C1,C2が,基準クロックCKrefの立ち上がりまたは立ち下がりの基準エッジに応答してレジスタReg1にラッチされる。
【0029】
位相計測回路30は,さらに,直列に接続された複数の基本遅延回路D(1)〜D(m)を有し,被測定クロックである出力クロックCKoutを初段の基本遅延回路D(1)に入力して伝搬させる遅延回路を有する。基本遅延回路D(1)〜D(m)は,例えばCMOSインバータ回路である。遅延回路の段数mは,初段の基本遅延回路D(1)の入力から最終段の基本遅延回路の出力までの遅延時間が,少なくとも出力クロックCKoutの周期より長く,基準クロックCKrefの例えば1周期の時間より短い。または,基準クロックの複数周期での被測定クロックのエッジの位相を検出する場合でも基準クロックCKrefの例えば1周期の時間より短くて良い。
【0030】
さらに,位相計測回路30は,基準クロックCKrefの立ち上がりエッジまたは立ち下がりエッジ(基準エッジ)に応答して,遅延回路の複数の基本遅延回路D(1)〜D(m)の出力をそれぞれラッチする複数のラッチ回路FF1〜FFmを有する。このラッチ回路は基準クロックCKrefの基準エッジに同期して入力データをラッチするフリップフロップである。そして,位相計測回路30は,ラッチ回路FF1〜FFmがラッチした複数の基本遅延回路D(1)〜D(m)の出力に基づいて,出力クロックCKoutの立ち上がりエッジまたは立ち下がりエッジの遅延回路内での位置を検出するエッジ検出回路36を有する。
【0031】
エッジ検出回路36には,ラッチ回路FF1〜FFmのうち,奇数段目のラッチ回路FF1,FF3〜の反転出力と,偶数段目のラッチ回路FF2,FF4〜の非反転出力とが入力される。そして,エッジ検出回路36は,隣接するラッチ回路の出力を比較することで,出力クロックCKoutの立ち上がりエッジ(隣接ラッチ回路の出力がH,L)または立ち下がりエッジ(隣接ラッチ回路の出力がL,H)を検出する。エッジ検出回路36の検出した立ち上がりエッジ位置Tr1,Tr2または立ち下がりエッジ位置Tf1,Tf2は,レジスタReg1にラッチされる。
【0032】
図7は,位相計測回路30の動作を示す図である。位相計測回路30は,基準クロックCKrefの立ち上がり又は立ち下がりエッジ(基準エッジ)間における被測定クロックである出力クロックCKoutの立ち上がりまたは立ち下がりエッジ(被測定エッジ)の数と位相を計測する。ここでは,一例として,位相計測回路が基準クロックCKrefの立ち上がりエッジ間における出力クロックCKoutの立ち上がりエッジの数と位相を計測するものとする。ただし,これらの基準エッジ,被測定エッジには限定されない。この出力クロックCKoutの立ち上がりエッジの数はカウンタCNT1によりカウントされ,位相は遅延回路内のエッジ位置により求められる。
【0033】
図7において,横軸は時間に対応する。被測定クロックである出力クロックCKoutは,立ち上がりエッジと立ち下がりエッジとを繰り返し,基準クロックCKrefも立ち上がりエッジと立ち下がりエッジとを繰り返す。ただし,基準クロックCKrefの周期CycCKrefは,出力クロックCKoutの周期CycCKoutより長く,よって低周波数である。また,基準クロックCKrefは既知のクロックであり,その周波数及び周期は既知である。
【0034】
図7には示されていないが,最初に,カウンタCNT1とラッチ回路FF1〜FFmは,リセット信号Rstに応答してリセットされる。その後,位相計測回路30のカウンタCNT1は,出力クロックCKoutの立ち上がりエッジをカウントする。そして,基準クロックCKrefの立ち上がりエッジに応答してカウンタCNT1のカウント値C1,C2がレジスタReg1にラッチされる。
【0035】
また,出力クロックCKoutの立ち上がりエッジは,遅延回路D(1)〜D(m)の初段の基本遅延回路D(1)に入力され,基本遅延回路の遅延特性に応じて遅延回路内を伝搬する。そして,各基本遅延回路D(1)〜D(m)の出力が,基準クロックCKrefの立ち上がりエッジに応答して,ラッチ回路FF1〜FFmにラッチされる。
【0036】
図7において,基準クロックCKrefの最初の(左側の)立ち上がりエッジでは,カウント値C1に対応する出力クロックCKoutの立ち上がりエッジからTr1個の基本遅延回路D(1)〜D(m)を伝搬している。そのため,遅延回路内を伝搬する出力クロックCKoutの波形は,図7中36−1に示されるとおりになる。この波形36−1は,出力クロックCKoutの波形と時間軸方向が反対になる。時間の経過に伴って古い信号がより先に伝搬しているからである。したがって,エッジ検出回路36は,ラッチ回路FF1〜FFmの出力レベルに基づいて,隣接する出力レベルが初段から最初にH,Lになっている位置を検出し,その位置情報Tr1を出力する。常に初段から最初のH,Lの位置を検出することで,2つの基準エッジ間で被測定クロックの異なるエッジ位置を検出することが回避される。また,遅延回路の段数を最小限にすることができる。
【0037】
次に,図7において,基準クロックCKrefの次の(右側の)立ち上がりエッジでは,カウンタCNT1はカウント値C2に達している。そして,この立ち上がりエッジでは,カウント値C2に対応する出力クロックCKoutの立ち上がりエッジからTr2個の基本遅延回路D(1)〜D(m)を伝搬している。それにより,遅延回路内を伝搬する出力クロックCKoutの波形は,図7中36−2に示されるとおりになる。上記と同様に,エッジ検出回路36は,ラッチ回路FF1〜FFmの出力レベルに基づいて,隣接する出力レベルが最初にH,Lになっている位置を検出し,その位置情報Tr2を出力する。
【0038】
上記の基準クロックCKrefの立ち上がりエッジ(基準エッジ)でラッチされたカウンタ値C1,C2と,遅延回路内の位置情報Tr1,Tr2と,基本遅延回路の遅延時間Tinvと,既知の基準クロックCKrefの周期CycCKrefとから,出力クロックCKoutの周期及び周波数を求めることができる。すなわち,図7において,基準クロックCKrefの周期CycCKrefは,基準クロックCKrefの立ち上がりエッジ間のカウント値C2−C1に出力クロックCKoutの周期CycCKoutを乗じた値に,位置情報Tr2,Tr1の差Tr2−Tr1に遅延時間Tinvを乗じた値を加算して,
CycCKref=CycCKout*(C2−C1)+(Tr2−Tr1)*Tinv
となる。
【0039】
上記の式から,出力クロックCKoutの周期CycCKoutは,
CycCKout={CycCKref−(Tr2−Tr1)*Tinv}/(C2−C1)
となる。この演算は,周波数演算回路34(図5)で行われる。出力クロックCKoutの周期CycCKoutの逆数が周波数Fckoutになる。
【0040】
基準クロックCKrefの周期CycCKoutは既知であり,基本遅延回路の遅延時間Tinvは,後述するとおり基本遅延時間計測回路32により求められる。そして,上記演算式の出力クロックCKoutの周期CycCKoutは,カウント値(C2−C1)で除算されているので,その誤差は,基準クロックCKrefの周期Cyc−CKrefをカウント値(C2−C1)で除した時間になる。この誤差は,図2の場合の誤差よりもカウント値(C2−C1)の逆数倍小さくなっている。基準クロックCKrefの2つの基準エッジを隣接する立ち上がりエッジではなく,複数周期CycCKref間の立ち上がりエッジにすれば,上記のカウント値(C2−C1)がより大きくなり,誤差を更に小さくし高精度にすることができる。
【0041】
さらに,この位相計測回路30によれば,基準クロックCKrefの1周期または数周期の時間で出力クロックCKoutの周期を測定することができるので,図2よりも短時間で周期を測定でき,それを目標周期と比較することで短時間での同期検出が可能になる。
【0042】
図6の位相計測回路30は,カウンタCNT1を設けたことで,基本遅延回路D(1)〜D(m)の段数は,基準クロックCKrefの2つの基準エッジ間の時間より短い遅延時間を有する段数にすることができる。よって,図2よりも段数を短くすることができる。ただし,被測定クロックである出力クロックCKoutの基準クロックCKrefの基準エッジに対する位相を検出する必要があるので,出力クロックCKoutの1周期以上の信号が遅延回路内に伝搬していることが必要であり,基本遅延回路の段数は出力クロックCKoutの1周期以上の遅延時間に対応する段数が必要なる。
【0043】
図8は,基本遅延時間計測回路の構成図である。この基本遅延時間計測回路32は,リング状に接続された複数の基本遅延回路D(1)〜D(2n)を有し,基準クロックCKrefの立ち上がりエッジ(基準エッジ)に同期した1ショットパルス信号Eを初段の基本遅延回路D(1)に入力し伝搬させるリング遅延回路を有する。このリング遅延回路の基本遅延回路D(1)〜D(2n)は,図6の位相計測回路30の基本遅延回路D(1)〜D(m)と同じインバータからなる回路構成であり,同じLSI内に形成される。したがって,両基本遅延回路の基本遅延時間は実質的に等しくなる。
【0044】
基本遅延時間計測回路32は,さらに,基準クロックCKrefの立ち上がりエッジ(基準エッジ)から生成されるラッチ信号Fに応答して,遅延回路の複数の基本遅延回路D(1)〜D(2n)の出力をそれぞれラッチする複数の遅延ラッチ回路FFと,遅延ラッチ回路FFがラッチした複数の基本遅延回路の出力に基づいて,ラッチ信号Fにおける1ショットパルス信号Eのリング遅延回路内での位置を検出するエッジ検出回路44とを有する。ラッチ信号Fは,1ショットパルス信号Eから4段のインバータ43の遅延時間後に発生する。なお、図8中の40,41,42,43の各インバータ群は必要な遅延を実現するためのものであり、その段数を2や4に限定する必要はない。
【0045】
また,基本遅延時間計測回路32は,リング遅延回路を周回する1ショットパルス信号Eの周回回数をカウントするカウンタCNT2を有する。カウンタCNT2のカウント値は,リセット信号Reset=Hでリセットされ,ラッチ信号Fに応答してラッチ回路45にラッチされる。
【0046】
リング遅延回路には,初段の基本遅延回路D(1)の入力にスイッチSW1が設けられ,信号GがHレベルの間に1ショットパルス信号Eを初段の基本遅延回路D(1)に入力させ,信号GがLレベルの間はこの1ショットパルス信号Eを周回させる。さらに,基本遅延回路D(n+1)の入力にスイッチSW2が設けられ,リセット信号ResetがHレベルの間にLレベル信号を基本遅延回路D(n+1)に入力し,リセット信号ResetがLレベルの間は1ショットパルス信号Eを周回させる。
【0047】
基本遅延時間計測回路32は,上記の構成により,基準クロックCKrefの立ち上がりエッジ(基準エッジ)に同期した1ショットパルス信号Eをリング遅延回路に入力させ周回させる。この1ショットパルス信号Eの周回に伴い,基本遅延回路D(2n)の出力にその1ショットパルスが周回してくるたびに,カウンタCNT2がそれをカウントアップする。そして,基準クロックCKrefから生成したラッチ信号Fに同期して,カウンタCNT2のカウント値Iをラッチ回路45がラッチする。このラッチされたカウント値Iがカウント値C11,C12として出力される。
【0048】
また,ラッチ信号Fに同期して,遅延ラッチ回路FFが各基本遅延回路の出力をラッチし,そのラッチ信号を,奇数段は反転し偶数段は非反転のまま,エッジ検出回路44に出力する。エッジ検出回路44は,入力されたラッチ信号内の1ショットパルス信号Eの位置を検出し,位置情報Eg1,Eg2を出力する。
【0049】
基本遅延時間計測回路32は,基準クロックCKrefの立ち上がりエッジまたは立ち下がりエッジ(基準エッジ)から生成された1ショットパルス信号Eをリング遅延回路内に周回させ,基準クロックCKrefの1周期または数周期間に1ショットパルス信号Eがリング遅延回路内の基本遅延回路を何段伝搬するかを計測する。基本遅延回路をリング遅延回路で構成し1ショットパルス信号Eの周回回数をカウンタCNT2でカウントすることで,基本遅延回路の段数を大きくせずに,比較的長い期間の間にリング遅延回路内を伝搬する基本遅延回路の段数を高い精度で求めることができる。
【0050】
図9,図10は,図8の基本遅延時間計測回路32の動作を示す波形図である。図9が計測開始時,図10が計測終了時を示す。まず,最初にリセット信号ResetがHレベルになり,カウンタCNT2と遅延ラッチ回路FFがリセットされ,スイッチSW2からLレベルがリング遅延回路内に入力され,内部状態が初期化される。そして,計測開始にあたり,クローズ信号CLOSEが一時的にHレベルになる。
【0051】
そこで,時間t0で立ち上がりエッジを有する基準クロックCKref(信号A)がインバータ40を通過し,その通過後の信号B_1がインバータ41と排他的論理和回路XOR1に入力され,信号B_1の立ち上がりエッジに同期しインバータ41の遅延時間のパルス幅を有する1ショットパルス信号Eが生成される。一方,信号B_1はインバータ41と42を通過して信号B_3となり,もう一つの排他的論理和回路XOR2に入力され,信号Aの立ち上がりエッジに同期しインバータ40,41,42の遅延時間のパルス幅を有する1ショットパルス信号Dが生成される。よって,アンドゲートANDの出力信号Gは信号Dと同じ広いパルス幅の1ショットパルス信号になる。
【0052】
信号GがHレベルの間,スイッチSW1は基本遅延回路D(1)の入力端子を信号E側に接続し,1ショットパルス信号Eがリング遅延回路内に入力される。1ショットパルス信号Eが入力した後は,信号GがLレベルになり,スイッチSW1はリング遅延回路側を接続する。それにより,1ショットパルス信号Eは,スイッチSW1から入力後,リング遅延回路内の基本遅延回路D(1)〜D(2n)を伝搬し,周回を開始する。つまり,1ショットパルス信号Eはリング遅延回路内を伝搬,周回する伝搬パルスである。
【0053】
そして,時間t1において,1ショットパルス信号Eからインバータ43だけ遅延したラッチ信号FがHレベルになると,各基本遅延回路D(1)〜D(2n)の出力が遅延ラッチ回路FFに取り込まれ,奇数段目はその反転信号が偶数段目はその非反転信号が,エッジ検出回路44に入力される。この入力信号により,エッジ検出回路44は,時間t1での1ショットパルス信号Eのリング遅延回路内の位置Eg1を検出し出力する。また,ラッチ回路45は時間t1でのカウント値Iをラッチし,カウント値C11を出力する。
【0054】
図9の例では,時間t1では,1ショットパルス信号Eは,基本遅延回路D(5)の出力H_5まで伝搬してきており,エッジ検出回路44の入力K_5,K_6のみがHレベルになり残りの入力はすべてLレベルになる。つまり,エッジ検出回路44の入力には1ショットパルス信号Eの波形が含まれ,それからパルス位置情報Eg1を得ることができる。
【0055】
その後は,リング遅延回路の最終段のインバータD(2n)の出力に1ショットパルス信号Eが伝搬してくると,その出力信号H_2nはHレベルになり,カウンタCNT2がそれをカウントアップする。そして,図9中の矢印50に示すとおり,1ショットパルス信号Eはリング遅延回路内を順次伝搬し周回を繰り返す。
【0056】
そして,基準クロックCKrefの1周期後に,図10に示されるように,時間t2での基準クロックCKrefの立ち上がりエッジに応答して,1ショットパルス信号Eが生成される。ただし,この1ショットパルス信号EはスイッチSW1からリング遅延回路に入力されることはない。そして,時間t3で,この信号Eからインバータ43だけ遅延したラッチ信号Fに応答して,各基本遅延回路D(1)〜D(2n)の出力が遅延ラッチ回路FFに取り込まれ,エッジ検出回路44に入力される。この入力信号により,エッジ検出回路44は,1ショットパルス信号Eのリング遅延回路内の位置Eg2を出力し,ラッチ回路45はカウント値Iをラッチし,カウント値C12を出力する。図10の例では,位置Eg2は入力Kn−2,Kn−1の位置にあり,カウント値C12は16である。
【0057】
そして,図5の周波数演算回路には,上記のカウント値C11,C12と,位置情報Eg1,Eg2とが入力され,次の演算により基本遅延回路の遅延時間Tinvが求められる。
【0058】
上記の伝搬パルスである1ショットパルス信号Eは,必ずしも基準クロックCKrefの基準エッジに同期して生成される必要はなく,任意のタイミングで生成される1ショットパルス信号でもよい。ただし,既知の周期を有する基準クロックCKrefの基準エッジに同期したタイミングで,エッジ位置とカウント値とを検出することが必要である。
【0059】
図11は,本実施の形態におけるPLLシンセサイザでの出力クロックCKoutの周波数Fckoutを求める処理のフローチャート図である。まず,一方で,図6の出力クロックCKoutの位相計測を開始し(S10),他方で,図8の基本遅延回路の遅延時間測定を開始する(S16)。位相計測においては,基準クロックCKrefの基準エッジのタイミングでカウンタCNT1のカウント値C1,C2と,エッジ位置Tr1,Tr2を検出し(S12),それらのカウント値C1,C2とエッジ位置Tr1,Tr2とをレジスタReg1に格納する(S14)。基本遅延時間計測においては,基準クロックCKrefの基準エッジから生成したラッチ信号FのタイミングでカウンタCNT2のカウント値C11,C12と,エッジ位置Eg1,Eg2とを検出し(S18),それらのカウント値C11,C12と,エッジ位置Eg1,Eg2とをレジスタReg2に格納する(S20)。
【0060】
そして,周波数演算回路34が,まず,カウント値C11,C12とエッジ位置Eg1,Eg2と,基準クロックCKrefの周期CycCKrefとから,以下の式により基本遅延時間Tinvを求める。
CcyCKref={(C12−C11)*2n+(Eg2−Eg1)}*Tinv
さらに,基本遅延時間Tinvが求まれば,前述の出力クロックCKoutの周期CycCKoutを求める次の式により,
CycCKout={CycCKref−(Tr2−Tr1)*Tinv}/(C2−C1)
その周期CycCKoutが求められる。この逆数が出力クロックCKoutの周波数になる。
【0061】
この出力クロックCKoutの周期を求めるに際して,基準クロックCKrefの2つの基準エッジ間のカウント値C2−C1と,それぞれのエッジ位置Tr1,Tr2を求めるが,その2つの基準エッジを基準クロックCKrefの1周期ではなく数周期と長くすることで,カウント値C2−C1が大きくなり,周期の誤差Tinv/(C2−C1)をより小さくすることができる。ただし,カウント値C2−C1を余り長くすると,周期を求めるために要する時間が長くなる。
【0062】
図12は,本実施の形態におけるPLLシンセサイザの制御部22の構成図である。制御部22は,粗調制御部220と微調制御部222とを有する。まず,周波数変更やスリープ状態から復帰するときの開始信号A0に応答して,粗調制御部220は,まず,制御信号A1により電圧制御発振器VCO16の制御電圧Vctrlを固定し,制御信号A2によりVCOの制御コードを初期値に設定する。そして,粗調制御部220は,出力クロックCKoutの周波数測定回路24による測定結果Fckoutに基づいて,制御信号A2によりVCOの制御コードを最適値に設定する。
【0063】
図13は,電圧制御発振器VCOの構成と制御コードCODEとを示す図である。図13(A)に示されるように,VCO16は,LC発振回路であり,粗徴用のキャパシタCr1,2,3と,微調用のキャパシタCfとを有する。そして,粗徴用キャパシタCr1,2,3は,制御コードCODEによりLC発振回路のキャパシタに接続または非接続されることで,その容量値が制御される。一方,微調用キャパシタCfは,制御電圧Vcntrlに応じてその容量値が制御される。
【0064】
したがって,図13(B)に示されるとおり,VCO16の周波数は,制御コードCODEにより大きく且つ粗く変化し,一方制御電圧Vcntrlにより微小に変化する。このようなVCOの構成において,粗調モードでは制御コードCODEを変更することで周波数を大きく且つ粗く調整することができ,微調モードでは制御電圧Vcntrlを変更することで周波数を小さく微小に変化させることができる。
【0065】
図14は,本実施の形態におけるPLLシンセサイザの粗調モードと微調モードとを示す図である。図14中(A)は図3と同様の出力クロックCKoutの変化を示している。図3の例では,粗調モードでは例えばバイナリ探索法により最適な制御コードCODEを検出するために,探索時間が長くなる。それに対して,図14中の(C)に示されるように,最初に任意の制御コードに設定したときの出力クロックCKoutの周波数Fckoutから,即座に最適な制御コードを演算し,粗調制御部220がその最適な制御コードに短時間で設定することができる。これにより,粗調モードに要する時間を大幅に短縮することができる。
【0066】
次に,微調制御部222は,粗調制御部220からの粗調モード終了信号A3に応答して,制御信号B1によりVCO16の制御電圧Vcntrlをフィルタ14の出力信号S16にして,PLLシンセサイザのフィードバック制御を活性状態にする。さらに,微調制御部222は,制御信号B2によりフィルタ14の時定数を短くして応答性を高くする。
【0067】
そして,微調整モードにおいて,図4のロックイン検出部26が,測定された出力クロックCKoutの周波数Fckoutが目標周波数Fckと一致することを検出すると,ロックイン信号LOCKを出力する。微調制御部222は,このロックイン信号LOCKに応答して,位相比較器による位相比較結果B0を参照し,位相ずれが発生している場合は,VCO16の周波数は変更せずに,制御信号B3により分周器の分周比を一時的に変更したり、基準クロックCKrefのエッジによって分周器をリセットして、分周器の位相を基準クロックに合わせるなどの、位相だけを修正する制御を行う。これにより、単純なPLLシンセサイザのフィードバック制御により位相を修正するよりも、高速に位相を修正できる。一方,微調制御部222は,ロックイン信号LOCKを受信したときに位相ずれがない場合は,位相同期が完了したことになるので,制御信号B2によりフィルタ14の時定数を長く設定し応答特性を遅くする。これによりロックイン状態に維持される。
【0068】
上記の微調モードでの微調制御は,従来から種々の方法が提案されていて,それらの方法に基づいて上記の制御が変更されてもよい。
【0069】
以上の通り,本実施の形態の周波数計測回路と,基本遅延時間計測回路を有することにより,PLLシンセサイザは,粗調モードでの制御時間を短縮することができ,微調モードでの同期検出を従来よりも高精度に行うことができる。それに伴って,PLLシンセサイザのロックインまでの時間を短縮でき,消費電力を節約することができる。また,周波数計測回路と基本遅延時間計測回路は,たとえばPLLシンセサイザが起動するときや周波数変更が行われたときのみアクティブ化され,それ以外ではアイドル状態にされる。これにより消費電力を節約することができる。
【符号の説明】
【0070】
CKout:被測定クロック,出力クロック CKref:基準クロック
D(1)〜D(m):基本遅延回路,遅延回路
FF1〜FFm:遅延ラッチ回路
36:エッジ検出回路 CNT1:カウンタ
C1,C2:カウント値 Tr1,Tr2:基準エッジ位置情報
【特許請求の範囲】
【請求項1】
被測定クロックの立ち上がりまたは立ち下がりのいずれかの被測定エッジをカウントする第1のカウンタと,
基準クロックの立ち上がりまたは立ち下がりのいずれかに対応する基準エッジに応答して,前記第1のカウンタのカウント値を記憶するカウンタラッチ回路と,
直列に接続された複数の基本遅延回路を有し,前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる第1の遅延回路と,
前記基準エッジに応答して,前記第1の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第1の遅延ラッチ回路と,
前記第1の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記被測定クロックの前記被測定エッジの前記第1の遅延回路内での位置を検出する第1のエッジ検出回路と,
2つの基準エッジ間の前記カウント値と,前記2つの基準エッジでの前記第1のエッジ検出回路が検出する前記被測定エッジの位置情報とから,前記被測定クロックの周期または周波数を演算する第1の演算器とを有する周波数測定回路。
【請求項2】
請求項1において,
前記第1の演算器は,前記基準エッジ間の時間から,前記2つの基準エッジでの被測定エッジの位置の差に前記基本遅延回路の遅延時間を乗算した値を減算し,前記2つの基準エッジ間のカウント値で除算して,前記被測定エッジの周期を求める周波数測定回路。
【請求項3】
請求項1において,
前記第1の遅延回路は,前記初段の基本遅延回路の入力から最終段の基本遅延回路の出力までの遅延時間が,前記被測定クロックの周期より長く,前記基準エッジ間の時間より短い周波数測定回路。
【請求項4】
請求項1において,
前記基本遅延回路はインバータ回路である周波数測定回路。
【請求項5】
請求項1において,
さらに,前記基本遅延回路の遅延時間を測定する基本遅延時間測定回路を有し,
前記基本遅延時間測定回路は,
リング状に接続された複数の前記基本遅延回路を有し,伝搬パルスを初段の前記基本遅延回路に入力し伝搬させる第2の遅延回路と,
前記基準エッジに応答して,前記第2の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第2の遅延ラッチ回路と,
前記第2の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記伝搬パルスの前記第2の遅延回路内での位置を検出する第2のエッジ検出回路と,
前記リング遅延回路を周回する前記伝搬パルスの周回回数をカウントする第2のカウンタと,
2つの前記基準エッジ間の前記第2のカウンタのカウント値と,前記2つの前記基準エッジで前記第2のエッジ検出回路が検出する前記伝搬パルスの位置情報と,前記基準エッジ間の時間とに基づいて,前記第2の遅延回路内の基本遅延回路の基本遅延時間を求める第2の演算器とを有する周波数測定回路。
【請求項6】
請求項5において,
前記基本遅延時間測定回路では,前記2つの基準エッジのうち最初の基準エッジに基づいて生成した前記伝搬パルスを前記第2の遅延回路の初段の基本遅延回路に入力した後,前記第2のカウンタが前記周回回数をカウントし,
前記第2の演算器は,前記2つの基準エッジに応答して前記第2の遅延ラッチ回路がラッチした前記出力に基づいて検出される前記伝搬パルスの位置情報と,前記後の基準エッジに応答してラッチした前記第2のカウンタのカウント値と,前記基準エッジ間の時間とに基づいて前記基本遅延時間を求める周波数測定回路。
【請求項7】
請求項1乃至6のいずれかに記載の周波数測定回路と,
前記基準クロックと分周クロックの位相を比較する位相比較器と,前記位相比較器が検出する位相差に応じて制御された周波数の出力クロックを生成する周波数制御クロック発振器と,前記出力クロックを分周して前記分周クロックを生成する分周器とを有するPLL回路とを有し,
前記出力クロックが前記被測定クロックとして前記周波数測定回路に供給され,
さらに,前記周波数制御クロック発振器は,粗調モードで,前記位相差に基づく周波数の制御が停止され,前記周波数測定回路が求めた前記出力クロックの周波数に基づいて前記出力クロックの周波数を制御する制御コードを設定され,前記粗調モード後の微調モードで,前記位相差に基づいて前記出力クロックの周波数及び位相を微調整するPLLシンセサイザ。
【請求項8】
請求項7において,
さらに,
前記微調モードにおいて,前記周波数測定回路が求めた前記出力クロックの周波数が,目標周波数範囲内に入ったときにロックイン信号を出力するロックイン検出回路を有するPLLシンセサイザ。
【請求項9】
リング状に接続された複数の基本遅延回路を有し,伝搬パルスを初段の前記基本遅延回路に入力し伝搬させる遅延回路と,
基準クロックの基準エッジに応答して,前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と,
前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記伝搬パルスの前記遅延回路内での位置を検出するエッジ検出回路と,
前記リング遅延回路を周回する前記伝搬パルスの周回回数をカウントするカウンタと,
2つの前記基準エッジ間の前記カウンタのカウント値と,前記2つの前記基準エッジで前記エッジ検出回路が検出する前記伝搬パルスの位置情報と,前記基準エッジ間の時間とに基づいて,前記遅延回路内の基本遅延回路の基本遅延時間を求める演算器とを有する基本遅延時間測定回路。
【請求項10】
請求項9において,
前記基本遅延時間測定回路では,前記2つの基準エッジのうち最初の基準エッジに基づいて生成した前記伝搬パルスを前記第2の遅延回路の初段の基本遅延回路に入力した後,前記第2のカウンタが前記周回回数をカウントし,
前記演算器は,前記2つの基準エッジに応答して前記遅延ラッチ回路がラッチした前記出力に基づいて検出される前記伝搬パルスの位置情報と,前記後の基準エッジに応答してラッチした前記カウンタのカウント値と,前記基準エッジ間の時間とに基づいて前記基本遅延時間を求める基本遅延時間測定回路。
【請求項1】
被測定クロックの立ち上がりまたは立ち下がりのいずれかの被測定エッジをカウントする第1のカウンタと,
基準クロックの立ち上がりまたは立ち下がりのいずれかに対応する基準エッジに応答して,前記第1のカウンタのカウント値を記憶するカウンタラッチ回路と,
直列に接続された複数の基本遅延回路を有し,前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる第1の遅延回路と,
前記基準エッジに応答して,前記第1の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第1の遅延ラッチ回路と,
前記第1の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記被測定クロックの前記被測定エッジの前記第1の遅延回路内での位置を検出する第1のエッジ検出回路と,
2つの基準エッジ間の前記カウント値と,前記2つの基準エッジでの前記第1のエッジ検出回路が検出する前記被測定エッジの位置情報とから,前記被測定クロックの周期または周波数を演算する第1の演算器とを有する周波数測定回路。
【請求項2】
請求項1において,
前記第1の演算器は,前記基準エッジ間の時間から,前記2つの基準エッジでの被測定エッジの位置の差に前記基本遅延回路の遅延時間を乗算した値を減算し,前記2つの基準エッジ間のカウント値で除算して,前記被測定エッジの周期を求める周波数測定回路。
【請求項3】
請求項1において,
前記第1の遅延回路は,前記初段の基本遅延回路の入力から最終段の基本遅延回路の出力までの遅延時間が,前記被測定クロックの周期より長く,前記基準エッジ間の時間より短い周波数測定回路。
【請求項4】
請求項1において,
前記基本遅延回路はインバータ回路である周波数測定回路。
【請求項5】
請求項1において,
さらに,前記基本遅延回路の遅延時間を測定する基本遅延時間測定回路を有し,
前記基本遅延時間測定回路は,
リング状に接続された複数の前記基本遅延回路を有し,伝搬パルスを初段の前記基本遅延回路に入力し伝搬させる第2の遅延回路と,
前記基準エッジに応答して,前記第2の遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の第2の遅延ラッチ回路と,
前記第2の遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記伝搬パルスの前記第2の遅延回路内での位置を検出する第2のエッジ検出回路と,
前記リング遅延回路を周回する前記伝搬パルスの周回回数をカウントする第2のカウンタと,
2つの前記基準エッジ間の前記第2のカウンタのカウント値と,前記2つの前記基準エッジで前記第2のエッジ検出回路が検出する前記伝搬パルスの位置情報と,前記基準エッジ間の時間とに基づいて,前記第2の遅延回路内の基本遅延回路の基本遅延時間を求める第2の演算器とを有する周波数測定回路。
【請求項6】
請求項5において,
前記基本遅延時間測定回路では,前記2つの基準エッジのうち最初の基準エッジに基づいて生成した前記伝搬パルスを前記第2の遅延回路の初段の基本遅延回路に入力した後,前記第2のカウンタが前記周回回数をカウントし,
前記第2の演算器は,前記2つの基準エッジに応答して前記第2の遅延ラッチ回路がラッチした前記出力に基づいて検出される前記伝搬パルスの位置情報と,前記後の基準エッジに応答してラッチした前記第2のカウンタのカウント値と,前記基準エッジ間の時間とに基づいて前記基本遅延時間を求める周波数測定回路。
【請求項7】
請求項1乃至6のいずれかに記載の周波数測定回路と,
前記基準クロックと分周クロックの位相を比較する位相比較器と,前記位相比較器が検出する位相差に応じて制御された周波数の出力クロックを生成する周波数制御クロック発振器と,前記出力クロックを分周して前記分周クロックを生成する分周器とを有するPLL回路とを有し,
前記出力クロックが前記被測定クロックとして前記周波数測定回路に供給され,
さらに,前記周波数制御クロック発振器は,粗調モードで,前記位相差に基づく周波数の制御が停止され,前記周波数測定回路が求めた前記出力クロックの周波数に基づいて前記出力クロックの周波数を制御する制御コードを設定され,前記粗調モード後の微調モードで,前記位相差に基づいて前記出力クロックの周波数及び位相を微調整するPLLシンセサイザ。
【請求項8】
請求項7において,
さらに,
前記微調モードにおいて,前記周波数測定回路が求めた前記出力クロックの周波数が,目標周波数範囲内に入ったときにロックイン信号を出力するロックイン検出回路を有するPLLシンセサイザ。
【請求項9】
リング状に接続された複数の基本遅延回路を有し,伝搬パルスを初段の前記基本遅延回路に入力し伝搬させる遅延回路と,
基準クロックの基準エッジに応答して,前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と,
前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて,前記伝搬パルスの前記遅延回路内での位置を検出するエッジ検出回路と,
前記リング遅延回路を周回する前記伝搬パルスの周回回数をカウントするカウンタと,
2つの前記基準エッジ間の前記カウンタのカウント値と,前記2つの前記基準エッジで前記エッジ検出回路が検出する前記伝搬パルスの位置情報と,前記基準エッジ間の時間とに基づいて,前記遅延回路内の基本遅延回路の基本遅延時間を求める演算器とを有する基本遅延時間測定回路。
【請求項10】
請求項9において,
前記基本遅延時間測定回路では,前記2つの基準エッジのうち最初の基準エッジに基づいて生成した前記伝搬パルスを前記第2の遅延回路の初段の基本遅延回路に入力した後,前記第2のカウンタが前記周回回数をカウントし,
前記演算器は,前記2つの基準エッジに応答して前記遅延ラッチ回路がラッチした前記出力に基づいて検出される前記伝搬パルスの位置情報と,前記後の基準エッジに応答してラッチした前記カウンタのカウント値と,前記基準エッジ間の時間とに基づいて前記基本遅延時間を求める基本遅延時間測定回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−71816(P2011−71816A)
【公開日】平成23年4月7日(2011.4.7)
【国際特許分類】
【出願番号】特願2009−222075(P2009−222075)
【出願日】平成21年9月28日(2009.9.28)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成23年4月7日(2011.4.7)
【国際特許分類】
【出願日】平成21年9月28日(2009.9.28)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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