ＰＬＬ回路
【課題】位相比較周波数を高く保ち、ＰＬＬの位相雑音を改善し、出力信号の精度を向上させたＰＬＬ回路を提供する。
【解決手段】基準信号をクロックとして動作し所定範囲内でサイクリックにクロックが入力する度に予め設定された値を累積加算した基準信号の位相に相当する信号を出力する第１位相アキュムレータ１、発振器の出力信号をクロックとして動作し所定範囲内でサイクリックにクロックが入力する度に予め設定された値を累積加算した発振器の出力信号の位相に相当する信号を出力する第２位相アキュムレータ２、第１及び第２位相アキュムレータの出力信号を比較して差を求め基準信号と発振器の出力信号との位相差を示す出力信号を出力する位相比較器３、位相比較器の出力信号に従って発振器への制御信号を生成する制御部４、制御部からの制御信号に応じた周波数の信号を出力する上記発振器５を有す。
【解決手段】基準信号をクロックとして動作し所定範囲内でサイクリックにクロックが入力する度に予め設定された値を累積加算した基準信号の位相に相当する信号を出力する第１位相アキュムレータ１、発振器の出力信号をクロックとして動作し所定範囲内でサイクリックにクロックが入力する度に予め設定された値を累積加算した発振器の出力信号の位相に相当する信号を出力する第２位相アキュムレータ２、第１及び第２位相アキュムレータの出力信号を比較して差を求め基準信号と発振器の出力信号との位相差を示す出力信号を出力する位相比較器３、位相比較器の出力信号に従って発振器への制御信号を生成する制御部４、制御部からの制御信号に応じた周波数の信号を出力する上記発振器５を有す。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
従来のＤＤＳ(Direct Digital Synthesizer)を用いたＰＬＬ(Phase lock loop)回路は、基準信号をクロック源としたＤＤＳ出力と、発振器出力の分周信号との位相比較を行い、その位相比較結果を発振器の周波数制御端子へフィードバックする。ＤＤＳを発振器出力と位相比較器との間に設ける構成や、基準信号側と発振器出力側の両方に設ける構成のものもある(例えば特許文献１参照)。このような構成により、ＰＬＬ出力周波数の微調整を行ったり、ＤＤＳの設定を時間とともに変化させることでチャープ信号を生成する。
【０００３】
また、ＤＤＳから出力されるアナログ信号を位相比較に用いるのではなく、ＤＤＳで生成する位相情報そのもののディジタルデータを用いて位相比較を行う方法も提案されている(例えば非特許文献１)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２６１６０４号公報
【非特許文献】
【０００５】
【非特許文献１】Christoph Wagner 他：“A 77-GHz FMCW Radar using a Digital Phase-Locked Synthesizer”、International Microwave Symposium 2008 Digest、pp351-354
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＤＤＳを用いたＰＬＬ回路では、特許文献１のようなアナログでの位相比較、もしくは非特許文献１のようなディジタルでの位相比較、いずれの場合も、位相比較周波数がＤＤＳの出力周波数となる。このため、位相比較周波数は、ＤＤＳのクロックとして使用する信号の周波数より低くなってしまう。ＰＬＬにとって、位相比較周波数が低いとＰＬＬ内で発生する位相雑音が悪化(増大)するという問題がある。また、ＰＬＬ出力としてチャープ信号などの周波数もしくは位相変調がかかった信号を出力する場合、位相比較の回数が少ないと、信号の精度が落ちるという問題がある。
【０００７】
この発明は上記のような問題点を解決するためになされたもので、位相比較周波数を高く保ち、ＰＬＬの位相雑音を改善し、出力信号の精度を向上させたＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、基準信号をクロックとして動作し所定範囲内でサイクリックに、クロックが入力する度に予め設定された値を累積加算した前記基準信号より生成した位相データを出力する第１の位相アキュムレータと、発振器の出力信号をクロックとして動作し所定範囲内でサイクリックに、クロックが入力する度に予め設定された値を累積加算した前記発振器の出力信号より生成した位相データを出力する第２の位相アキュムレータと、前記第１および第２の位相アキュムレータの出力する位相データを比較して差を求め前記基準信号と前記発振器の出力信号との位相差を示す出力信号を出力する位相比較器と、前記位相比較器の出力信号に従って前記発振器への制御信号を生成する制御部と、前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、を備えたことを特徴とするＰＬＬ回路等にある。
【発明の効果】
【０００９】
この発明では、位相比較周波数を高く保ち、ＰＬＬの位相雑音を改善し、出力信号の精度を向上させたＰＬＬ回路を提供できる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１によるＰＬＬ回路の構成の一例を示す図である。
【図２】この発明の実施の形態２によるＰＬＬ回路の構成の一例を示す図である。
【図３】この発明の実施の形態３によるＰＬＬ回路の構成の一例を示す図である。
【図４】この発明の実施の形態４によるＰＬＬ回路の構成の一例を示す図である。
【図５】この発明の実施の形態５によるＰＬＬ回路の構成の一例を示す図である。
【図６】この発明の実施の形態６によるＰＬＬ回路の構成の一例を示す図である。
【図７】この発明の実施の形態７によるＰＬＬ回路の構成の一例を示す図である。
【図８】この発明の実施の形態８によるＰＬＬ回路の構成の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、この発明によるＰＬＬ回路を各実施の形態に従って図面を用いて説明する。
【００１２】
実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路の構成の一例を示す図である。図１において、第１の位相アキュムレータ１は、基準信号Refをクロックとして動作し、クロックが入る度に予め設定された所定の値Ａを内部のレジスタ(図示省略)に累積加算する。基準信号Refより生成された位相に相当するこのレジスタの累積値(位相データ)を示す信号が第１の位相アキュムレータ１から出力される。ＤＤＳとは、この第１の位相アキュムレータ１の出力値に対応した電圧値をＤＡＣ(Ｄ／Ａ変換器)から出力することによりアナログ信号を出力する回路であり、本回路はＤＤＳの位相アキュムレータのみを切りだした回路といえる。
【００１３】
同じく、第２の位相アキュムレータ２は、後述するＶＣＯ(電圧制御発振器)５の出力信号をクロックとして、クロックが入る度に予め設定された所定の値Ｂを内部のレジスタ(図示省略)に累積加算する。ＶＣＯ５の出力信号より生成された位相に相当するこのレジスタの累積値(位相データ)を示す信号が第２の位相アキュムレータ２から出力される。
【００１４】
なお、第１の位相アキュムレータ１と第２の位相アキュムレータ２内のレジスタのビット数が限られているため、カウント数が大きくなるとレジスタがオーバーフローして初期値に戻るため、累積加算は所定範囲内でサイクリックに行われる。
【００１５】
位相比較器３は、第１および第２の位相アキュムレータ１，２の出力信号(基準信号およびＶＣＯの出力信号よりそれぞれ生成された位相データ)を比較のために減算して差を求める。すなわち、基準信号Ref側の信号とＶＣＯ５側の信号の位相差に相当する値を示す信号を出力する回路である。
【００１６】
ループフィルタ４は、位相比較器３の出力を受け、その信号のレベル調整とフィルタリングを行いＶＣＯ５のための制御信号を出力する制御部である。フィルタリングは、ディジタル信号をそのまま処理するディジタルフィルタでも、ＤＡＣで位相比較器３の出力をアナログ信号に変換し、アナログフィルタで処理する方式でもよい。
【００１７】
ＶＣＯ(電圧制御発振器)５は入力される信号に応じた周波数の信号を発振する発振器である。この発振器の出力が本ＰＬＬ回路の出力信号Outとなる。
【００１８】
次に図１の回路の動作の説明を行う。第１の位相アキュムレータ１の出力位相が第２の位相アキュムレータ２の出力位相より大きい(進んでいる)場合、位相比較器３は両位相の差分(正の値)の電圧を出力する。この正の出力値がループフィルタ４により平滑化され、ＶＣＯ５に入力され、ＶＣＯ５の発振周波数を上げる動作を行う。その結果、ＶＣＯ５の出力によって生成される第２の位相アキュムレータ２の出力位相が相対的に大きくなり、第１の位相アキュムレータ１の出力位相に近づく。このフィードバックの繰り返しにより、第１と第２の位相アキュムレータ１，２の出力がそろうように制御され、ＶＣＯ５の発振周波数が所望の値となる。基準信号Refの周波数をfref、ＶＣＯ５の周波数をfVCOとすると、両者の関係は、fref×Ａ＝fVCO×Ｂとなる。つまり、ＰＬＬ回路の出力周波数fVCOはfVCO＝(Ａ／Ｂ)×frefと表わされる。
【００１９】
ここで、位相比較器３が第１の位相アキュムレータ１の出力に同期して動作するように設定してあるとすると、位相比較は基準信号周波数frefで行われることになる。上述の特許文献１に示されるような、ＤＤＳ出力で位相比較器を動作させる場合、位相比較周波数はＤＤＳの出力周波数となるため、必ず基準信号周波数より低くなってしまう。
【００２０】
また非特許文献１に示されるような、位相アキュムレータの出力位相を発振器出力の分周信号でサンプリングして位相比較を行うような構成では、位相比較は発振器の分周信号の周波数で行われる。このためこの場合も、位相比較周波数は必ず基準信号周波数より低くなってしまう。
【００２１】
以上のように図１の構成では、従来の構成に比べて高い位相比較周波数でＰＬＬ回路を動作させることができ、ＰＬＬ回路の出力位相雑音、もしくは周波数の精度を上げることが可能となる。
【００２２】
実施の形態２．
図２はこの発明の実施の形態２によるＰＬＬ回路の構成の一例を示す図である。図において、上記実施の形態と同一もしくは相当部分は同一符号で示し説明を省略する(以下同様)。図２の構成では、実施の形態１における第１の位相アキュムレータ１の位相加算量を第１の加算量設定部６より設定し、各クロック毎に位相加算量を変えることができる。第１の加算量設定部６は例えば、ＲＡＭ(図示省略)内に１回目から始まる各クロック毎のそれぞれの位相加算量を記憶させておき、入力される基準信号Refのクロックに従って対応する記憶させておいた位相加算量(実施の形態１では値Ａ固定)を出力する。また、位相加算量をクロックの回数の関数として記憶させておき、該関数に従って位相加算量を出力するようにしてもよい。また、第２の位相アキュムレータ２の位相加算量も第１の加算量設定部６と同様な構成の第２の加算量設定部７より設定し、ＶＣＯ５から与えられるクロック毎に位相加算量を変えることができる。
【００２３】
この実施の形態では、例えば第１の位相アキュムレータ１の加算量をクロック毎にある値だけ増やすような設定にした場合、時間に従ってＰＬＬ出力周波数が上がるような信号を得ることができ、たとえばチャープ信号の発生が可能となる。また、あるデータに従ってアキュムレータの位相加算量を制御すると、ＰＬＬ回路出力信号として周波数変調信号が得られる。これは第２の加算量設定部７についても同様である。
【００２４】
実施の形態３．
図３はこの発明の実施の形態３によるＰＬＬ回路の構成の一例を示す図である。図３の構成では２入力位相アキュムレータ８は、２つの入力端子を有しており、一方の入力端子には基準信号Refのクロックが入力され、もう一方の入力端子にはＶＣＯ５の出力信号のクロックが入力される。２入力位相アキュムレータ８の動作は以下の通りである。
【００２５】
まず、基準信号Refからのクロックが入力されると、２入力位相アキュムレータ８の内部のレジスタ(図示省略)の累積値に所定の値Ａを加算する。ＶＣＯ５からのクロックが入力されると、上記内部レジスタの上記累積値から所定の値Ｂを減算する。２入力位相アキュムレータ８は、基準信号RefとＶＣＯ５の出力信号との位相差を示すその内部レジスタの累積値を位相差信号として出力し、ループフィルタ４を通り、ＶＣＯ５へ制御信号を伝達する。
【００２６】
基本的な動作は、実施の形態１における回路と同じで、基準信号Refをクロック源とした位相を示す累積値と、ＶＣＯ５をクロック源とした位相を示す累積値との差に応じた制御信号を生成し、ＶＣＯ５にフィードバックすることでＰＬＬ制御を行う。ＰＬＬの出力周波数fVCOも、実施の形態１と同じく、fVCO＝(Ａ／Ｂ)×frefと表わされる。
【００２７】
ただし、実施の形態１においては、第１の位相アキュムレータ１と第２の位相アキュムレータ２内のレジスタのビット数が限られているため、カウント数が大きくなるとレジスタがオーバーフローし、初期値に戻ってしまう。例えば、８ビットのレジスタを用い、クロック毎に１０を加算するような設定であったとすると、２４０→２５０→４→１４、という具合にレジスタの値は遷移する。つまり、ある周期以上の位相差は検出することができない。
【００２８】
通常のアナログＰＬＬ回路も同様の原理で動作している。つまり、たとえば３状態位相周波数比較器を用いる場合、基準信号Ref側とＶＣＯ５(発振器)側の信号の位相差が±２π以内の状態しか検出することができず、それ以上の位相差が存在すると、その位相差を２πで割った余りが位相であると認識される。
【００２９】
位相比較器がこのような動作をする場合、周波数が離れていても一時的に位相が一致する瞬間があるため、ＶＣＯの周波数を近づけようとする力が大きくなったり、小さくなったりし、周波数がロックするまでの時間が長くなる。このような現象を一般にサイクルスリッピングという。
【００３０】
実施の形態３に示す構成では、基準信号RefとＶＣＯ(発振器)の出力信号の２つの信号の周波数が離れていると、２入力位相アキュムレータ８は単調増加もしくは単調減少する。ここで、２入力位相アキュムレータ８内のレジスタは、上限値もしくは下限値に到達すると、それ以上は加算もしくは減算の動作をしないこととする。すなわち累積加減算は所定範囲内で行われる。このような構成では、サイクルスリップングを防止し、ＰＬＬ回路の収束時間を早めることが可能となる。
【００３１】
実施の形態４．
図４はこの発明の実施の形態４によるＰＬＬ回路の構成の一例を示す図である。図４の構成では、図３の２入力位相アキュムレータ８を、基準信号Ref側とＶＣＯ(発振器)信号側での位相加算量を、図２の実施の形態２のようにそれぞれ設定できるようにした２入力位相アキュムレータ９に置き換えた構成である。
【００３２】
この構成では、基準信号Refのクロックが入る毎に、上記と同様に例えばＲＡＭからなる加算量設定部６ａに格納している所定の値Ａを呼び出し、２入力位相アキュムレータ９へ基準信号Refと同時に入力する。２入力位相アキュムレータ９は基準信号Refをクロックとして、内部レジスタ(図示省略)に所定の値Ａ(位相加算量)を加算する。また、ＶＣＯ５の出力信号のクロックが入る毎に例えばＲＡＭからなる減算量設定部７ａに格納している所定の値Ｂを呼び出し、２入力位相アキュムレータ９へＶＣＯ５の出力信号と同時に入力する。２入力位相アキュムレータ９はＶＣＯ５の出力信号をクロックとして、上記内部レジスタから所定の値Ｂ(位相減算量)を減算する。
【００３３】
なお、図２の実施の形態２のように、位相加算量と位相減算量をそれぞれ各クロック毎に変化させるようにしてもよく、また、位相加算量、位相減算量をクロックの回数の関数として記憶させておき、該関数に従って位相加算量、位相減算量を出力するようにしてもよい。
【００３４】
この構成により、図３による実施の形態３と同じ原理でＶＣＯ５の出力信号の周波数を制御し、加算量設定部６ａおよび減算量設定部７ａの設定次第で、出力信号を任意の周波数変調信号とすることができる。
【００３５】
実施の形態５．
図５はこの発明の実施の形態５によるＰＬＬ回路の構成の一例を示す図である。図５の構成では、図３に示した実施の形態３の構成に対して、基準信号Refが入力した場合に２入力位相アキュムレータ１０に加算される値(位相加算量)を、基準信号Refのクロック毎に変化させる構成となっている。
【００３６】
カウンタ１１は、基準信号Refのクロック数をカウントしカウント値ＣＬ１を出力する。乗算器１２は、カウンタ１１の出力のカウント値ＣＬ１と所定の値Ｃとの乗算を行い、その結果を出力する。加算器１３は、乗算器１２の出力ＣＬ１×Ｃと、設定された所定の値Ｄとの加算を行い、ＣＬ１×Ｃ＋Ｄを出力する。２入力位相アキュムレータ１０は、基準信号Refをクロックとして加算器１３の出力値(ＣＬ１×Ｃ＋Ｄ)(Ｃ，Ｄは共に正の実数)を内部レジスタ(図示省略)の累積値に加算する。一方、ＶＣＯ５の出力信号が２入力位相アキュムレータ１０に入力された場合、設定された所定の値Ｂを内部レジスタから減算する。なお、カウンタ１１、乗算器１２、加算器１３が加算量演算部を構成する。
【００３７】
このような構成により、基準信号Refが入る毎に２入力位相アキュムレータ１０の加算される値(ＣＬ１×Ｃ＋Ｄ)は、時間とともに増加する。つまり、ＰＬＬ回路の出力信号は、時間とともに周波数が変化するようなチャープ信号となる。２入力位相アキュムレータ１０の極性を反転したり、値Ｃを正負逆にすることにより、チャープ信号の極性を変更することも可能である。
【００３８】
実施の形態６．
図６はこの発明の実施の形態６によるＰＬＬ回路の構成の一例を示す図である。図６の構成では、図５に示した実施の形態５の構成が、カウンタ１１、乗算器１２、加算器１３を基準信号Ref側に設けているのに対して、これらと同じ機能をカウンタ１５、乗算器１６、加算器１７として位相減算量側のＶＣＯ５と２入力位相アキュムレータ１４間に設ける構成となっている。動作原理は実施の形態５と同一であり、カウンタ１５はＶＣＯ５の出力信号のクロック数をカウントしカウント値ＣＬ２とし、２入力位相アキュムレータ１４は、ＶＣＯ５の出力信号をクロックとして加算器１７の出力値(ＣＬ２×Ｅ＋Ｆ)(Ｅ，Ｆは共に正の実数)を内部レジスタ(図示省略)の累積値から減算する。これにより、同一の効果が得られる。なお、カウンタ１５、乗算器１６、加算器１７が減算量演算部を構成する。
【００３９】
なお、図５と図６の構成を組み合せ、位相加算量に係る基準信号Ref側と位相減算量に係るＶＣＯ５側のそれぞれにカウンタ、乗算器、加算器を設けた構造としてもよい。
【００４０】
実施の形態７．
図７はこの発明の実施の形態７によるＰＬＬ回路の構成の一例を示す図である。図７の構成では、図３に示す実施の形態３の構成に対して、ＶＣＯ５と２入力位相アキュムレータ８の間に周波数分周器１８を設けたことを特徴としている。図３に示したような例では、ＶＣＯ５側の信号をクロックとして２入力位相アキュムレータ８を動作させるため、ＶＣＯ５の周波数が高い場合は、２入力位相アキュムレータ８の動作速度が追い付かず正常動作できないことがある。このため、ＶＣＯ５の出力に周波数分周器１８を設けることで、２入力位相アキュムレータ８の動作周波数を下げて、安定動作を実現することができる。
【００４１】
実施の形態８．
図８はこの発明の実施の形態８によるＰＬＬ回路の構成の一例を示す図である。図８の構成では、ＶＣＯ５と２入力位相アキュムレータ８の間に、図７の周波数分周器１８の代わりに、ミキサ１９と局発信号源２０を設けて、局発信号源２０の発生する信号とＶＣＯ５の出力信号をミキサ１９で合成することで、ＶＣＯ５の出力信号を周波数変換する。このような構成にすることで、図７と同じく、２入力位相アキュムレータ８の動作周波数を下げることができるため、安定動作が実現できる。また、周波数分周器１８を使う場合に比べて、周波数変化幅が大きくなるため、周波数制御の精度がよくなる。
【００４２】
なお、この発明は上記各実施の形態に限定されるものではなく、これらの実施の形態の可能な組み合わせを全て含むことは云うまでもない。
【符号の説明】
【００４３】
１ 第１の位相アキュムレータ、２ 第２の位相アキュムレータ、３ 位相比較器、４ ループフィルタ、５ ＶＣＯ(電圧制御発振器)、６ 第１の加算量設定部、６ａ 加算量設定部、７ 第２の加算量設定部、７ａ 減算量設定部、８，９，１０，１４ ２入力位相アキュムレータ、１１，１５ カウンタ、１２，１６ 乗算器、１３，１７ 加算器、１８ 周波数分周器、１９ ミキサ、２０ 局発信号源。
【技術分野】
【０００１】
この発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
従来のＤＤＳ(Direct Digital Synthesizer)を用いたＰＬＬ(Phase lock loop)回路は、基準信号をクロック源としたＤＤＳ出力と、発振器出力の分周信号との位相比較を行い、その位相比較結果を発振器の周波数制御端子へフィードバックする。ＤＤＳを発振器出力と位相比較器との間に設ける構成や、基準信号側と発振器出力側の両方に設ける構成のものもある(例えば特許文献１参照)。このような構成により、ＰＬＬ出力周波数の微調整を行ったり、ＤＤＳの設定を時間とともに変化させることでチャープ信号を生成する。
【０００３】
また、ＤＤＳから出力されるアナログ信号を位相比較に用いるのではなく、ＤＤＳで生成する位相情報そのもののディジタルデータを用いて位相比較を行う方法も提案されている(例えば非特許文献１)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２６１６０４号公報
【非特許文献】
【０００５】
【非特許文献１】Christoph Wagner 他：“A 77-GHz FMCW Radar using a Digital Phase-Locked Synthesizer”、International Microwave Symposium 2008 Digest、pp351-354
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＤＤＳを用いたＰＬＬ回路では、特許文献１のようなアナログでの位相比較、もしくは非特許文献１のようなディジタルでの位相比較、いずれの場合も、位相比較周波数がＤＤＳの出力周波数となる。このため、位相比較周波数は、ＤＤＳのクロックとして使用する信号の周波数より低くなってしまう。ＰＬＬにとって、位相比較周波数が低いとＰＬＬ内で発生する位相雑音が悪化(増大)するという問題がある。また、ＰＬＬ出力としてチャープ信号などの周波数もしくは位相変調がかかった信号を出力する場合、位相比較の回数が少ないと、信号の精度が落ちるという問題がある。
【０００７】
この発明は上記のような問題点を解決するためになされたもので、位相比較周波数を高く保ち、ＰＬＬの位相雑音を改善し、出力信号の精度を向上させたＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、基準信号をクロックとして動作し所定範囲内でサイクリックに、クロックが入力する度に予め設定された値を累積加算した前記基準信号より生成した位相データを出力する第１の位相アキュムレータと、発振器の出力信号をクロックとして動作し所定範囲内でサイクリックに、クロックが入力する度に予め設定された値を累積加算した前記発振器の出力信号より生成した位相データを出力する第２の位相アキュムレータと、前記第１および第２の位相アキュムレータの出力する位相データを比較して差を求め前記基準信号と前記発振器の出力信号との位相差を示す出力信号を出力する位相比較器と、前記位相比較器の出力信号に従って前記発振器への制御信号を生成する制御部と、前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、を備えたことを特徴とするＰＬＬ回路等にある。
【発明の効果】
【０００９】
この発明では、位相比較周波数を高く保ち、ＰＬＬの位相雑音を改善し、出力信号の精度を向上させたＰＬＬ回路を提供できる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１によるＰＬＬ回路の構成の一例を示す図である。
【図２】この発明の実施の形態２によるＰＬＬ回路の構成の一例を示す図である。
【図３】この発明の実施の形態３によるＰＬＬ回路の構成の一例を示す図である。
【図４】この発明の実施の形態４によるＰＬＬ回路の構成の一例を示す図である。
【図５】この発明の実施の形態５によるＰＬＬ回路の構成の一例を示す図である。
【図６】この発明の実施の形態６によるＰＬＬ回路の構成の一例を示す図である。
【図７】この発明の実施の形態７によるＰＬＬ回路の構成の一例を示す図である。
【図８】この発明の実施の形態８によるＰＬＬ回路の構成の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、この発明によるＰＬＬ回路を各実施の形態に従って図面を用いて説明する。
【００１２】
実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路の構成の一例を示す図である。図１において、第１の位相アキュムレータ１は、基準信号Refをクロックとして動作し、クロックが入る度に予め設定された所定の値Ａを内部のレジスタ(図示省略)に累積加算する。基準信号Refより生成された位相に相当するこのレジスタの累積値(位相データ)を示す信号が第１の位相アキュムレータ１から出力される。ＤＤＳとは、この第１の位相アキュムレータ１の出力値に対応した電圧値をＤＡＣ(Ｄ／Ａ変換器)から出力することによりアナログ信号を出力する回路であり、本回路はＤＤＳの位相アキュムレータのみを切りだした回路といえる。
【００１３】
同じく、第２の位相アキュムレータ２は、後述するＶＣＯ(電圧制御発振器)５の出力信号をクロックとして、クロックが入る度に予め設定された所定の値Ｂを内部のレジスタ(図示省略)に累積加算する。ＶＣＯ５の出力信号より生成された位相に相当するこのレジスタの累積値(位相データ)を示す信号が第２の位相アキュムレータ２から出力される。
【００１４】
なお、第１の位相アキュムレータ１と第２の位相アキュムレータ２内のレジスタのビット数が限られているため、カウント数が大きくなるとレジスタがオーバーフローして初期値に戻るため、累積加算は所定範囲内でサイクリックに行われる。
【００１５】
位相比較器３は、第１および第２の位相アキュムレータ１，２の出力信号(基準信号およびＶＣＯの出力信号よりそれぞれ生成された位相データ)を比較のために減算して差を求める。すなわち、基準信号Ref側の信号とＶＣＯ５側の信号の位相差に相当する値を示す信号を出力する回路である。
【００１６】
ループフィルタ４は、位相比較器３の出力を受け、その信号のレベル調整とフィルタリングを行いＶＣＯ５のための制御信号を出力する制御部である。フィルタリングは、ディジタル信号をそのまま処理するディジタルフィルタでも、ＤＡＣで位相比較器３の出力をアナログ信号に変換し、アナログフィルタで処理する方式でもよい。
【００１７】
ＶＣＯ(電圧制御発振器)５は入力される信号に応じた周波数の信号を発振する発振器である。この発振器の出力が本ＰＬＬ回路の出力信号Outとなる。
【００１８】
次に図１の回路の動作の説明を行う。第１の位相アキュムレータ１の出力位相が第２の位相アキュムレータ２の出力位相より大きい(進んでいる)場合、位相比較器３は両位相の差分(正の値)の電圧を出力する。この正の出力値がループフィルタ４により平滑化され、ＶＣＯ５に入力され、ＶＣＯ５の発振周波数を上げる動作を行う。その結果、ＶＣＯ５の出力によって生成される第２の位相アキュムレータ２の出力位相が相対的に大きくなり、第１の位相アキュムレータ１の出力位相に近づく。このフィードバックの繰り返しにより、第１と第２の位相アキュムレータ１，２の出力がそろうように制御され、ＶＣＯ５の発振周波数が所望の値となる。基準信号Refの周波数をfref、ＶＣＯ５の周波数をfVCOとすると、両者の関係は、fref×Ａ＝fVCO×Ｂとなる。つまり、ＰＬＬ回路の出力周波数fVCOはfVCO＝(Ａ／Ｂ)×frefと表わされる。
【００１９】
ここで、位相比較器３が第１の位相アキュムレータ１の出力に同期して動作するように設定してあるとすると、位相比較は基準信号周波数frefで行われることになる。上述の特許文献１に示されるような、ＤＤＳ出力で位相比較器を動作させる場合、位相比較周波数はＤＤＳの出力周波数となるため、必ず基準信号周波数より低くなってしまう。
【００２０】
また非特許文献１に示されるような、位相アキュムレータの出力位相を発振器出力の分周信号でサンプリングして位相比較を行うような構成では、位相比較は発振器の分周信号の周波数で行われる。このためこの場合も、位相比較周波数は必ず基準信号周波数より低くなってしまう。
【００２１】
以上のように図１の構成では、従来の構成に比べて高い位相比較周波数でＰＬＬ回路を動作させることができ、ＰＬＬ回路の出力位相雑音、もしくは周波数の精度を上げることが可能となる。
【００２２】
実施の形態２．
図２はこの発明の実施の形態２によるＰＬＬ回路の構成の一例を示す図である。図において、上記実施の形態と同一もしくは相当部分は同一符号で示し説明を省略する(以下同様)。図２の構成では、実施の形態１における第１の位相アキュムレータ１の位相加算量を第１の加算量設定部６より設定し、各クロック毎に位相加算量を変えることができる。第１の加算量設定部６は例えば、ＲＡＭ(図示省略)内に１回目から始まる各クロック毎のそれぞれの位相加算量を記憶させておき、入力される基準信号Refのクロックに従って対応する記憶させておいた位相加算量(実施の形態１では値Ａ固定)を出力する。また、位相加算量をクロックの回数の関数として記憶させておき、該関数に従って位相加算量を出力するようにしてもよい。また、第２の位相アキュムレータ２の位相加算量も第１の加算量設定部６と同様な構成の第２の加算量設定部７より設定し、ＶＣＯ５から与えられるクロック毎に位相加算量を変えることができる。
【００２３】
この実施の形態では、例えば第１の位相アキュムレータ１の加算量をクロック毎にある値だけ増やすような設定にした場合、時間に従ってＰＬＬ出力周波数が上がるような信号を得ることができ、たとえばチャープ信号の発生が可能となる。また、あるデータに従ってアキュムレータの位相加算量を制御すると、ＰＬＬ回路出力信号として周波数変調信号が得られる。これは第２の加算量設定部７についても同様である。
【００２４】
実施の形態３．
図３はこの発明の実施の形態３によるＰＬＬ回路の構成の一例を示す図である。図３の構成では２入力位相アキュムレータ８は、２つの入力端子を有しており、一方の入力端子には基準信号Refのクロックが入力され、もう一方の入力端子にはＶＣＯ５の出力信号のクロックが入力される。２入力位相アキュムレータ８の動作は以下の通りである。
【００２５】
まず、基準信号Refからのクロックが入力されると、２入力位相アキュムレータ８の内部のレジスタ(図示省略)の累積値に所定の値Ａを加算する。ＶＣＯ５からのクロックが入力されると、上記内部レジスタの上記累積値から所定の値Ｂを減算する。２入力位相アキュムレータ８は、基準信号RefとＶＣＯ５の出力信号との位相差を示すその内部レジスタの累積値を位相差信号として出力し、ループフィルタ４を通り、ＶＣＯ５へ制御信号を伝達する。
【００２６】
基本的な動作は、実施の形態１における回路と同じで、基準信号Refをクロック源とした位相を示す累積値と、ＶＣＯ５をクロック源とした位相を示す累積値との差に応じた制御信号を生成し、ＶＣＯ５にフィードバックすることでＰＬＬ制御を行う。ＰＬＬの出力周波数fVCOも、実施の形態１と同じく、fVCO＝(Ａ／Ｂ)×frefと表わされる。
【００２７】
ただし、実施の形態１においては、第１の位相アキュムレータ１と第２の位相アキュムレータ２内のレジスタのビット数が限られているため、カウント数が大きくなるとレジスタがオーバーフローし、初期値に戻ってしまう。例えば、８ビットのレジスタを用い、クロック毎に１０を加算するような設定であったとすると、２４０→２５０→４→１４、という具合にレジスタの値は遷移する。つまり、ある周期以上の位相差は検出することができない。
【００２８】
通常のアナログＰＬＬ回路も同様の原理で動作している。つまり、たとえば３状態位相周波数比較器を用いる場合、基準信号Ref側とＶＣＯ５(発振器)側の信号の位相差が±２π以内の状態しか検出することができず、それ以上の位相差が存在すると、その位相差を２πで割った余りが位相であると認識される。
【００２９】
位相比較器がこのような動作をする場合、周波数が離れていても一時的に位相が一致する瞬間があるため、ＶＣＯの周波数を近づけようとする力が大きくなったり、小さくなったりし、周波数がロックするまでの時間が長くなる。このような現象を一般にサイクルスリッピングという。
【００３０】
実施の形態３に示す構成では、基準信号RefとＶＣＯ(発振器)の出力信号の２つの信号の周波数が離れていると、２入力位相アキュムレータ８は単調増加もしくは単調減少する。ここで、２入力位相アキュムレータ８内のレジスタは、上限値もしくは下限値に到達すると、それ以上は加算もしくは減算の動作をしないこととする。すなわち累積加減算は所定範囲内で行われる。このような構成では、サイクルスリップングを防止し、ＰＬＬ回路の収束時間を早めることが可能となる。
【００３１】
実施の形態４．
図４はこの発明の実施の形態４によるＰＬＬ回路の構成の一例を示す図である。図４の構成では、図３の２入力位相アキュムレータ８を、基準信号Ref側とＶＣＯ(発振器)信号側での位相加算量を、図２の実施の形態２のようにそれぞれ設定できるようにした２入力位相アキュムレータ９に置き換えた構成である。
【００３２】
この構成では、基準信号Refのクロックが入る毎に、上記と同様に例えばＲＡＭからなる加算量設定部６ａに格納している所定の値Ａを呼び出し、２入力位相アキュムレータ９へ基準信号Refと同時に入力する。２入力位相アキュムレータ９は基準信号Refをクロックとして、内部レジスタ(図示省略)に所定の値Ａ(位相加算量)を加算する。また、ＶＣＯ５の出力信号のクロックが入る毎に例えばＲＡＭからなる減算量設定部７ａに格納している所定の値Ｂを呼び出し、２入力位相アキュムレータ９へＶＣＯ５の出力信号と同時に入力する。２入力位相アキュムレータ９はＶＣＯ５の出力信号をクロックとして、上記内部レジスタから所定の値Ｂ(位相減算量)を減算する。
【００３３】
なお、図２の実施の形態２のように、位相加算量と位相減算量をそれぞれ各クロック毎に変化させるようにしてもよく、また、位相加算量、位相減算量をクロックの回数の関数として記憶させておき、該関数に従って位相加算量、位相減算量を出力するようにしてもよい。
【００３４】
この構成により、図３による実施の形態３と同じ原理でＶＣＯ５の出力信号の周波数を制御し、加算量設定部６ａおよび減算量設定部７ａの設定次第で、出力信号を任意の周波数変調信号とすることができる。
【００３５】
実施の形態５．
図５はこの発明の実施の形態５によるＰＬＬ回路の構成の一例を示す図である。図５の構成では、図３に示した実施の形態３の構成に対して、基準信号Refが入力した場合に２入力位相アキュムレータ１０に加算される値(位相加算量)を、基準信号Refのクロック毎に変化させる構成となっている。
【００３６】
カウンタ１１は、基準信号Refのクロック数をカウントしカウント値ＣＬ１を出力する。乗算器１２は、カウンタ１１の出力のカウント値ＣＬ１と所定の値Ｃとの乗算を行い、その結果を出力する。加算器１３は、乗算器１２の出力ＣＬ１×Ｃと、設定された所定の値Ｄとの加算を行い、ＣＬ１×Ｃ＋Ｄを出力する。２入力位相アキュムレータ１０は、基準信号Refをクロックとして加算器１３の出力値(ＣＬ１×Ｃ＋Ｄ)(Ｃ，Ｄは共に正の実数)を内部レジスタ(図示省略)の累積値に加算する。一方、ＶＣＯ５の出力信号が２入力位相アキュムレータ１０に入力された場合、設定された所定の値Ｂを内部レジスタから減算する。なお、カウンタ１１、乗算器１２、加算器１３が加算量演算部を構成する。
【００３７】
このような構成により、基準信号Refが入る毎に２入力位相アキュムレータ１０の加算される値(ＣＬ１×Ｃ＋Ｄ)は、時間とともに増加する。つまり、ＰＬＬ回路の出力信号は、時間とともに周波数が変化するようなチャープ信号となる。２入力位相アキュムレータ１０の極性を反転したり、値Ｃを正負逆にすることにより、チャープ信号の極性を変更することも可能である。
【００３８】
実施の形態６．
図６はこの発明の実施の形態６によるＰＬＬ回路の構成の一例を示す図である。図６の構成では、図５に示した実施の形態５の構成が、カウンタ１１、乗算器１２、加算器１３を基準信号Ref側に設けているのに対して、これらと同じ機能をカウンタ１５、乗算器１６、加算器１７として位相減算量側のＶＣＯ５と２入力位相アキュムレータ１４間に設ける構成となっている。動作原理は実施の形態５と同一であり、カウンタ１５はＶＣＯ５の出力信号のクロック数をカウントしカウント値ＣＬ２とし、２入力位相アキュムレータ１４は、ＶＣＯ５の出力信号をクロックとして加算器１７の出力値(ＣＬ２×Ｅ＋Ｆ)(Ｅ，Ｆは共に正の実数)を内部レジスタ(図示省略)の累積値から減算する。これにより、同一の効果が得られる。なお、カウンタ１５、乗算器１６、加算器１７が減算量演算部を構成する。
【００３９】
なお、図５と図６の構成を組み合せ、位相加算量に係る基準信号Ref側と位相減算量に係るＶＣＯ５側のそれぞれにカウンタ、乗算器、加算器を設けた構造としてもよい。
【００４０】
実施の形態７．
図７はこの発明の実施の形態７によるＰＬＬ回路の構成の一例を示す図である。図７の構成では、図３に示す実施の形態３の構成に対して、ＶＣＯ５と２入力位相アキュムレータ８の間に周波数分周器１８を設けたことを特徴としている。図３に示したような例では、ＶＣＯ５側の信号をクロックとして２入力位相アキュムレータ８を動作させるため、ＶＣＯ５の周波数が高い場合は、２入力位相アキュムレータ８の動作速度が追い付かず正常動作できないことがある。このため、ＶＣＯ５の出力に周波数分周器１８を設けることで、２入力位相アキュムレータ８の動作周波数を下げて、安定動作を実現することができる。
【００４１】
実施の形態８．
図８はこの発明の実施の形態８によるＰＬＬ回路の構成の一例を示す図である。図８の構成では、ＶＣＯ５と２入力位相アキュムレータ８の間に、図７の周波数分周器１８の代わりに、ミキサ１９と局発信号源２０を設けて、局発信号源２０の発生する信号とＶＣＯ５の出力信号をミキサ１９で合成することで、ＶＣＯ５の出力信号を周波数変換する。このような構成にすることで、図７と同じく、２入力位相アキュムレータ８の動作周波数を下げることができるため、安定動作が実現できる。また、周波数分周器１８を使う場合に比べて、周波数変化幅が大きくなるため、周波数制御の精度がよくなる。
【００４２】
なお、この発明は上記各実施の形態に限定されるものではなく、これらの実施の形態の可能な組み合わせを全て含むことは云うまでもない。
【符号の説明】
【００４３】
１ 第１の位相アキュムレータ、２ 第２の位相アキュムレータ、３ 位相比較器、４ ループフィルタ、５ ＶＣＯ(電圧制御発振器)、６ 第１の加算量設定部、６ａ 加算量設定部、７ 第２の加算量設定部、７ａ 減算量設定部、８，９，１０，１４ ２入力位相アキュムレータ、１１，１５ カウンタ、１２，１６ 乗算器、１３，１７ 加算器、１８ 周波数分周器、１９ ミキサ、２０ 局発信号源。
【特許請求の範囲】
【請求項１】
基準信号をクロックとして動作し所定範囲内でサイクリックに、クロックが入力する度に予め設定された値を累積加算した前記基準信号による位相データに相当する信号を出力する第１の位相アキュムレータと、
発振器の出力信号をクロックとして動作し所定範囲内でサイクリックに、クロックが入力する度に予め設定された値を累積加算した前記発振器の出力信号による位相データに相当する信号を出力する第２の位相アキュムレータと、
前記第１および第２の位相アキュムレータの出力信号を比較して差を求め前記基準信号と前記発振器の出力信号との位相差を示す出力信号を出力する位相比較器と、
前記位相比較器の出力信号に従って前記発振器への制御信号を生成する制御部と、
前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、
を備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記第１および第２の位相アキュムレータの少なくとも一方に、クロックが入力する度に累積加算される値を、クロックが入力される度に所望の値に設定する加算量設定部をさらに備えたことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
入力する基準信号と発振器の出力信号をそれぞれクロックとして動作し、所定範囲内で、前記基準信号が入力する度に予め設定された値を累積値に加算し、前記発振器からの出力信号が入力する度に予め設定された値を前記累積値から減算した、前記基準信号と前記発振器の出力信号との位相差を示す前記累積値の信号を出力する２入力位相アキュムレータと、
前記２入力位相アキュムレータの出力信号に従って発振器への制御信号を生成する制御部と、
前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、
を備えたことを特徴とするＰＬＬ回路。
【請求項４】
前記２入力位相アキュムレータにおける、前記基準信号によるクロックが入力する度に加算する値を、クロックが入力される度に所望の値に設定する加算量設定部、および前記発振器の出力信号によるクロックが入力する度に減算する値を、クロックが入力される度に所望の値に設定する減算量設定部の少なくとも一方を備えたことを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
前記２入力位相アキュムレータにおける、前記基準信号によるクロックが入力する度に加算する値を、前記基準信号によるクロックをカウントした値ＣＬ１に対してＣＬ１×Ｃ＋Ｄ(Ｃ，Ｄは共に正の実数)の演算を行った値に設定する加算量演算部、および前記発振器の出力信号によるクロックが入力する度に減算する値を、前記発振器の出力信号によるクロックをカウントした値ＣＬ２に対してＣＬ２×Ｅ＋Ｆ(Ｅ，Ｆは共に正の実数)の演算を行った値に設定する減算量演算部の少なくとも一方を備えたことを特徴とする請求項３に記載のＰＬＬ回路。
【請求項６】
前記２入力位相アキュムレータに入力される前記発振器の出力信号を分周する周波数分周器をさらに備えたことを特徴とする請求項３から５までのいずれか１項に記載のＰＬＬ回路。
【請求項７】
前記２入力位相アキュムレータに入力される前記発振器の出力信号の周波数変換を行うために、局発信号源と、前記局発信号源の発生する信号と前記発振器の出力信号を合成するミキサとをさらに備えたことを特徴とする請求項３から５までのいずれか１項に記載のＰＬＬ回路。
【請求項１】
基準信号をクロックとして動作し所定範囲内でサイクリックに、クロックが入力する度に予め設定された値を累積加算した前記基準信号による位相データに相当する信号を出力する第１の位相アキュムレータと、
発振器の出力信号をクロックとして動作し所定範囲内でサイクリックに、クロックが入力する度に予め設定された値を累積加算した前記発振器の出力信号による位相データに相当する信号を出力する第２の位相アキュムレータと、
前記第１および第２の位相アキュムレータの出力信号を比較して差を求め前記基準信号と前記発振器の出力信号との位相差を示す出力信号を出力する位相比較器と、
前記位相比較器の出力信号に従って前記発振器への制御信号を生成する制御部と、
前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、
を備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記第１および第２の位相アキュムレータの少なくとも一方に、クロックが入力する度に累積加算される値を、クロックが入力される度に所望の値に設定する加算量設定部をさらに備えたことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
入力する基準信号と発振器の出力信号をそれぞれクロックとして動作し、所定範囲内で、前記基準信号が入力する度に予め設定された値を累積値に加算し、前記発振器からの出力信号が入力する度に予め設定された値を前記累積値から減算した、前記基準信号と前記発振器の出力信号との位相差を示す前記累積値の信号を出力する２入力位相アキュムレータと、
前記２入力位相アキュムレータの出力信号に従って発振器への制御信号を生成する制御部と、
前記制御部からの制御信号に応じた周波数の信号を出力する前記発振器と、
を備えたことを特徴とするＰＬＬ回路。
【請求項４】
前記２入力位相アキュムレータにおける、前記基準信号によるクロックが入力する度に加算する値を、クロックが入力される度に所望の値に設定する加算量設定部、および前記発振器の出力信号によるクロックが入力する度に減算する値を、クロックが入力される度に所望の値に設定する減算量設定部の少なくとも一方を備えたことを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
前記２入力位相アキュムレータにおける、前記基準信号によるクロックが入力する度に加算する値を、前記基準信号によるクロックをカウントした値ＣＬ１に対してＣＬ１×Ｃ＋Ｄ(Ｃ，Ｄは共に正の実数)の演算を行った値に設定する加算量演算部、および前記発振器の出力信号によるクロックが入力する度に減算する値を、前記発振器の出力信号によるクロックをカウントした値ＣＬ２に対してＣＬ２×Ｅ＋Ｆ(Ｅ，Ｆは共に正の実数)の演算を行った値に設定する減算量演算部の少なくとも一方を備えたことを特徴とする請求項３に記載のＰＬＬ回路。
【請求項６】
前記２入力位相アキュムレータに入力される前記発振器の出力信号を分周する周波数分周器をさらに備えたことを特徴とする請求項３から５までのいずれか１項に記載のＰＬＬ回路。
【請求項７】
前記２入力位相アキュムレータに入力される前記発振器の出力信号の周波数変換を行うために、局発信号源と、前記局発信号源の発生する信号と前記発振器の出力信号を合成するミキサとをさらに備えたことを特徴とする請求項３から５までのいずれか１項に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−３００７１（Ｐ２０１１−３００７１Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７５３７１（Ｐ２００９−１７５３７１）
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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