異なるサンプルレートで動作する部分を有するデジタル位相同期ループ
デジタル位相同期ループ(DPLL)は、DCO出力信号及び基準クロックを受信し及びデジタル値の第1のストリームを出力する時間−デジタル変換器(TDC)を含む。TDCを高レートでクロックすることによって量子化雑音が低減される。ダウンサンプリング回路は、第1のストリームを第2のストリームに変換する。第2のストリームは、DPLLの制御部が電力消費量を低減させるためにより低いレートで切り替わることができるようにDPLLの位相検出加算器に供給される。従って、DPLLは、マルチレートDPLLと呼ばれる。制御部によって出力されたデジタルチューニングワードの第3のストリームは、DCOをより高いレートでクロックし、それによってデジタルイメージを低減させることができるようにDCOに供給される前にアップサンプリングされる。受信機用途においては、アップサンプリングは行われず、DCOはより低いレートでクロックされ、それによって電力消費量をさらに低減させる。
【発明の詳細な説明】
【技術分野】
【0001】
開示される実施形態は、デジタル位相同期ループ(DPLL)に関するものである。
【背景技術】
【0002】
図1(先行技術)は、無線送信機内で局部発信器(LO)信号を生成する際に用いられる1つのタイプの局部発信器1のブロック図である。LOは、例えば、ベースバンド信号がのちの送信のために周波数アップコンバージョンされるように送信機の送信チェーン内のミキサに供給することができる。局部発信器1は、プログラマブル分周器3によって後続されるデジタル位相同期ループ(Digital Phase−Locked Loop)(DPLL)2を含む。DPLL2は、PLL出力をPLLループ帯域幅よりも高速で変調することができるように2点変調を実装する。着信した変調信号M(t)は、低域通過変調経路及び高域通過変調経路の両方に提供される。M(t)は、例えば、12ビットのデータ値のストリームであることができる。低域通過変調経路では、デジタル加算器4は、変調信号M(t)を相対的に静的なチャネル周波数コマンド語(frequency command word)(FCW)とともに受信する。FCWは、例えば、20ビットのデジタル値であることができる。FCWは、送信のために用いられるチャネルの中心周波数を設定し、M(t)は、通信される情報を表す。M(t)とFCWの合計は、基準位相アキュムレータ5に供給される。アキュムレータ5が周波数fclkのクロック信号の各立ち上がりエッジで増分する値は、加算器4によって出力された多ビット値である。基準位相アキュムレータ5によって行われる累算は、基本的に周波数を位相に変換する。高域通過変調経路では、スケーリングユニット6は、変調信号M(t)を受信してスケーリング係数Kを用いてスケーリングし、第2の変調信号F(t)を提供する。デジタル制御発信器(DCO)7は、デジタルチューニング制御ワード(digital tuning control word)のストリームS(t)を受信する。DCO7は、デジタルチューニングワードによって周波数が決定される信号DCO_OUTを出力する。DCO7が受信することができる各々の異なるデジタルチューニングワード値に関して、DCO_OUT信号は、16の異なる離散周波数のうちの異なる1つを有する。DCO7は、例えば、DCOがDCO_OUTの周波数をfdcoに関して同期的に変化させるように周波数fdcoの基準クロック信号を受信することができる。DCO_OUTが有するように制御することができる周波数は、例えば、4ギガヘルツの周囲の帯域内で変化することができる。時間−デジタル変換器(TDC)8は、DCO_OUT信号及び基準クロック信号REFを受信し、その値が2つの信号間の位相差に比例する多ビットデジタル信号X(t)を出力する。TDC8は、ftdc信号の各周期に1つの該X(t)値を出力する。第2の加算器9は、帰還位相信号値X(t)を変調位相信号値P(t)から減じ、それによって位相誤差信号値E(t)を生成する。ループフィルタ10は、位相誤差信号をフィルタリングする。第3の加算器11は、フィルタリングされた位相誤差信号及び第2の変調信号F(t)を加算する。第3の加算器11の出力は、DCO7に供給されたデジタルチューニングワードのストリームS(t)である。プログラマブル分周器3は、局部発信器信号LOを出力するために、動作帯域に依存して2又は4でDCO_OUT信号を分周する。
【0003】
図1のDPLLは、セルラー電話送信機の用途において優れた働きをすることができるが、信号DCO_OUTの周波数は、離散時間(discrete time)において変化する。これらの離散時間は、概して時間的に等しい間隔である。これは、“デジタルイメージ”(digitalimage)と呼ばれるものを導入する。これらのデジタルイメージは、希望されるLO主周波数でない局部発信器出力信号LOのスペクトル成分である。周波数fdcoが増大するのに従い、デジタルイメージは、LO主周波数から周波数の点で遠ざかり、デジタルイメージは、電力が低下する。従って、周波数fdcoを増大させることは、デジタルイメージ雑音問題を軽減する。ほとんどのセルラー電話プロトコルに関して、セルラー電話が送信中であることになるチャネルの外に許容される最大雑音を設定する仕様が存在する。従って、周波数fdcoは、許容される位相雑音の量に関する仕様を満たす上で十分に高く維持される。デジタルイメージをLO信号内に導入することに加えて、DPLL2は、量子化雑音をLO信号内に導入する可能性がある。DPLL2が動作するのに従い、TDC8は、DCO_OUT信号のエッジとREF信号の対応するエッジとの間の位相差を量子化し、この量子化は、量子化雑音を発生させる。過度に多い量子化雑音が存在する場合は、LO信号のスペクトル純度が許容不能なレベルで損なわれる。従って、TDC8は、高レートftdcで概してクロックされる。レートftdcは、例えば、DCO7がクロックされるのと同じレートfdcoであることができる。残念なことに、これらの高レートでDPLL2を動作させることは、DPLLに望ましくない大きさの電力量を消費させる可能性がある。
【発明の概要】
【0004】
2点変調されたデジタル位相同期ループ(DPLL)は、時間−デジタル変換器(TDC)と、ダウンサンプリング回路と、デジタル制御発信器(DCO)と、アップサンプリング回路と、制御回路の残りの部分(amount)と、を含む。TDCは、DCOからDCO出力信号を受信し、デジタル値の第1のストリームを生成する。第1のストリームのデジタル値は、第1の周波数でTDCから出力される。この第1の周波数は、“第1のサンプルレート”と呼ばれる。ダウンサンプリング回路は、第1のストリームを受信し、デジタル値の第2のストリームを出力する。第2のストリームのデジタル値は、第2のより低い周波数でダウンサンプリング回路から出力される。この第2の周波数は、“第2のサンプルレート”と呼ばれる。
【0005】
第2のストリームは、DPLL制御回路の残りの部分の位相検出加算器に供給される。制御回路の残りの部分は、第2のサンプルレートでクロックされて切り替わる。制御回路の残りの部分は、デジタルチューニングワードの第3のストリームを出力する。第3のストリームのデジタルチューニングワードも第2のサンプルレートで出力される。第2のより低い周波数での制御回路のこの部分の動作は、DPLLの電力消費量を低減させる。
【0006】
アップサンプリング回路は、第3のストリームを受信し、デジタルチューニングワードの第4のストリームをより高い第1のサンプルレートでDCOに供給する。より高い第1のサンプルレートでデジタルチューニングワードの第4のストリームを受信することに応答して、DCOは、第1のサンプルレートでDCO出力信号の周波数を変化させる。より高い第1のサンプルレートでDCOを動作させることは、DPLL出力信号内のデジタルイメージを許容可能なレベルまで低減させるのを可能にする。
【0007】
アップサンプリング回路及びダウンサンプリング回路に起因して、DPLLの異なる部分は異なるサンプルレートで動作される。従って、DPLLは、“マルチレートDPLL”と呼ばれる。DCOは、デジタルイメージを低減させるためにより高いサンプルレート(第1の周波数)で動作される。TDCは、量子化雑音を低減させるためにより高いサンプルレートで動作される。(DCO、TDC、ダウンサンプリング回路、及びアップサンプリング回路以外の)制御回路の残りの部分は、DPLL全体がDCO及びTDCのより高いサンプルレートで動作される従来の設計のDPLLと比較してDPLL電力消費量を低減させるためにより低いサンプルレート(第2の周波数)で動作される。
【0008】
1つの典型的な送信機用途においては、変調信号及びチャネル周波数コマンド語が制御回路の部分に供給される。DCOは、デジタルイメージを低減させるためにより高いサンプルレートで動作される。TDCは、量子化雑音を低減させるためにより高いサンプルレートで動作される。他方、1つの典型的な受信機用途においては、デジタルイメージは問題性がより小さい。受信機用途においては、DPLLではアップサンプリング回路は提供されず、DCOは、より低いサンプルレートで動作され、それによって電力消費量をさらに低減させる。従って、マルチレートDPLLが用いられる用途に依存して、DOCのサンプルレートは、TDCのサンプルレートよりも高くする、等しくする、又は低くすることができる。
【0009】
上記は概要であり、従って、必要上、詳細の簡略化、一般化及び省略を含む。従って、当業者は、該概要は例示であるにすぎずいずれの形であるかにかかわらず制限する意図はないことを理解するであろう。請求項のみによって定義された、ここにおいて説明されるデバイス及び/又はプロセスのその他の態様、発明の特徴、及び利点は、ここにおいて示される制限しない詳細な発明を実施するための形態において明確になるであろう。
【図面の簡単な説明】
【0010】
【図1】図1(先行技術)は、局部発信器内の従来の2点変調されたデジタル位相同期ループ(DPLL)の図である。
【図2】図2は、1つの新規の態様によるマルチレートDPLLを採用するモバイル通信デバイス100の簡略化された図である。
【図3】図3は、図2のRFトランシーバ集積回路102のより詳細な図である。
【図4】図4は、1つの新規の態様によるマルチレートの2点変調されたデジタル位相同期ループ(DPLL)119の図である。
【図5】図5は、図4のマルチレートDPLL119の様々な部分を識別する図である。
【図6】図6は、図4のマルチレートDPLL119のアップサンプリング回路136及び137の一例の動作を示した図である。
【図7】図7は、図4のマルチレートDPLL119のアップサンプリング回路136及び137によって行われるアップサンプリング動作を行うために使用可能な方程式を示した図である。
【図8】図8は、図4のマルチレートDPLL119のダウンサンプリング回路130及び131の一例の動作を示した図である。
【図9】図9は、図4のマルチレートDPLL119のダウンサンプリング回路130及び131によって行われるダウンサンプリング動作を行うために使用可能な方程式を示した図である。
【図10】図10は、図4のマルチレートDPLL119のD(z)フィルタブロック132のための方程式を示した図である。
【図11】図11は、マルチレート技法を採用することがDPLLループの安定性に対してどのような影響を及ぼすかを示したチャートである。
【図12】図12は、従来のDPLLの位相誤差性能を図4のマルチレートDPLL119の位相誤差性能と比較する表である。
【図13】図13は、1つの新規の態様による方法のフローチャートである。
【詳細な説明】
【0011】
図2は、セルラー電話、等のモバイル通信デバイス100の非常に簡略化された高位ブロック図である。デバイス100は、(例示されていない部品を含めてとりわけ)セルラー電話通信を受信及び送信するために使用可能なアンテナ101と、RFトランシーバ集積回路102と、デジタルベースバンド集積回路103と、を含む。
【0012】
図3は、図1のRFトランシーバ集積回路102のより詳細な図である。セルラー電話の動作に関する1つの非常に簡略化された説明において、セルラー電話がセルラー電話での会話の一部として音声情報を受信するために使用中である場合は、着信した送信104は、アンテナ101で受信される。信号は、デュプレクサ105及びマッチングネットワーク106を通り、受信チェーン108の低雑音増幅器(LNA)107によって増幅される。ミキサ109によって周波数ダウンコンバージョンされた後及びベースバンドフィルタ110によってフィルタリングされた後は、情報は、アナログ−デジタル変換及びデジタル領域でのさらなる処理のためにデジタルベースバンド集積回路103に通信される。受信チェーンがどのようにダウンコンバージョンするかは、局部発信器111によって生成された局部発信器信号LO1の周波数を変化させることによって制御される。他方、セルラー電話100がセルラー電話での会話の一部として音声情報を送信するために使用中である場合は、送信される音声情報は、デジタルベースバンド集積回路103内でアナログ形式に変換される。アナログ情報は、RFトランシーバ集積回路102の送信チェーン113のベースバンドフィルタ112に供給される。フィルタリング後は、信号は、ミキサ114によって周波数アップコンバージョンされる。アップコンバージョンプロセスは、局部発信器115によって生成された局部発信器信号LO2の周波数を制御することによってチューニング(tuning)及び制御される。その結果得られたアップコンバージョンされた信号は、ドライバ増幅器116及び外部電力増幅器117によって増幅される。増幅された信号は、発信される送信118としての送信のためにアンテナ101に供給される。受信チェーン及び送信チェーンの局部発信器111及び115は、シリアルバス150によってデジタルベースバンド集積回路103から受信された制御情報によって制御される。
【0013】
図4は、図3のRFトランシーバ集積回路102内の送信チェーン113の局部発信器115のより詳細な図である。局部発信器115は、入力導体(input conductor)153で変調されるべき情報M(t)を受信する。この例のM(t)は、通信される情報を表す12ビットのデジタル値のストリームである。局部発信器115は、数多くの異なる周波数帯域又はチャネルのうちのいずれの1つにおいて変調が生じるかを決定するチャネル周波数コマンド語(FCW)も受信する。この例のFCWは、入力導体154で受信された20ビットのデジタル値である。局部発信器115は、局部発信器信号LO2を生成するためにこの入力情報を用いる。信号LO2は、導体155上に出力される単ビットのデジタル信号である。
【0014】
図4に例示されるように、局部発信器115は、プログラマブル分周器120によって後続されるデジタル位相同期ループ(DPLL)119を含む。DPLL119は、DPLL119の位相制御ループをループ帯域幅よりも高速で変調することができるように2点変調を実装する。着信した変調信号M(t)は、低域通過変調経路及び高域通過変調経路の両方に提供される。低域通過変調経路では、デジタル加算器120は、導体154での相対的に静的なチャネル周波数コマンド語(FCW)とともに導体153で変調信号M(t)を受信する。M(t)及びFCWの合計は、20ビット値のストリームである。このストリームは、基準位相アキュムレータ121に供給される。アキュムレータ121が周波数fclkのアキュムレータクロック信号122の各立ち上がりエッジで増分する値は、加算器120によって出力された多ビット値である。基準位相アキュムレータ121によって行われる累算は、基本的に周波数を位相に変換する。高域通過変調経路では、スケーリングユニット123は、変調信号M(t)を受信してスケーリング係数Kを用いてスケーリングし、第2の変調信号F(t)を出力する。この例では、F(t)は、20ビット値のストリームである。デジタル制御発信器(DCO)124は、デジタルチューニング制御ワードのストリームS2(t)を受信する。この例では、S2(t)は、4ビットのデジタルチューニングワードのストリームである。各々の異なるデジタルチューニングワード値に関して、DCO124は、16の対応する異なる離散周波数のうちの対応する1つを有するためにDCO_OUT信号125を出力する。DCO124は、周波数fdcoのDCOクロック信号126に関して同期的にDCO_OUTの周波数を変化させる。DCO_OUTが有するように制御することができる16の周波数は、非常に接近した間隔であり及び約4ギガヘルツである。一例においては、DCO124は、VCOによって後続されるデジタル−アナログ変換器(DAC)を含み、VCOのアナログ出力は、クリッピングされた(clipped)信号である。
【0015】
時間−デジタル変換器(TDC)127は、DCO_OUT信号125及び基準クロック信号REF128を受信し、多ビットデジタル信号X1(t)を出力する。DCO_OUTの各エッジ及びREF信号128の各々の対応するエッジに関して、TDC127は、4ビットのデジタル値X1(t)を出力する。4ビットのデジタル値X1(t)は、信号エッジ間の位相差に比例する。TDC127は、周波数ftdcのTDCクロック信号129の各周期に1つの該X1(t)値を出力する。X1(t)の値が生成されるレートは、ここでは“サンプルレート”と呼ばれる。この例では、REF信号128は、水晶発振器によって生成され、19.2MHzの周波数を有する。
【0016】
ダウンサンプリング推定器回路130及び131は、X1(t)信号を受信し、より低いサンプルレートを有する出力位相信号X2(t)を生成するために以下においてさらに詳細に説明されるように4倍分だけサンプルレートを低減させる。この例では、ダウンサンプリング推定器回路130及び131は、4ビットのデジタル値を生成する。これらの4ビット値の各々は、20ビット値の4つの最上位ビットにされる。各X2(t)値の最下位の16ビットは、ゼロである。従って、X2(t)値のストリームは、20ビットのデジタル値のストリームである。
【0017】
基準位相アキュムレータ121によって出力された20ビットのデジタル値のストリームP1(t)は、変調信号位相信号P2(t)を生成するためにデジタルフィルタブロックD(z)132によってフィルタリングされる。この例では、D(z)は、単純に、周波数fclkのアキュムレータクロック信号122の4クロックサイクルの遅延である。D(z)は、20ビット値を受信し、その20ビット値を20ビットP2(t)値として4クロックサイクル後に出力する。
【0018】
位相検出加算器133は、各々の20ビットの出力位相信号X2(t)値を各々の対応する20ビットの位相信号P2(t)から減じ、それによって20ビットの位相誤差信号値E(t)を生成する。ループフィルタ134は、位相誤差信号をフィルタリングする。第3の加算器135は、フィルタリングされた位相誤差信号及び第2の変調信号F(t)を加算する。第3の加算器135の出力は、20ビットのデジタルチューニングワードのストリームS1(t)である。各々のX2(t)値に関して1つのS1(t)値が存在する。S1(t)信号のサンプルレートは、DCO124のための4ビットのデジタルチューニングワードのストリームS2(t)を生成するために以下においてさらに詳細に説明されるようにアップサンプリング補間器回路136及び137によって4倍分だけ増大される。この例では、各々の着信したS1(t)値に関して4つのS2(t)値が存在する。S2(t)のサンプルレートは、S1(t)のサンプルレートの4倍である。プログラブル分周器120は、導体155で局部発信器信号LO2を出力するために、動作帯域に依存して、2又は4でDCO_OUT信号125を分周する。
【0019】
図5は、DPLL119の様々な機能部を識別する図である。加算器120、アキュムレータ121及びデジタルフィルタ132は、まとめて変調信号位相回路144と呼ばれる。変調信号位相回路144は、変調信号M(t)及びチャネル周波数コマンド語(FCW)を受信し、変調信号位相信号P2(t)を位相検出加算器133に出力する。TDC127及びダウンサンプリング回路130及び131は、まとめて帰還位相回路145と呼ばれる。帰還位相回路145は、DCO出力信号125及び基準信号REF128を受信し、帰還位相信号X2(t)を位相検出加算器133に出力する。ダウンサンプリング推定器回路130及び131は、TDC127から出力されたX1(t)信号のサンプルレートを4倍分だけ低減させ、アップサンプリング補間器回路136及び137は、S1(t)信号のサンプルレートを4倍分だけ増大させ、従って、制御回路の残りの部分138は、DCO124及びTDC127がクロックされるレートよりも実質的に低いレートで切り替わる(switch)ことができる。この例では、DCO124は、DCOクロック信号126によって19.2MHzでクロックされ、TDC127は、TDCクロック信号129によって同じく19.2MHzでクロックされ、他方、制御回路138は、それよりもはるかに低い4.8MHzで切り替わる。位相アキュムレータ121は、4.8MHzアキュムレータクロック信号122によってクロックされることに注目すること。ここで説明されるマルチレート方式により制御回路138が動作しているサンプルレートを(従来のような)19.2MHzから4.8MHzに低減させることは、DPLL電力消費量を低減させる働きをする。しかしながら、デジタルイメージの大きさを小さくするために及び量子化雑音を低減させるためにDCO124及びTDC127はより高い19.2MHzのレートでクロックされる。
【0020】
図6は、アップサンプリング回路136及び137の一例の動作を例示する図である。アップサンプリング回路136及び137は、より低いサンプルレートの信号S1(t)を受信し、より高いサンプルレートの信号S2(t)を出力する。各々の着信したS1(t)値は、4ビット値(加算器135の出力の4つの最上位ビット)である。従って、着信したS1(t)値は、図6のグラフの縦軸上で示される24の値のうちの1つを有することができる。示される例では、y0値及びy4値は、2つの連続して受信されたS1(t)4ビット値である。4つのS2(t)値y’0、y’2、y’3及びy’4は、着信した値y0とy4との間で直線139を補間することによって生成される。L(z)内の“L”は、ラグランジュ(Langrangian)補間を意味する。線139に関する決定された方程式は、2つの連続する入力S1(t)値に関する2つのx時間の間のその他のx時間に関して線上で追加のy値を生成するために使用可能である。S2(t)のための4つのy値が生成された後は、プロセスは、y4及び次に後続するS1(t)値を入力値として用いて繰り返される。
【0021】
図7は、4つのS2(t)値を生成するために使用可能なFIRフィルタ関数(filter function)を示す。これらのFIRフィルタ関数は、アップサンプリング回路136及び137内のハードウェアに実装される。上向きの矢印記号のブロック136及びL(z)記号のブロック137は、実行される関数の概略的な表現であるにすぎない。実際には、図7の方程式形で示された演算を行う組み合わせ論理の1つのハードウェア回路が存在する。
【0022】
図8は、より高いサンプルレートの信号X1(t)を受信してより低いサンプルレートの信号X2(t)を出力するダウンサンプリング回路130及び131の動作を例示する図である。4つの着信したX1(t)値の各々は、4ビット値である。従って、着信したX1(t)は、図8のグラフの縦軸上に示される24の値のうちの1つを有することができる。示される例では、値y0、y1、y2及びy3は、4つの連続するX1(t)値である。これらの4つの値から、最小二乗推定法を用いてX2(t)の1つの4ビット出力値y’3が生成される。最小二乗法は、4つの着信した点間を通る線140が関係するものとしてビジュアル化することができる。それのx時間における各々の入力されたy値とその同じx時間における線140上のy値との間には差が存在する。線上のy値と入力されたy値との間のこの差が二乗される。4つの二乗された差の和が最小化される。この最小二乗関係が真である線140に関する方程式は、4つの着信した値y0、y1、y2及びy3から1つのX2(t)出力値y’3を生成するために使用可能である。
【0023】
図9は、4つの着信したX1(t)値からX2(t)値を生成するために使用可能な線形回帰関数を示す。この関数は、ダウンサンプリング回路130及び131内のハードウェアに実装される。H(z)記号のブロック130及び下向き矢印記号のブロック131は、実行される関数の概略的な表現であるにすぎない。実際には、図9の方程式形で示された演算を行う組み合わせ論理の1つのハードウェア回路が存在する。
【0024】
図10は、この例におけるブロック132のD(z)関数を示す。関数D(z)は、各々の連続するP1(t)値を4クロックサイクルだけ遅延させる。D(z)は、例えば、一組の4ビットシフトレジスタとして実装することができ、各シフトレジスタは、P2(t)の対応するビットを生成するためにP1(t)値の各々のビットを遅延させる。
【0025】
図11は、上記のマルチレート技法を採用することがDPLL119の帰還ループのループ安定性に対してどのような影響を与えるかを例示するチャートである。DPLL119、等の閉ループシステムの安定性は、それの位相余裕(margin)及び/又はそれの利得余裕によって特徴を表すことができる。ループの位相余裕が低すぎる場合は、ループは、外乱(disturbance)を拒否できないことがあり、発振の影響を受けやすい。より大きい位相余裕は、ループがより安定していることを示す。図11は、DPLL位相余裕が増大する遅延に伴ってどのように劣化するかを示す。ここでの遅延は、L(z)アップサンプリング/補間演算及びH(z)ダウンサンプリング/推定演算によって導入された遅延である。概して、推定及び補間演算がより複雑及び正確であるほど、そこでの遅延も大きくなる。(図6乃至9と関係させて上記されるような)線形の推定及び補間は、1の相対的に小さい遅延を伴うが、2の遅延を伴うことになる二次(quadratic)推定及び補間よりも概して正確でない。線141は、推定及び補間を伴わない従来のDPLLにおけるような遅延は表さない。線142は、1の遅延を表す。1の遅延は、線形推定及び線形補間、例えば、図5乃至9のマルチレートDPLL実施形態で採用される線形推定及び線形補間、の使用に対応する。線143は、2の遅延を表す。2の遅延は、より正確であるが計算集約的な二次推定及び二次補間の使用に対応する。図11の横軸のfb/fsは、DPLLループ帯域幅とサンプルレートの比である。サンプルレートが増大するのに従い、fb/fs量が低減し、図11の該当する線上の演算点が左に移動する。従って、より大きいサンプルレートは、位相余裕の増大及びより良いループ安定性に対応する。ここで説明されるマルチレートDPLL技法を採用する際には、(回路138の)ループ帯域幅、遅延、及びサンプルレートは、DPLL用途のための許容可能な位相余裕を維持しつつサンプルレートが可能な限り低減されるような形で選択される。DPLLループ帯域幅は、概して約40KHzに設定され、制御回路138がクロックされるレート(fclk)は、この40KHz周波数の少なくとも約10倍である。回路138のサンプルレートをこの相対的な低周波数に低減させることは、上で説明されるように電力消費量を低減させる。
【0026】
図12は、従来のDPLLの位相誤差性能をマルチレートDPLL119の位相誤差性能と比較する表である。表の左列は、DCO及びTDCのサンプルレートと比較した場合の制御回路138のサンプルレートを示す。表の上の行によって示されるように、従来のDPLLは、0.16度の位相RMS誤差を有する。表の第2の行によって示されるように、DCO及びTDCがクロックされるレートの1/4のレートで制御回路138をクロックするマルチレートDPLL119は、0.10度の位相RMS誤差を有する。fclkが周波数fcdoの1/4でクロックされる上記のDPLL119の例は、教授を目的としてここに示された例であるにすぎない。実際の実装は、典型的にはマルチレート手法の節電をより多く利用することになる。周波数fclkは、例えば、19.2MHzのfcdo及びftdc周波数の1/16である1.2MHzであることができる。この1/16のアップサンプリング及びダウンサンプリング例に関する位相誤差値が図12の最下行に示される。
【0027】
上述されるマルチレートDPLLの実施形態は、送信機の局部発信器での使用を含むが、ここで説明されるマルチレートDPLL技法は、受信機の局部発信器でも採用可能である。一例においては、図4及び5のDPLL119は、図3のRFトランシーバ集積回路102の受信チェーン108のミキサ109に局部発信器信号LO1を供給する局部発信器111の一部である。受信状況においては、変調信号M(t)は存在せず、スケーリング係数Kはゼロであり、アップサンプリング回路136及び137は提供されない。変調信号M(t)が存在しないため、デジタルイメージの生成は、送信機状況におけるよりも問題性は非常に低い。従って、DCO124は、電力消費量を低減させるために回路138のより低いレートでクロックすることができる。TDC127は、量子化雑音を低く維持するためにより高いレートでクロックされる。
【0028】
図13は、1つの新規の態様による方法200のフローチャートである。TDCは、DCO出力信号をデジタル値の第1のストリームに変換するために用いられる(ステップ201)。第1のストリームのデジタル値は、第1の周波数でTDCから出力される。一例においては、DCO出力信号は、図4の信号125であり、第1のストリームは、図4のストリームX(t)である。
【0029】
次に(ステップ202)、ダウンサンプリング回路は、TDCから出力されたデジタル値の第1のストリームをデジタル値の第2のストリームに変換し、デジタル値の第2のストリームは、第1の周波数よりも実質的に小さい第2の周波数でダウンサンプリング回路から出力される。一例においては、第2のストリームは、図4のストリームX2(t)であり、ダウンサンプリング回路は、図4の回路130及び131である。
【0030】
次に(ステップ203)、デジタル値の第2のストリームは、DCO、TDC、ダウンサンプリング回路、及び位相検出加算器がDPLLの一部として共同で機能するようにDPLLの位相検出加算器に供給される。一例においては、位相検出加算器は、図4の位相検出加算器133であり、DPLLは、図4のDPLL119である。
【0031】
送信機用途においては、方法200は、アップサンプリング回路136と137とを含む。DCO124は、デジタルイメージを低減させるためにより高い第1の周波数でクロックされる。受信機用途においては、方法200は、変調信号M(t)を含まず、ゼロのスケーリング係数Kであり、アップサンプリング回路を含む必要がない。デジタルイメージは、概して受信機用途においては問題性がより低いため、DCO124は、電力消費量をさらに低減させるためにより低い第2の周波数でクロックすることができる。
【0032】
1つまたは複数の実施形態において、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらのあらゆる組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、コンピュータによって読み取り可能な媒体に1つまたは複数の命令又は符号として格納すること又は1つまたは複数の命令又は符号として送信することができる。コンピュータによって読み取り可能な媒体は、コンピュータ記憶媒体と、1つの場所から他へのコンピュータプログラムの転送を容易にするあらゆる媒体を含む通信媒体と、の両方を含む。記憶媒体は、汎用又は専用のコンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び制限することなしに、該コンピュータによって読み取り可能な媒体は、RAM、ROM、EEPROM、CD−ROM又はその他の光学ディスク記憶装置、磁気ディスク記憶装置又はその他の磁気記憶装置、又は命令又はデータ構造の形態で希望されるプログラムコード手段を搬送又は格納するために用いることができ及び汎用又は専用のコンピュータ、又は汎用又は専用のプロセッサによってアクセス可能なあらゆるその他の媒体、を備えることができる。さらに、いずれの接続も、コンピュータによって読み取り可能な媒体であると適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線、デジタル加入者ライン(DSL)、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、DSL、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、媒体の定義の中に含まれる。ここにおいて用いられるときのディスク(disk及びdisc)は、コンパクトディスク(CD)(disc)と、レーザディスク(disc)と、光ディスク(disc)と、デジタルバーサタイルディスク(DVD)(disc)と、フロッピー(登録商標)ディスク(disk)と、ブルーレイディスク(disc)と、を含み、ここで、diskは通常は磁気的にデータを複製し、discは、レーザを用いて光学的にデータを複製する。上記の組合せも、コンピュータによって読み取り可能な媒体の適用範囲に含められるべきである。
【0033】
1つの例示的な事例においては、一組のプロセッサによって実行可能な命令146が、図2のデジタルベースバンド集積回路103内のメモリ(プロセッサによって読み取り可能な媒体)147に格納される。プロセッサ148は、バスを通じてメモリ147にアクセスし及び命令146を実行し、それによってRFトランシーバ集積回路102の局部発信器115内のDPLL119をコンフィギュレーション(configure)及び制御及びモニタリングすることを集積回路103に行わせる。一例においては、命令の実行は、プロセッサ148から、バスを介して、シリアルバスインタフェース149、シリアルバス150、シリアルバスインタフェース151、及び制御導体152を通じて、DPLL119に制御パラメータを送信させる。これらのパラメータは、デジタルフィルタH(z)の係数を設定し、デジタルフィルタL(z)の係数を設定し、周波数fdcoを設定し、周波数ftdcを設定し、デジタルフィルタD(z)の係数を設定し、周波数fclkの周波数を設定し、スケーリング係数Kのセット(set of scaling factor K)、周波数コマンド語(FWC)を設定し、及びBAND設定を設定する。DPLL119は、このようにしてソフトウェアを介して完全にコンフィギュラブル(configurable)(構成及び設定を変更可能)であり、シリアルバス150を通じて制御される。同じ仕組みで、プロセッサ148は、局部発信器111内のマルチレートDPLLをコンフィギュレーション、制御及びモニタリングする。
【0034】
幾つかの特定の実施形態は、教授を目的として上述されるが、この特許明細書の教示は、一般的な適用性を有しており、上述される特定の実施形態には限定されない。従って、以下に示される請求項の適用範囲を逸脱することなしに、説明される特定の実施形態の様々な特徴の様々な変更、改編、及び組み合わせを実践することが可能である。
【技術分野】
【0001】
開示される実施形態は、デジタル位相同期ループ(DPLL)に関するものである。
【背景技術】
【0002】
図1(先行技術)は、無線送信機内で局部発信器(LO)信号を生成する際に用いられる1つのタイプの局部発信器1のブロック図である。LOは、例えば、ベースバンド信号がのちの送信のために周波数アップコンバージョンされるように送信機の送信チェーン内のミキサに供給することができる。局部発信器1は、プログラマブル分周器3によって後続されるデジタル位相同期ループ(Digital Phase−Locked Loop)(DPLL)2を含む。DPLL2は、PLL出力をPLLループ帯域幅よりも高速で変調することができるように2点変調を実装する。着信した変調信号M(t)は、低域通過変調経路及び高域通過変調経路の両方に提供される。M(t)は、例えば、12ビットのデータ値のストリームであることができる。低域通過変調経路では、デジタル加算器4は、変調信号M(t)を相対的に静的なチャネル周波数コマンド語(frequency command word)(FCW)とともに受信する。FCWは、例えば、20ビットのデジタル値であることができる。FCWは、送信のために用いられるチャネルの中心周波数を設定し、M(t)は、通信される情報を表す。M(t)とFCWの合計は、基準位相アキュムレータ5に供給される。アキュムレータ5が周波数fclkのクロック信号の各立ち上がりエッジで増分する値は、加算器4によって出力された多ビット値である。基準位相アキュムレータ5によって行われる累算は、基本的に周波数を位相に変換する。高域通過変調経路では、スケーリングユニット6は、変調信号M(t)を受信してスケーリング係数Kを用いてスケーリングし、第2の変調信号F(t)を提供する。デジタル制御発信器(DCO)7は、デジタルチューニング制御ワード(digital tuning control word)のストリームS(t)を受信する。DCO7は、デジタルチューニングワードによって周波数が決定される信号DCO_OUTを出力する。DCO7が受信することができる各々の異なるデジタルチューニングワード値に関して、DCO_OUT信号は、16の異なる離散周波数のうちの異なる1つを有する。DCO7は、例えば、DCOがDCO_OUTの周波数をfdcoに関して同期的に変化させるように周波数fdcoの基準クロック信号を受信することができる。DCO_OUTが有するように制御することができる周波数は、例えば、4ギガヘルツの周囲の帯域内で変化することができる。時間−デジタル変換器(TDC)8は、DCO_OUT信号及び基準クロック信号REFを受信し、その値が2つの信号間の位相差に比例する多ビットデジタル信号X(t)を出力する。TDC8は、ftdc信号の各周期に1つの該X(t)値を出力する。第2の加算器9は、帰還位相信号値X(t)を変調位相信号値P(t)から減じ、それによって位相誤差信号値E(t)を生成する。ループフィルタ10は、位相誤差信号をフィルタリングする。第3の加算器11は、フィルタリングされた位相誤差信号及び第2の変調信号F(t)を加算する。第3の加算器11の出力は、DCO7に供給されたデジタルチューニングワードのストリームS(t)である。プログラマブル分周器3は、局部発信器信号LOを出力するために、動作帯域に依存して2又は4でDCO_OUT信号を分周する。
【0003】
図1のDPLLは、セルラー電話送信機の用途において優れた働きをすることができるが、信号DCO_OUTの周波数は、離散時間(discrete time)において変化する。これらの離散時間は、概して時間的に等しい間隔である。これは、“デジタルイメージ”(digitalimage)と呼ばれるものを導入する。これらのデジタルイメージは、希望されるLO主周波数でない局部発信器出力信号LOのスペクトル成分である。周波数fdcoが増大するのに従い、デジタルイメージは、LO主周波数から周波数の点で遠ざかり、デジタルイメージは、電力が低下する。従って、周波数fdcoを増大させることは、デジタルイメージ雑音問題を軽減する。ほとんどのセルラー電話プロトコルに関して、セルラー電話が送信中であることになるチャネルの外に許容される最大雑音を設定する仕様が存在する。従って、周波数fdcoは、許容される位相雑音の量に関する仕様を満たす上で十分に高く維持される。デジタルイメージをLO信号内に導入することに加えて、DPLL2は、量子化雑音をLO信号内に導入する可能性がある。DPLL2が動作するのに従い、TDC8は、DCO_OUT信号のエッジとREF信号の対応するエッジとの間の位相差を量子化し、この量子化は、量子化雑音を発生させる。過度に多い量子化雑音が存在する場合は、LO信号のスペクトル純度が許容不能なレベルで損なわれる。従って、TDC8は、高レートftdcで概してクロックされる。レートftdcは、例えば、DCO7がクロックされるのと同じレートfdcoであることができる。残念なことに、これらの高レートでDPLL2を動作させることは、DPLLに望ましくない大きさの電力量を消費させる可能性がある。
【発明の概要】
【0004】
2点変調されたデジタル位相同期ループ(DPLL)は、時間−デジタル変換器(TDC)と、ダウンサンプリング回路と、デジタル制御発信器(DCO)と、アップサンプリング回路と、制御回路の残りの部分(amount)と、を含む。TDCは、DCOからDCO出力信号を受信し、デジタル値の第1のストリームを生成する。第1のストリームのデジタル値は、第1の周波数でTDCから出力される。この第1の周波数は、“第1のサンプルレート”と呼ばれる。ダウンサンプリング回路は、第1のストリームを受信し、デジタル値の第2のストリームを出力する。第2のストリームのデジタル値は、第2のより低い周波数でダウンサンプリング回路から出力される。この第2の周波数は、“第2のサンプルレート”と呼ばれる。
【0005】
第2のストリームは、DPLL制御回路の残りの部分の位相検出加算器に供給される。制御回路の残りの部分は、第2のサンプルレートでクロックされて切り替わる。制御回路の残りの部分は、デジタルチューニングワードの第3のストリームを出力する。第3のストリームのデジタルチューニングワードも第2のサンプルレートで出力される。第2のより低い周波数での制御回路のこの部分の動作は、DPLLの電力消費量を低減させる。
【0006】
アップサンプリング回路は、第3のストリームを受信し、デジタルチューニングワードの第4のストリームをより高い第1のサンプルレートでDCOに供給する。より高い第1のサンプルレートでデジタルチューニングワードの第4のストリームを受信することに応答して、DCOは、第1のサンプルレートでDCO出力信号の周波数を変化させる。より高い第1のサンプルレートでDCOを動作させることは、DPLL出力信号内のデジタルイメージを許容可能なレベルまで低減させるのを可能にする。
【0007】
アップサンプリング回路及びダウンサンプリング回路に起因して、DPLLの異なる部分は異なるサンプルレートで動作される。従って、DPLLは、“マルチレートDPLL”と呼ばれる。DCOは、デジタルイメージを低減させるためにより高いサンプルレート(第1の周波数)で動作される。TDCは、量子化雑音を低減させるためにより高いサンプルレートで動作される。(DCO、TDC、ダウンサンプリング回路、及びアップサンプリング回路以外の)制御回路の残りの部分は、DPLL全体がDCO及びTDCのより高いサンプルレートで動作される従来の設計のDPLLと比較してDPLL電力消費量を低減させるためにより低いサンプルレート(第2の周波数)で動作される。
【0008】
1つの典型的な送信機用途においては、変調信号及びチャネル周波数コマンド語が制御回路の部分に供給される。DCOは、デジタルイメージを低減させるためにより高いサンプルレートで動作される。TDCは、量子化雑音を低減させるためにより高いサンプルレートで動作される。他方、1つの典型的な受信機用途においては、デジタルイメージは問題性がより小さい。受信機用途においては、DPLLではアップサンプリング回路は提供されず、DCOは、より低いサンプルレートで動作され、それによって電力消費量をさらに低減させる。従って、マルチレートDPLLが用いられる用途に依存して、DOCのサンプルレートは、TDCのサンプルレートよりも高くする、等しくする、又は低くすることができる。
【0009】
上記は概要であり、従って、必要上、詳細の簡略化、一般化及び省略を含む。従って、当業者は、該概要は例示であるにすぎずいずれの形であるかにかかわらず制限する意図はないことを理解するであろう。請求項のみによって定義された、ここにおいて説明されるデバイス及び/又はプロセスのその他の態様、発明の特徴、及び利点は、ここにおいて示される制限しない詳細な発明を実施するための形態において明確になるであろう。
【図面の簡単な説明】
【0010】
【図1】図1(先行技術)は、局部発信器内の従来の2点変調されたデジタル位相同期ループ(DPLL)の図である。
【図2】図2は、1つの新規の態様によるマルチレートDPLLを採用するモバイル通信デバイス100の簡略化された図である。
【図3】図3は、図2のRFトランシーバ集積回路102のより詳細な図である。
【図4】図4は、1つの新規の態様によるマルチレートの2点変調されたデジタル位相同期ループ(DPLL)119の図である。
【図5】図5は、図4のマルチレートDPLL119の様々な部分を識別する図である。
【図6】図6は、図4のマルチレートDPLL119のアップサンプリング回路136及び137の一例の動作を示した図である。
【図7】図7は、図4のマルチレートDPLL119のアップサンプリング回路136及び137によって行われるアップサンプリング動作を行うために使用可能な方程式を示した図である。
【図8】図8は、図4のマルチレートDPLL119のダウンサンプリング回路130及び131の一例の動作を示した図である。
【図9】図9は、図4のマルチレートDPLL119のダウンサンプリング回路130及び131によって行われるダウンサンプリング動作を行うために使用可能な方程式を示した図である。
【図10】図10は、図4のマルチレートDPLL119のD(z)フィルタブロック132のための方程式を示した図である。
【図11】図11は、マルチレート技法を採用することがDPLLループの安定性に対してどのような影響を及ぼすかを示したチャートである。
【図12】図12は、従来のDPLLの位相誤差性能を図4のマルチレートDPLL119の位相誤差性能と比較する表である。
【図13】図13は、1つの新規の態様による方法のフローチャートである。
【詳細な説明】
【0011】
図2は、セルラー電話、等のモバイル通信デバイス100の非常に簡略化された高位ブロック図である。デバイス100は、(例示されていない部品を含めてとりわけ)セルラー電話通信を受信及び送信するために使用可能なアンテナ101と、RFトランシーバ集積回路102と、デジタルベースバンド集積回路103と、を含む。
【0012】
図3は、図1のRFトランシーバ集積回路102のより詳細な図である。セルラー電話の動作に関する1つの非常に簡略化された説明において、セルラー電話がセルラー電話での会話の一部として音声情報を受信するために使用中である場合は、着信した送信104は、アンテナ101で受信される。信号は、デュプレクサ105及びマッチングネットワーク106を通り、受信チェーン108の低雑音増幅器(LNA)107によって増幅される。ミキサ109によって周波数ダウンコンバージョンされた後及びベースバンドフィルタ110によってフィルタリングされた後は、情報は、アナログ−デジタル変換及びデジタル領域でのさらなる処理のためにデジタルベースバンド集積回路103に通信される。受信チェーンがどのようにダウンコンバージョンするかは、局部発信器111によって生成された局部発信器信号LO1の周波数を変化させることによって制御される。他方、セルラー電話100がセルラー電話での会話の一部として音声情報を送信するために使用中である場合は、送信される音声情報は、デジタルベースバンド集積回路103内でアナログ形式に変換される。アナログ情報は、RFトランシーバ集積回路102の送信チェーン113のベースバンドフィルタ112に供給される。フィルタリング後は、信号は、ミキサ114によって周波数アップコンバージョンされる。アップコンバージョンプロセスは、局部発信器115によって生成された局部発信器信号LO2の周波数を制御することによってチューニング(tuning)及び制御される。その結果得られたアップコンバージョンされた信号は、ドライバ増幅器116及び外部電力増幅器117によって増幅される。増幅された信号は、発信される送信118としての送信のためにアンテナ101に供給される。受信チェーン及び送信チェーンの局部発信器111及び115は、シリアルバス150によってデジタルベースバンド集積回路103から受信された制御情報によって制御される。
【0013】
図4は、図3のRFトランシーバ集積回路102内の送信チェーン113の局部発信器115のより詳細な図である。局部発信器115は、入力導体(input conductor)153で変調されるべき情報M(t)を受信する。この例のM(t)は、通信される情報を表す12ビットのデジタル値のストリームである。局部発信器115は、数多くの異なる周波数帯域又はチャネルのうちのいずれの1つにおいて変調が生じるかを決定するチャネル周波数コマンド語(FCW)も受信する。この例のFCWは、入力導体154で受信された20ビットのデジタル値である。局部発信器115は、局部発信器信号LO2を生成するためにこの入力情報を用いる。信号LO2は、導体155上に出力される単ビットのデジタル信号である。
【0014】
図4に例示されるように、局部発信器115は、プログラマブル分周器120によって後続されるデジタル位相同期ループ(DPLL)119を含む。DPLL119は、DPLL119の位相制御ループをループ帯域幅よりも高速で変調することができるように2点変調を実装する。着信した変調信号M(t)は、低域通過変調経路及び高域通過変調経路の両方に提供される。低域通過変調経路では、デジタル加算器120は、導体154での相対的に静的なチャネル周波数コマンド語(FCW)とともに導体153で変調信号M(t)を受信する。M(t)及びFCWの合計は、20ビット値のストリームである。このストリームは、基準位相アキュムレータ121に供給される。アキュムレータ121が周波数fclkのアキュムレータクロック信号122の各立ち上がりエッジで増分する値は、加算器120によって出力された多ビット値である。基準位相アキュムレータ121によって行われる累算は、基本的に周波数を位相に変換する。高域通過変調経路では、スケーリングユニット123は、変調信号M(t)を受信してスケーリング係数Kを用いてスケーリングし、第2の変調信号F(t)を出力する。この例では、F(t)は、20ビット値のストリームである。デジタル制御発信器(DCO)124は、デジタルチューニング制御ワードのストリームS2(t)を受信する。この例では、S2(t)は、4ビットのデジタルチューニングワードのストリームである。各々の異なるデジタルチューニングワード値に関して、DCO124は、16の対応する異なる離散周波数のうちの対応する1つを有するためにDCO_OUT信号125を出力する。DCO124は、周波数fdcoのDCOクロック信号126に関して同期的にDCO_OUTの周波数を変化させる。DCO_OUTが有するように制御することができる16の周波数は、非常に接近した間隔であり及び約4ギガヘルツである。一例においては、DCO124は、VCOによって後続されるデジタル−アナログ変換器(DAC)を含み、VCOのアナログ出力は、クリッピングされた(clipped)信号である。
【0015】
時間−デジタル変換器(TDC)127は、DCO_OUT信号125及び基準クロック信号REF128を受信し、多ビットデジタル信号X1(t)を出力する。DCO_OUTの各エッジ及びREF信号128の各々の対応するエッジに関して、TDC127は、4ビットのデジタル値X1(t)を出力する。4ビットのデジタル値X1(t)は、信号エッジ間の位相差に比例する。TDC127は、周波数ftdcのTDCクロック信号129の各周期に1つの該X1(t)値を出力する。X1(t)の値が生成されるレートは、ここでは“サンプルレート”と呼ばれる。この例では、REF信号128は、水晶発振器によって生成され、19.2MHzの周波数を有する。
【0016】
ダウンサンプリング推定器回路130及び131は、X1(t)信号を受信し、より低いサンプルレートを有する出力位相信号X2(t)を生成するために以下においてさらに詳細に説明されるように4倍分だけサンプルレートを低減させる。この例では、ダウンサンプリング推定器回路130及び131は、4ビットのデジタル値を生成する。これらの4ビット値の各々は、20ビット値の4つの最上位ビットにされる。各X2(t)値の最下位の16ビットは、ゼロである。従って、X2(t)値のストリームは、20ビットのデジタル値のストリームである。
【0017】
基準位相アキュムレータ121によって出力された20ビットのデジタル値のストリームP1(t)は、変調信号位相信号P2(t)を生成するためにデジタルフィルタブロックD(z)132によってフィルタリングされる。この例では、D(z)は、単純に、周波数fclkのアキュムレータクロック信号122の4クロックサイクルの遅延である。D(z)は、20ビット値を受信し、その20ビット値を20ビットP2(t)値として4クロックサイクル後に出力する。
【0018】
位相検出加算器133は、各々の20ビットの出力位相信号X2(t)値を各々の対応する20ビットの位相信号P2(t)から減じ、それによって20ビットの位相誤差信号値E(t)を生成する。ループフィルタ134は、位相誤差信号をフィルタリングする。第3の加算器135は、フィルタリングされた位相誤差信号及び第2の変調信号F(t)を加算する。第3の加算器135の出力は、20ビットのデジタルチューニングワードのストリームS1(t)である。各々のX2(t)値に関して1つのS1(t)値が存在する。S1(t)信号のサンプルレートは、DCO124のための4ビットのデジタルチューニングワードのストリームS2(t)を生成するために以下においてさらに詳細に説明されるようにアップサンプリング補間器回路136及び137によって4倍分だけ増大される。この例では、各々の着信したS1(t)値に関して4つのS2(t)値が存在する。S2(t)のサンプルレートは、S1(t)のサンプルレートの4倍である。プログラブル分周器120は、導体155で局部発信器信号LO2を出力するために、動作帯域に依存して、2又は4でDCO_OUT信号125を分周する。
【0019】
図5は、DPLL119の様々な機能部を識別する図である。加算器120、アキュムレータ121及びデジタルフィルタ132は、まとめて変調信号位相回路144と呼ばれる。変調信号位相回路144は、変調信号M(t)及びチャネル周波数コマンド語(FCW)を受信し、変調信号位相信号P2(t)を位相検出加算器133に出力する。TDC127及びダウンサンプリング回路130及び131は、まとめて帰還位相回路145と呼ばれる。帰還位相回路145は、DCO出力信号125及び基準信号REF128を受信し、帰還位相信号X2(t)を位相検出加算器133に出力する。ダウンサンプリング推定器回路130及び131は、TDC127から出力されたX1(t)信号のサンプルレートを4倍分だけ低減させ、アップサンプリング補間器回路136及び137は、S1(t)信号のサンプルレートを4倍分だけ増大させ、従って、制御回路の残りの部分138は、DCO124及びTDC127がクロックされるレートよりも実質的に低いレートで切り替わる(switch)ことができる。この例では、DCO124は、DCOクロック信号126によって19.2MHzでクロックされ、TDC127は、TDCクロック信号129によって同じく19.2MHzでクロックされ、他方、制御回路138は、それよりもはるかに低い4.8MHzで切り替わる。位相アキュムレータ121は、4.8MHzアキュムレータクロック信号122によってクロックされることに注目すること。ここで説明されるマルチレート方式により制御回路138が動作しているサンプルレートを(従来のような)19.2MHzから4.8MHzに低減させることは、DPLL電力消費量を低減させる働きをする。しかしながら、デジタルイメージの大きさを小さくするために及び量子化雑音を低減させるためにDCO124及びTDC127はより高い19.2MHzのレートでクロックされる。
【0020】
図6は、アップサンプリング回路136及び137の一例の動作を例示する図である。アップサンプリング回路136及び137は、より低いサンプルレートの信号S1(t)を受信し、より高いサンプルレートの信号S2(t)を出力する。各々の着信したS1(t)値は、4ビット値(加算器135の出力の4つの最上位ビット)である。従って、着信したS1(t)値は、図6のグラフの縦軸上で示される24の値のうちの1つを有することができる。示される例では、y0値及びy4値は、2つの連続して受信されたS1(t)4ビット値である。4つのS2(t)値y’0、y’2、y’3及びy’4は、着信した値y0とy4との間で直線139を補間することによって生成される。L(z)内の“L”は、ラグランジュ(Langrangian)補間を意味する。線139に関する決定された方程式は、2つの連続する入力S1(t)値に関する2つのx時間の間のその他のx時間に関して線上で追加のy値を生成するために使用可能である。S2(t)のための4つのy値が生成された後は、プロセスは、y4及び次に後続するS1(t)値を入力値として用いて繰り返される。
【0021】
図7は、4つのS2(t)値を生成するために使用可能なFIRフィルタ関数(filter function)を示す。これらのFIRフィルタ関数は、アップサンプリング回路136及び137内のハードウェアに実装される。上向きの矢印記号のブロック136及びL(z)記号のブロック137は、実行される関数の概略的な表現であるにすぎない。実際には、図7の方程式形で示された演算を行う組み合わせ論理の1つのハードウェア回路が存在する。
【0022】
図8は、より高いサンプルレートの信号X1(t)を受信してより低いサンプルレートの信号X2(t)を出力するダウンサンプリング回路130及び131の動作を例示する図である。4つの着信したX1(t)値の各々は、4ビット値である。従って、着信したX1(t)は、図8のグラフの縦軸上に示される24の値のうちの1つを有することができる。示される例では、値y0、y1、y2及びy3は、4つの連続するX1(t)値である。これらの4つの値から、最小二乗推定法を用いてX2(t)の1つの4ビット出力値y’3が生成される。最小二乗法は、4つの着信した点間を通る線140が関係するものとしてビジュアル化することができる。それのx時間における各々の入力されたy値とその同じx時間における線140上のy値との間には差が存在する。線上のy値と入力されたy値との間のこの差が二乗される。4つの二乗された差の和が最小化される。この最小二乗関係が真である線140に関する方程式は、4つの着信した値y0、y1、y2及びy3から1つのX2(t)出力値y’3を生成するために使用可能である。
【0023】
図9は、4つの着信したX1(t)値からX2(t)値を生成するために使用可能な線形回帰関数を示す。この関数は、ダウンサンプリング回路130及び131内のハードウェアに実装される。H(z)記号のブロック130及び下向き矢印記号のブロック131は、実行される関数の概略的な表現であるにすぎない。実際には、図9の方程式形で示された演算を行う組み合わせ論理の1つのハードウェア回路が存在する。
【0024】
図10は、この例におけるブロック132のD(z)関数を示す。関数D(z)は、各々の連続するP1(t)値を4クロックサイクルだけ遅延させる。D(z)は、例えば、一組の4ビットシフトレジスタとして実装することができ、各シフトレジスタは、P2(t)の対応するビットを生成するためにP1(t)値の各々のビットを遅延させる。
【0025】
図11は、上記のマルチレート技法を採用することがDPLL119の帰還ループのループ安定性に対してどのような影響を与えるかを例示するチャートである。DPLL119、等の閉ループシステムの安定性は、それの位相余裕(margin)及び/又はそれの利得余裕によって特徴を表すことができる。ループの位相余裕が低すぎる場合は、ループは、外乱(disturbance)を拒否できないことがあり、発振の影響を受けやすい。より大きい位相余裕は、ループがより安定していることを示す。図11は、DPLL位相余裕が増大する遅延に伴ってどのように劣化するかを示す。ここでの遅延は、L(z)アップサンプリング/補間演算及びH(z)ダウンサンプリング/推定演算によって導入された遅延である。概して、推定及び補間演算がより複雑及び正確であるほど、そこでの遅延も大きくなる。(図6乃至9と関係させて上記されるような)線形の推定及び補間は、1の相対的に小さい遅延を伴うが、2の遅延を伴うことになる二次(quadratic)推定及び補間よりも概して正確でない。線141は、推定及び補間を伴わない従来のDPLLにおけるような遅延は表さない。線142は、1の遅延を表す。1の遅延は、線形推定及び線形補間、例えば、図5乃至9のマルチレートDPLL実施形態で採用される線形推定及び線形補間、の使用に対応する。線143は、2の遅延を表す。2の遅延は、より正確であるが計算集約的な二次推定及び二次補間の使用に対応する。図11の横軸のfb/fsは、DPLLループ帯域幅とサンプルレートの比である。サンプルレートが増大するのに従い、fb/fs量が低減し、図11の該当する線上の演算点が左に移動する。従って、より大きいサンプルレートは、位相余裕の増大及びより良いループ安定性に対応する。ここで説明されるマルチレートDPLL技法を採用する際には、(回路138の)ループ帯域幅、遅延、及びサンプルレートは、DPLL用途のための許容可能な位相余裕を維持しつつサンプルレートが可能な限り低減されるような形で選択される。DPLLループ帯域幅は、概して約40KHzに設定され、制御回路138がクロックされるレート(fclk)は、この40KHz周波数の少なくとも約10倍である。回路138のサンプルレートをこの相対的な低周波数に低減させることは、上で説明されるように電力消費量を低減させる。
【0026】
図12は、従来のDPLLの位相誤差性能をマルチレートDPLL119の位相誤差性能と比較する表である。表の左列は、DCO及びTDCのサンプルレートと比較した場合の制御回路138のサンプルレートを示す。表の上の行によって示されるように、従来のDPLLは、0.16度の位相RMS誤差を有する。表の第2の行によって示されるように、DCO及びTDCがクロックされるレートの1/4のレートで制御回路138をクロックするマルチレートDPLL119は、0.10度の位相RMS誤差を有する。fclkが周波数fcdoの1/4でクロックされる上記のDPLL119の例は、教授を目的としてここに示された例であるにすぎない。実際の実装は、典型的にはマルチレート手法の節電をより多く利用することになる。周波数fclkは、例えば、19.2MHzのfcdo及びftdc周波数の1/16である1.2MHzであることができる。この1/16のアップサンプリング及びダウンサンプリング例に関する位相誤差値が図12の最下行に示される。
【0027】
上述されるマルチレートDPLLの実施形態は、送信機の局部発信器での使用を含むが、ここで説明されるマルチレートDPLL技法は、受信機の局部発信器でも採用可能である。一例においては、図4及び5のDPLL119は、図3のRFトランシーバ集積回路102の受信チェーン108のミキサ109に局部発信器信号LO1を供給する局部発信器111の一部である。受信状況においては、変調信号M(t)は存在せず、スケーリング係数Kはゼロであり、アップサンプリング回路136及び137は提供されない。変調信号M(t)が存在しないため、デジタルイメージの生成は、送信機状況におけるよりも問題性は非常に低い。従って、DCO124は、電力消費量を低減させるために回路138のより低いレートでクロックすることができる。TDC127は、量子化雑音を低く維持するためにより高いレートでクロックされる。
【0028】
図13は、1つの新規の態様による方法200のフローチャートである。TDCは、DCO出力信号をデジタル値の第1のストリームに変換するために用いられる(ステップ201)。第1のストリームのデジタル値は、第1の周波数でTDCから出力される。一例においては、DCO出力信号は、図4の信号125であり、第1のストリームは、図4のストリームX(t)である。
【0029】
次に(ステップ202)、ダウンサンプリング回路は、TDCから出力されたデジタル値の第1のストリームをデジタル値の第2のストリームに変換し、デジタル値の第2のストリームは、第1の周波数よりも実質的に小さい第2の周波数でダウンサンプリング回路から出力される。一例においては、第2のストリームは、図4のストリームX2(t)であり、ダウンサンプリング回路は、図4の回路130及び131である。
【0030】
次に(ステップ203)、デジタル値の第2のストリームは、DCO、TDC、ダウンサンプリング回路、及び位相検出加算器がDPLLの一部として共同で機能するようにDPLLの位相検出加算器に供給される。一例においては、位相検出加算器は、図4の位相検出加算器133であり、DPLLは、図4のDPLL119である。
【0031】
送信機用途においては、方法200は、アップサンプリング回路136と137とを含む。DCO124は、デジタルイメージを低減させるためにより高い第1の周波数でクロックされる。受信機用途においては、方法200は、変調信号M(t)を含まず、ゼロのスケーリング係数Kであり、アップサンプリング回路を含む必要がない。デジタルイメージは、概して受信機用途においては問題性がより低いため、DCO124は、電力消費量をさらに低減させるためにより低い第2の周波数でクロックすることができる。
【0032】
1つまたは複数の実施形態において、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらのあらゆる組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、コンピュータによって読み取り可能な媒体に1つまたは複数の命令又は符号として格納すること又は1つまたは複数の命令又は符号として送信することができる。コンピュータによって読み取り可能な媒体は、コンピュータ記憶媒体と、1つの場所から他へのコンピュータプログラムの転送を容易にするあらゆる媒体を含む通信媒体と、の両方を含む。記憶媒体は、汎用又は専用のコンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び制限することなしに、該コンピュータによって読み取り可能な媒体は、RAM、ROM、EEPROM、CD−ROM又はその他の光学ディスク記憶装置、磁気ディスク記憶装置又はその他の磁気記憶装置、又は命令又はデータ構造の形態で希望されるプログラムコード手段を搬送又は格納するために用いることができ及び汎用又は専用のコンピュータ、又は汎用又は専用のプロセッサによってアクセス可能なあらゆるその他の媒体、を備えることができる。さらに、いずれの接続も、コンピュータによって読み取り可能な媒体であると適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線、デジタル加入者ライン(DSL)、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、DSL、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、媒体の定義の中に含まれる。ここにおいて用いられるときのディスク(disk及びdisc)は、コンパクトディスク(CD)(disc)と、レーザディスク(disc)と、光ディスク(disc)と、デジタルバーサタイルディスク(DVD)(disc)と、フロッピー(登録商標)ディスク(disk)と、ブルーレイディスク(disc)と、を含み、ここで、diskは通常は磁気的にデータを複製し、discは、レーザを用いて光学的にデータを複製する。上記の組合せも、コンピュータによって読み取り可能な媒体の適用範囲に含められるべきである。
【0033】
1つの例示的な事例においては、一組のプロセッサによって実行可能な命令146が、図2のデジタルベースバンド集積回路103内のメモリ(プロセッサによって読み取り可能な媒体)147に格納される。プロセッサ148は、バスを通じてメモリ147にアクセスし及び命令146を実行し、それによってRFトランシーバ集積回路102の局部発信器115内のDPLL119をコンフィギュレーション(configure)及び制御及びモニタリングすることを集積回路103に行わせる。一例においては、命令の実行は、プロセッサ148から、バスを介して、シリアルバスインタフェース149、シリアルバス150、シリアルバスインタフェース151、及び制御導体152を通じて、DPLL119に制御パラメータを送信させる。これらのパラメータは、デジタルフィルタH(z)の係数を設定し、デジタルフィルタL(z)の係数を設定し、周波数fdcoを設定し、周波数ftdcを設定し、デジタルフィルタD(z)の係数を設定し、周波数fclkの周波数を設定し、スケーリング係数Kのセット(set of scaling factor K)、周波数コマンド語(FWC)を設定し、及びBAND設定を設定する。DPLL119は、このようにしてソフトウェアを介して完全にコンフィギュラブル(configurable)(構成及び設定を変更可能)であり、シリアルバス150を通じて制御される。同じ仕組みで、プロセッサ148は、局部発信器111内のマルチレートDPLLをコンフィギュレーション、制御及びモニタリングする。
【0034】
幾つかの特定の実施形態は、教授を目的として上述されるが、この特許明細書の教示は、一般的な適用性を有しており、上述される特定の実施形態には限定されない。従って、以下に示される請求項の適用範囲を逸脱することなしに、説明される特定の実施形態の様々な特徴の様々な変更、改編、及び組み合わせを実践することが可能である。
【特許請求の範囲】
【請求項1】
発振DCO出力信号を出力するデジタル制御発振器(DCO)と、
前記DCO出力信号を受信し及び帰還位相デジタル値の第1のストリームを出力する帰還位相回路と、
前記第1のストリームを受信し及び変調信号位相デジタル値の第2のストリームを受信し及び位相誤差デジタル値の第3のストリームを出力する位相検出加算器と、を備え、前記DCO出力信号は、周波数を有し、前記DCO出力信号の前記周波数は、離散時間において変化し、前記離散時間は、第1の周波数で発生し、前記第3のストリームの前記位相誤差デジタル値は、第2の周波数で前記位相検出加算器によって出力され、前記第2の周波数は、前記第1の周波数よりも実質的に小さい、デジタル位相同期ループ(DPLL)。
【請求項2】
前記第1のストリームの前記帰還位相デジタル値は、前記第2の周波数で前記帰還位相回路によって出力される請求項1に記載のDPLL。
【請求項3】
位相誤差デジタル値の前記第3のストリームを受信し及びフィルタリングされた位相誤差デジタル値の第4のストリームを出力する低域通過フィルタと、
フィルタリングされた位相誤差デジタル値の前記第4のストリームを受信し及びデジタルチューニングワードの第5のストリームを出力する2点変調加算器と、
デジタルチューニングワードの前記第5のストリームを受信し及びデジタルチューニングワードの第6のストリームを出力するアップサンプリング回路と、をさらに備え、前記第5のストリームの前記デジタルチューニングワードは、前記第2の周波数で前記2点変調加算器によって出力され、前記第6のストリームの前記デジタルチューニングワードは、前記第1の周波数で前記アップサンプリング回路によって出力される請求項1に記載のDPLL。
【請求項4】
変調信号デジタル値の第7のストリームを受信し及び変調信号位相デジタル値の前記第2のストリームを出力する変調信号位相回路をさらに備える請求項3に記載のDPLL。
【請求項5】
前記帰還位相回路は、
前記DCO出力信号を受信する時間−デジタル変換器(TDC)と、
前記TDCからデジタル値のストリームを受信し及び帰還位相デジタル値の前記第1のストリームを前記位相検出加算器に出力するダウンサンプリング回路と、を備える請求項1に記載のDPLL。
【請求項6】
前記帰還位相回路は、デジタル値のストリームを受信し及びデジタル値のダウンサンプリングされたストリームを出力するダウンサンプリング回路を備え、デジタル値の前記ダウンサンプリングされたストリームの前記デジタル値は、前記第1の周波数よりも実質的に小さい周波数で前記ダウンサンプリング回路によって出力される請求項1に記載のDPLL。
【請求項7】
変調信号デジタル値の第1のストリームを受信し及び帰還位相デジタル値の第2のストリームを受信し及びデジタルチューニングワードの第3のストリームを出力する制御回路、ここにおいて前記第3のストリームの前記デジタルチューニングワードは、第1の周波数で前記制御回路によって出力され、
デジタルチューニングワードの前記第3のストリームを受信し及びデジタルチューニングワードの第4のストリームを出力するアップサンプリング回路、
デジタルチューニングワードの前記第4のストリームを受信し及び発振DCO出力信号を出力するデジタル制御発振器(DCO)、ここにおいて前記DCO出力信号は、離散時間において変化する周波数を有し、前記離散時間は、第2の周波数で発生し、前記第2の周波数は、前記第1の周波数よりも実質的に大きく、
前記DCO出力信号を受信し及びデジタル値の第5のストリームを出力する時間−デジタル変換器(TDC)、
前記第5のストリームを受信し及び帰還位相デジタル値の前記第2のストリームを出力するダウンサンプリング回路、ここにおいて前記第2のストリームの前記帰還位相デジタル値は、前記第1の周波数で前記ダウンサンプリング回路によって出力される、
を備えるデジタル位相同期ループ(DPLL)。
【請求項8】
前記制御回路は、位相アキュムレータと、位相検出加算器と、低域通過フィルタと、2点変調加算器と、を備え、前記第3のストリームは、前記2点変調加算器によって出力される請求項7に記載のDPLL。
【請求項9】
前記位相アキュムレータは、前記第2の周波数よりも実質的に小さい周波数でクロックされる請求項8に記載のDPLL。
【請求項10】
前記DPLLは、局部発信器の一部であり、前記局部発信器は、無線送信機のミキサに供給される局部発信器信号を生成する請求項8に記載のDPLL。
【請求項11】
周波数コマンド語を受信し及び帰還位相デジタル値の第1のストリームを受信し及びデジタルチューニングワードの第2のストリームを出力する制御回路と、
デジタルチューニングワードの前記第2のストリームを受信し及び発振DCO出力信号を出力するデジタル制御発振器(DCO)と、
前記DCO出力信号を受信し及びデジタル値の第3のストリームを出力する時間−デジタル変換器(TDC)と、
前記第3のストリームを受信し及び帰還位相デジタル値の前記第1のストリームを出力するダウンサンプリング回路と、を備え、前記第3のストリームの前記デジタル値は、第1の周波数で前記TDCによって出力され、前記第1のストリームの前記帰還位相デジタル値は、前記第1の周波数よりも実質的に低い第2の周波数で前記ダウンサンプリング回路によって出力される、デジタル位相同期ループ(DPLL)。
【請求項12】
前記制御回路は、位相アキュムレータと、位相検出加算器と、低域通過フィルタと、2点変調加算器と、を備え、前記第2のストリームは、前記2点変調加算器によって出力される請求項11に記載のDPLL。
【請求項13】
前記位相アキュムレータは、前記第1の周波数よりも実質的に小さい周波数でクロックされる請求項12に記載のDPLL。
【請求項14】
前記DPLLは、局部発信器の一部であり、前記局部発信器は、無線受信機のミキサに供給される局部発信器信号を生成する請求項12に記載のDPLL。
【請求項15】
デジタル制御発振器(DCO)の出力信号をデジタル値の第1のストリームに変換するために時間−デジタル変換器(TDC)を用いること、ここにおいてここにおいて前記第1のストリームの前記デジタル値は、第1の周波数で前記TDCによって出力され、
前記第1のストリームをデジタル値の第2のストリームに変換するためにダウンサンプリング回路を用いること、ここにおいて前記第2のストリームの前記デジタル値は、第2の周波数で前記ダウンサンプリング回路から出力され、前記第2の周波数は、前記第1の周波数よりも実質的に小さく、
デジタル値の前記第2のストリームをデジタル位相同期ループ(DPLL)の位相検出加算器に供給すること、ここにおいて前記DCO、前記TDC、前記ダウンサンプリング回路、及び前記位相検出加算器は、前記DPLLの一部である、
を備える方法。
【請求項16】
デジタルチューニングワードの第3のストリームを前記DCOに供給するためにアップサンプリング回路を用いることをさらに備え、前記第3のストリームの前記デジタルチューニングワードは、前記第2の周波数よりも実質的に大きい周波数で前記アップサンプリング回路から出力される請求項15に記載の方法。
【請求項17】
前記DCOの前記出力信号は、周波数を有し、前記DCOの前記周波数は、離散時間において変化され、前記離散時間は、前記第2の周波数よりも実質的に大きい前記周波数で発生する請求項16に記載の方法。
【請求項18】
前記DPLLは、局部発信器の一部であり、前記局部発信器は、無線送信機のミキサに供給される局部発信器信号を生成する請求項17に記載の方法。
【請求項19】
前記DCOの前記出力信号は、周波数を有し、前記DCOの前記周波数は、離散時間において変化され、前記離散時間は、前記第1の周波数よりも実質的に小さい周波数で発生する請求項15に記載の方法。
【請求項20】
前記DPLLは、局部発信器の一部であり、前記局部発信器は、無線受信機のミキサに供給される局部発信器信号を生成する請求項19に記載の方法。
【請求項21】
DCO出力信号を出力するデジタル制御発振器(DCO)と、
前記DCO出力信号を受信し及びデジタル値のストリームを出力する時間−デジタル変換器(TDC)と、
位相検出加算器が第2の周波数で位相誤差値のストリームを出力するように前記TDCからデジタル値の前記ストリームを受信するための及びデジタルチューニングワードのストリームを前記DCOに供給するための手段と、を備え、前記ストリームの前記デジタル値は、第1の周波数で前記TDCによって出力され、前記第2の周波数は、前記第1の周波数よりも実質的に小さく、前記DCO、前記TDC、前記位相検出加算器、及び前記手段は、デジタル位相同期ループ(DPLL)として共同で機能する、回路。
【請求項22】
前記位相検出加算器は、前記手段の一部である請求項21に記載の回路。
【請求項23】
前記手段は、前記TDCによって出力されたデジタル値の前記ストリームをダウンサンプリングするための及び帰還位相デジタル値のダウンサンプリングされたストリームを前記位相検出加算器に供給するためのものである請求項22に記載の回路。
【請求項24】
前記手段は、前記DCOに供給されるデジタルチューニングワードの前記ストリームを生成するためにデジタル値のストリームをアップサンプリングするためのものである請求項22に記載の回路。
【請求項25】
マルチレートデジタル位相同期ループ(DPLL)を制御することをコンピュータに行わせるための符号を備えるコンピュータによって読み取り可能な媒体を備え、前記マルチレートDPLLは、(デジタル制御発振器)DCO出力信号を受信し及び第1の周波数でデジタル値の第1のストリームを出力する時間−デジタル変換器(TDC)を含み、前記マルチレートDPLLは、デジタル値の前記第1のストリームを前記TDCから受信し及び第2の周波数でデジタル値の第2のストリームを出力するダウンサンプリング回路を含み、前記第2のストリームは、前記マルチレートDPLLの位相検出加算器に供給される、コンピュータプログラム製品。
【請求項26】
前記コンピュータは、第1の集積回路内のプロセッサであり、前記コンピュータによって読み取り可能な媒体は、前記プロセッサによってアクセス可能である前記第1の集積回路内のメモリであり、前記DPLLは、第2の集積回路内に配置され、前記符号は、前記第1の集積回路から前記第2の集積回路にシリアルバスを介して制御パラメータを送信することによって少なくとも部分的に前記DPLLを制御することを前記コンピュータに行わせる請求項25に記載のコンピュータプログラム製品。
【請求項27】
前記符号は、シリアルバスを介して制御パラメータを送信させることによって少なくとも部分的に前記マルチレートDPLLを制御する請求項25に記載のコンピュータプログラム製品。
【請求項28】
前記制御パラメータは、前記第1の周波数を設定するために用いられる請求項27に記載のコンピュータプログラム製品。
【請求項29】
前記制御パラメータは、前記ダウンサンプリング回路をコンフィギュレーションするために用いられる請求項27に記載のコンピュータプログラム製品。
【請求項30】
前記制御パラメータは、前記第2の周波数を設定するために用いられる請求項27に記載のコンピュータプログラム製品。
【請求項1】
発振DCO出力信号を出力するデジタル制御発振器(DCO)と、
前記DCO出力信号を受信し及び帰還位相デジタル値の第1のストリームを出力する帰還位相回路と、
前記第1のストリームを受信し及び変調信号位相デジタル値の第2のストリームを受信し及び位相誤差デジタル値の第3のストリームを出力する位相検出加算器と、を備え、前記DCO出力信号は、周波数を有し、前記DCO出力信号の前記周波数は、離散時間において変化し、前記離散時間は、第1の周波数で発生し、前記第3のストリームの前記位相誤差デジタル値は、第2の周波数で前記位相検出加算器によって出力され、前記第2の周波数は、前記第1の周波数よりも実質的に小さい、デジタル位相同期ループ(DPLL)。
【請求項2】
前記第1のストリームの前記帰還位相デジタル値は、前記第2の周波数で前記帰還位相回路によって出力される請求項1に記載のDPLL。
【請求項3】
位相誤差デジタル値の前記第3のストリームを受信し及びフィルタリングされた位相誤差デジタル値の第4のストリームを出力する低域通過フィルタと、
フィルタリングされた位相誤差デジタル値の前記第4のストリームを受信し及びデジタルチューニングワードの第5のストリームを出力する2点変調加算器と、
デジタルチューニングワードの前記第5のストリームを受信し及びデジタルチューニングワードの第6のストリームを出力するアップサンプリング回路と、をさらに備え、前記第5のストリームの前記デジタルチューニングワードは、前記第2の周波数で前記2点変調加算器によって出力され、前記第6のストリームの前記デジタルチューニングワードは、前記第1の周波数で前記アップサンプリング回路によって出力される請求項1に記載のDPLL。
【請求項4】
変調信号デジタル値の第7のストリームを受信し及び変調信号位相デジタル値の前記第2のストリームを出力する変調信号位相回路をさらに備える請求項3に記載のDPLL。
【請求項5】
前記帰還位相回路は、
前記DCO出力信号を受信する時間−デジタル変換器(TDC)と、
前記TDCからデジタル値のストリームを受信し及び帰還位相デジタル値の前記第1のストリームを前記位相検出加算器に出力するダウンサンプリング回路と、を備える請求項1に記載のDPLL。
【請求項6】
前記帰還位相回路は、デジタル値のストリームを受信し及びデジタル値のダウンサンプリングされたストリームを出力するダウンサンプリング回路を備え、デジタル値の前記ダウンサンプリングされたストリームの前記デジタル値は、前記第1の周波数よりも実質的に小さい周波数で前記ダウンサンプリング回路によって出力される請求項1に記載のDPLL。
【請求項7】
変調信号デジタル値の第1のストリームを受信し及び帰還位相デジタル値の第2のストリームを受信し及びデジタルチューニングワードの第3のストリームを出力する制御回路、ここにおいて前記第3のストリームの前記デジタルチューニングワードは、第1の周波数で前記制御回路によって出力され、
デジタルチューニングワードの前記第3のストリームを受信し及びデジタルチューニングワードの第4のストリームを出力するアップサンプリング回路、
デジタルチューニングワードの前記第4のストリームを受信し及び発振DCO出力信号を出力するデジタル制御発振器(DCO)、ここにおいて前記DCO出力信号は、離散時間において変化する周波数を有し、前記離散時間は、第2の周波数で発生し、前記第2の周波数は、前記第1の周波数よりも実質的に大きく、
前記DCO出力信号を受信し及びデジタル値の第5のストリームを出力する時間−デジタル変換器(TDC)、
前記第5のストリームを受信し及び帰還位相デジタル値の前記第2のストリームを出力するダウンサンプリング回路、ここにおいて前記第2のストリームの前記帰還位相デジタル値は、前記第1の周波数で前記ダウンサンプリング回路によって出力される、
を備えるデジタル位相同期ループ(DPLL)。
【請求項8】
前記制御回路は、位相アキュムレータと、位相検出加算器と、低域通過フィルタと、2点変調加算器と、を備え、前記第3のストリームは、前記2点変調加算器によって出力される請求項7に記載のDPLL。
【請求項9】
前記位相アキュムレータは、前記第2の周波数よりも実質的に小さい周波数でクロックされる請求項8に記載のDPLL。
【請求項10】
前記DPLLは、局部発信器の一部であり、前記局部発信器は、無線送信機のミキサに供給される局部発信器信号を生成する請求項8に記載のDPLL。
【請求項11】
周波数コマンド語を受信し及び帰還位相デジタル値の第1のストリームを受信し及びデジタルチューニングワードの第2のストリームを出力する制御回路と、
デジタルチューニングワードの前記第2のストリームを受信し及び発振DCO出力信号を出力するデジタル制御発振器(DCO)と、
前記DCO出力信号を受信し及びデジタル値の第3のストリームを出力する時間−デジタル変換器(TDC)と、
前記第3のストリームを受信し及び帰還位相デジタル値の前記第1のストリームを出力するダウンサンプリング回路と、を備え、前記第3のストリームの前記デジタル値は、第1の周波数で前記TDCによって出力され、前記第1のストリームの前記帰還位相デジタル値は、前記第1の周波数よりも実質的に低い第2の周波数で前記ダウンサンプリング回路によって出力される、デジタル位相同期ループ(DPLL)。
【請求項12】
前記制御回路は、位相アキュムレータと、位相検出加算器と、低域通過フィルタと、2点変調加算器と、を備え、前記第2のストリームは、前記2点変調加算器によって出力される請求項11に記載のDPLL。
【請求項13】
前記位相アキュムレータは、前記第1の周波数よりも実質的に小さい周波数でクロックされる請求項12に記載のDPLL。
【請求項14】
前記DPLLは、局部発信器の一部であり、前記局部発信器は、無線受信機のミキサに供給される局部発信器信号を生成する請求項12に記載のDPLL。
【請求項15】
デジタル制御発振器(DCO)の出力信号をデジタル値の第1のストリームに変換するために時間−デジタル変換器(TDC)を用いること、ここにおいてここにおいて前記第1のストリームの前記デジタル値は、第1の周波数で前記TDCによって出力され、
前記第1のストリームをデジタル値の第2のストリームに変換するためにダウンサンプリング回路を用いること、ここにおいて前記第2のストリームの前記デジタル値は、第2の周波数で前記ダウンサンプリング回路から出力され、前記第2の周波数は、前記第1の周波数よりも実質的に小さく、
デジタル値の前記第2のストリームをデジタル位相同期ループ(DPLL)の位相検出加算器に供給すること、ここにおいて前記DCO、前記TDC、前記ダウンサンプリング回路、及び前記位相検出加算器は、前記DPLLの一部である、
を備える方法。
【請求項16】
デジタルチューニングワードの第3のストリームを前記DCOに供給するためにアップサンプリング回路を用いることをさらに備え、前記第3のストリームの前記デジタルチューニングワードは、前記第2の周波数よりも実質的に大きい周波数で前記アップサンプリング回路から出力される請求項15に記載の方法。
【請求項17】
前記DCOの前記出力信号は、周波数を有し、前記DCOの前記周波数は、離散時間において変化され、前記離散時間は、前記第2の周波数よりも実質的に大きい前記周波数で発生する請求項16に記載の方法。
【請求項18】
前記DPLLは、局部発信器の一部であり、前記局部発信器は、無線送信機のミキサに供給される局部発信器信号を生成する請求項17に記載の方法。
【請求項19】
前記DCOの前記出力信号は、周波数を有し、前記DCOの前記周波数は、離散時間において変化され、前記離散時間は、前記第1の周波数よりも実質的に小さい周波数で発生する請求項15に記載の方法。
【請求項20】
前記DPLLは、局部発信器の一部であり、前記局部発信器は、無線受信機のミキサに供給される局部発信器信号を生成する請求項19に記載の方法。
【請求項21】
DCO出力信号を出力するデジタル制御発振器(DCO)と、
前記DCO出力信号を受信し及びデジタル値のストリームを出力する時間−デジタル変換器(TDC)と、
位相検出加算器が第2の周波数で位相誤差値のストリームを出力するように前記TDCからデジタル値の前記ストリームを受信するための及びデジタルチューニングワードのストリームを前記DCOに供給するための手段と、を備え、前記ストリームの前記デジタル値は、第1の周波数で前記TDCによって出力され、前記第2の周波数は、前記第1の周波数よりも実質的に小さく、前記DCO、前記TDC、前記位相検出加算器、及び前記手段は、デジタル位相同期ループ(DPLL)として共同で機能する、回路。
【請求項22】
前記位相検出加算器は、前記手段の一部である請求項21に記載の回路。
【請求項23】
前記手段は、前記TDCによって出力されたデジタル値の前記ストリームをダウンサンプリングするための及び帰還位相デジタル値のダウンサンプリングされたストリームを前記位相検出加算器に供給するためのものである請求項22に記載の回路。
【請求項24】
前記手段は、前記DCOに供給されるデジタルチューニングワードの前記ストリームを生成するためにデジタル値のストリームをアップサンプリングするためのものである請求項22に記載の回路。
【請求項25】
マルチレートデジタル位相同期ループ(DPLL)を制御することをコンピュータに行わせるための符号を備えるコンピュータによって読み取り可能な媒体を備え、前記マルチレートDPLLは、(デジタル制御発振器)DCO出力信号を受信し及び第1の周波数でデジタル値の第1のストリームを出力する時間−デジタル変換器(TDC)を含み、前記マルチレートDPLLは、デジタル値の前記第1のストリームを前記TDCから受信し及び第2の周波数でデジタル値の第2のストリームを出力するダウンサンプリング回路を含み、前記第2のストリームは、前記マルチレートDPLLの位相検出加算器に供給される、コンピュータプログラム製品。
【請求項26】
前記コンピュータは、第1の集積回路内のプロセッサであり、前記コンピュータによって読み取り可能な媒体は、前記プロセッサによってアクセス可能である前記第1の集積回路内のメモリであり、前記DPLLは、第2の集積回路内に配置され、前記符号は、前記第1の集積回路から前記第2の集積回路にシリアルバスを介して制御パラメータを送信することによって少なくとも部分的に前記DPLLを制御することを前記コンピュータに行わせる請求項25に記載のコンピュータプログラム製品。
【請求項27】
前記符号は、シリアルバスを介して制御パラメータを送信させることによって少なくとも部分的に前記マルチレートDPLLを制御する請求項25に記載のコンピュータプログラム製品。
【請求項28】
前記制御パラメータは、前記第1の周波数を設定するために用いられる請求項27に記載のコンピュータプログラム製品。
【請求項29】
前記制御パラメータは、前記ダウンサンプリング回路をコンフィギュレーションするために用いられる請求項27に記載のコンピュータプログラム製品。
【請求項30】
前記制御パラメータは、前記第2の周波数を設定するために用いられる請求項27に記載のコンピュータプログラム製品。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
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【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公表番号】特表2012−529256(P2012−529256A)
【公表日】平成24年11月15日(2012.11.15)
【国際特許分類】
【出願番号】特願2012−514207(P2012−514207)
【出願日】平成22年6月4日(2010.6.4)
【国際出願番号】PCT/US2010/037530
【国際公開番号】WO2010/141909
【国際公開日】平成22年12月9日(2010.12.9)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公表日】平成24年11月15日(2012.11.15)
【国際特許分類】
【出願日】平成22年6月4日(2010.6.4)
【国際出願番号】PCT/US2010/037530
【国際公開番号】WO2010/141909
【国際公開日】平成22年12月9日(2010.12.9)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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