同期回路、同期方法、および受信システム
【課題】受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにする。
【解決手段】周波数・位相同期回路においては、主PLL回路31−1によって同期検波を継続しながら、副PLL回路31−2によって、ループゲインを順次変化させて制御誤差値の計測が行われる。2系統のPLL回路である主PLL回路31−1と副PLL回路31−2は、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。また、主PLL回路31−1に設定しているループゲインよりも小さい制御誤差値を求めることができるループゲインが見つかる度に、主PLL回路31−1のループゲインを副PLL回路31−2のループゲインで置き換えていくことが行われる。本発明は、デジタルテレビジョン放送を受信するテレビジョン受像機、録画機器に適用することができる。
【解決手段】周波数・位相同期回路においては、主PLL回路31−1によって同期検波を継続しながら、副PLL回路31−2によって、ループゲインを順次変化させて制御誤差値の計測が行われる。2系統のPLL回路である主PLL回路31−1と副PLL回路31−2は、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。また、主PLL回路31−1に設定しているループゲインよりも小さい制御誤差値を求めることができるループゲインが見つかる度に、主PLL回路31−1のループゲインを副PLL回路31−2のループゲインで置き換えていくことが行われる。本発明は、デジタルテレビジョン放送を受信するテレビジョン受像機、録画機器に適用することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、同期回路、同期方法、および受信システムに関し、特に、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにした同期回路、同期方法、および受信システムに関する。
【背景技術】
【0002】
近年、携帯電話機による通信、衛星波または地上波のデジタル放送、無線LAN(Local Area Network)通信といった、無線デジタル伝送技術の発展がめざましい。無線デジタル伝送システムにおいては、高い伝送品質を実現するため、搬送波に対する安定した同期確立、および、同期確立後の周波数や位相の変動に対する同期捕捉が極めて重要になる。
【0003】
同期確立や同期捕捉のためには、受信機の局部発振器において発生した局部発振信号と、受信信号との周波数差および位相差を高い精度で検出し、それらを減少させるように受信信号の周波数と位相を補正する同期回路が必要になる。周波数と位相の同期を確立する同期回路として、PLL(Phase-Locked Loop)を用いた回路がよく用いられる。
【0004】
図1は、デジタルPLLを用いた周波数・位相同期回路を含む、従来の受信機の構成の一部を示す図である。
【0005】
図1に示すように、受信機には、RF(Radio Frequency)回路2と復調回路3が設けられる。アンテナ1において電波が受信されることによって得られた受信信号はRF回路2の乗算器2−1に入力される。
【0006】
乗算器2−1は、局部発振器2−2から供給された局部発振信号と、アンテナ1から供給された受信信号を乗算し、得られた信号をLPF(Low Pass Filter)2−3に供給する。
【0007】
局部発振器2−2は、局部発振信号を生成し、乗算器2−1に出力する。
【0008】
LPF2−3は、乗算器2−1から出力される乗算信号を入力し、低域周波数成分のみを通過させるフィルタリング処理を行い、A/D(Analog/Digital)変換器2−4に出力する。
【0009】
PSK(Phase Shift Keying)変調などで変調が施されている受信信号の周波数をfc、位相をθc、局部発振器2−2により生成された局部発振信号の周波数をf0、位相をθ0とすると、LPFから出力される信号には、fc−f0に相当する周波数差Δfが含まれ、θc−θ0に相当する位相差θが含まれる。
【0010】
A/D変換器2−4は、LPF2−3から出力された信号に対してA/D変換を施す。A/D変換が施されることによって得られたデジタルの受信信号である受信信号riは復調回路3に供給される。iは、その受信信号が何番目のシンボルの信号であるのかを表す。
【0011】
受信信号riには、2πΔft+θとして表される位相誤差が含まれる。
【0012】
図2は、図1の復調回路3に設けられる、デジタルPLLを用いた周波数・位相同期回路の構成を示す図である。
【0013】
図2に示すように、周波数・位相同期回路は、PLL回路11と乗算器12から構成される。PLL回路11は、乗算器21、位相誤差検出器22、ループフィルタ23、および数値制御発振器(NCO)24から構成される。
【0014】
PSK変調が施されている受信信号riは、PLL回路11の乗算器21と、乗算器12にそれぞれ入力される。
【0015】
PLL回路11の乗算器21は、数値制御発振器24から供給された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、乗算して得られた信号を位相誤差検出器22に出力する。
【0016】
位相誤差検出器22は、乗算器21が出力する信号に残留する位相誤差を検出し、ループフィルタ23に出力する。
【0017】
例えば、受信信号riが既知シンボルの信号である場合、位相誤差検出器22は、乗算器21の出力信号によって表されるシンボルの位相と、既知シンボルの位相との差を位相誤差として検出する。また、受信信号riが既知シンボルの信号ではない場合、位相誤差検出器22は、乗算器21の出力信号によって表される実際のシンボルの位相と、その硬判定結果のシンボルの位相との差を位相誤差として検出する。
【0018】
ループフィルタ23は比例積分型のループフィルタであり、位相誤差検出器22が出力する位相誤差の検出値にフィルタリングを施し、数値制御発振器24に出力する。
【0019】
詳細には、ループフィルタ23の乗算器23−1は、位相誤差検出器22から供給された位相誤差の検出値を、設定されているループゲインG1に従ってG1倍し、乗算器23−2と加算器23−4に出力する。
【0020】
乗算器23−2は、乗算器23−1から供給された、G1倍された位相誤差の検出値を、設定されているループゲインG2に従ってG2倍し、積分器23−3に出力する。乗算器23−1、乗算器23−2は、入力信号に対してループゲインG1またはG2の重みを付加する重み付け乗算器である。
【0021】
積分器23−3は、乗算器23−2の出力を積分し、加算器23−4に出力する。
【0022】
加算器23−4は、乗算器23−1の出力と積分器23−3の出力を加算し、フィルタリング結果として数値制御発振器24に出力する。
【0023】
数値制御発振器24は、ループフィルタ23のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器21と乗算器12に出力する。
【0024】
乗算器12は、数値制御発振器24から出力された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、得られた信号を同期検波信号diとして出力する。
【0025】
ところで、ループフィルタ23のループゲインG1,G2は、ループフィルタ23の特性であるフィルタ帯域を決定する。ループフィルタ23の帯域とPLL回路11の性能については、以下のような関係を有することが知られている。
【0026】
ループフィルタ23の帯域が広い場合、位相誤差変動への追従性が上がる一方で、同期検波信号に含まれるジッタ量が多くなる。逆に、ループフィルタ23の帯域が狭い場合、位相誤差変動への追従性は落ちるが、同期検波信号に含まれるジッタ量は少なくなる。
【先行技術文献】
【特許文献】
【0027】
【特許文献1】特開2009−26426号公報
【発明の概要】
【発明が解決しようとする課題】
【0028】
現実の無線デジタル伝送の受信機においては、局部発振器(図1の局部発振器2−2)の温度依存特性などの受信機特性の固体差や、RF回路(図1のRF回路2)内での意図せぬ発振などの時間変動により、受信信号の位相と周波数に雑音が生じる。最適な同期捕捉性能を実現するためには、受信機特性の固体差や時間変動に応じた、適切なループゲインを設定する必要がある。
【0029】
従来の周波数・位相同期回路に設けられるPLL回路のループゲインは固定の値になっており、あらゆる受信機に用いた場合において最適な同期捕捉性能を実現するものとはなっていない。
【0030】
本発明はこのような状況に鑑みてなされたものであり、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにするものである。
【課題を解決するための手段】
【0031】
本発明の第1の側面の同期回路は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0032】
前記第1のPLL回路には、位相制御後の信号に残留する位相誤差を検出する第1の検出回路と、前記第1の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第1のループフィルタと、前記第1のループフィルタによるフィルタ処理の結果に応じて前記第1の位相制御信号を出力する第1の発振回路と、前記第1の発振回路から出力された前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第1の検出回路に出力する前記第1の出力回路とを設け、前記第2のPLL回路には、位相制御後の信号に残留する位相誤差を検出する第2の検出回路と、前記第2の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第2のループフィルタと、前記第2のループフィルタによるフィルタ処理の結果に応じて前記第2の位相制御信号を出力する第2の発振回路と、前記第2の発振回路から出力された前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第2の検出回路に出力する前記第2の出力回路とを設けることができる。
【0033】
前記第1のループフィルタには、前記第1の検出回路により検出された位相誤差に第1のループゲインを乗算する第1の乗算回路と、前記第1の乗算回路による乗算後の位相誤差に第2のループゲインを乗算する第2の乗算回路と、前記第1の乗算回路による乗算後の位相誤差と、前記第2の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第1の発振回路に出力する第1の加算回路とを設け、前記第2のループフィルタには、前記第2の検出回路により検出された位相誤差に第3のループゲインを乗算する第3の乗算回路と、前記第3の乗算回路による乗算後の位相誤差に第4のループゲインを乗算する第4の乗算回路と、前記第3の乗算回路による乗算後の位相誤差と、前記第4の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第2の発振回路に出力する第2の加算回路とを設けることができる。
【0034】
前記制御回路には、前記第1のループゲインと前記第3のループゲインの値としてそれぞれ異なる値を設定させることができる。
【0035】
本発明の第1の側面の同期方法は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を第1のPLL回路から出力し、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を第2のPLL回路から出力し、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第1の出力回路から出力し、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第2の出力回路から出力し、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を第1の検出回路において検出し、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を第2の検出回路において検出し、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定するステップを含む。
【0036】
本発明の第2の側面の受信システムは、伝送路を介して送信されてきた信号を取得する取得手段と、前記取得手段により取得された信号に対して同期検波処理を含む処理を行う伝送路復号処理手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0037】
本発明の第3の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号に対して、送信対象のデータを復号する処理を施す情報源復号処理手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0038】
本発明の第4の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号に基づいて、画像または音声を出力する出力手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0039】
本発明の第5の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号を記録する記録手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0040】
本発明においては、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号が第1のPLL回路から出力され、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号が第2のPLL回路から出力される。また、前記第1の位相制御信号に基づいて前記受信信号の位相が制御され、位相制御後の信号が第1の出力回路から出力され、前記第2の位相制御信号に基づいて前記受信信号の位相が制御され、位相制御後の信号が第2の出力回路から出力される。前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差が第1の検出回路において検出され、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差が第2の検出回路において検出される。前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値が設定される。
【発明の効果】
【0041】
本発明によれば、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができる。
【図面の簡単な説明】
【0042】
【図1】従来の受信機に設けられる構成の一部を示す図である。
【図2】従来の周波数・位相同期回路の構成例を示す図である。
【図3】本発明の一実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図4】ループゲイン制御処理について説明するフローチャートである。
【図5】本発明の他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図6】本発明のさらに他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図7】受信システムの第1の構成例を示すブロック図である。
【図8】受信システムの第2の構成例を示すブロック図である。
【図9】受信システムの第3の構成例を示すブロック図である。
【図10】コンピュータの構成例を示すブロック図である。
【発明を実施するための形態】
【0043】
[周波数・位相同期回路の構成例]
図3は、本発明の一実施形態に係る周波数・位相同期回路の構成例を示す図である。
【0044】
図3に示す周波数・位相同期回路が、図1に示す構成と同じ構成を有する受信機の復調回路3に設けられる。
【0045】
図3に示す周波数・位相同期回路の構成は、主に、同じ構成を有するPLLが一つ追加されることによって主副2系統のPLL回路が設けられる点、2系統のPLL回路内のループフィルタのループゲインが可変になっている点、および、ループゲインを制御する構成が追加して設けられている点が、図2の従来の回路構成と異なる。
【0046】
2系統のPLL回路である主PLL回路31−1と副PLL回路31−2は、それぞれ、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。それぞれに設けられるループフィルタのループゲインとして同じ値が設定され、同じ信号が入力された場合、主PLL回路31−1から出力される信号と副PLL回路31−2から出力される信号は一致する。
【0047】
後述するように、主PLL回路31−1は、同期検波を実際に行うための回路であり、副PLL回路31−2は、主PLL回路31−1のループフィルタの特性を規定するループゲインを決定するためのいわばトライアルを行うための回路である。
【0048】
i番目(iシンボル目)の信号である受信信号riは、主PLL回路31−1の乗算器41−1、副PLL回路31−2の乗算器41−2、および、乗算器32に入力される。受信信号riには、上述したように2πΔft+θとして表される位相誤差が含まれる。
【0049】
主PLL回路31−1の乗算器41−1は、数値制御発振器44−1から供給された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、得られた信号を位相誤差検出器42−1に出力する。乗算器41−1から出力される信号は、乗算器32から出力される、位相制御の信号である同期検波信号dmain,iと同じ信号になる。
【0050】
位相誤差検出器42−1は、乗算器41−1が出力する信号に残留する位相誤差を検出し、主位相誤差検出値emain,iを出力する。位相誤差検出器42−1においては、図2の位相誤差検出器22と同様にして位相誤差の検出が行われる。後述する副PLL回路31−2の位相誤差検出器42−2においても同様である。
【0051】
位相誤差検出器42−1から出力された主位相誤差検出値emain,iは、ループフィルタ43−1の乗算器51−1と、PLL制御誤差比較部33の主PLL制御誤差検出器61に供給される。
【0052】
ループフィルタ43−1は比例積分型のループフィルタであり、位相誤差検出器42−1が出力する主位相誤差検出値emain,iにフィルタリングを施し、数値制御発振器44−1に出力する。
【0053】
詳細には、ループフィルタ43−1の乗算器51−1は、主位相誤差検出値emain,iを、ループゲイン制御部34により設定されたループゲインG1mainに従ってG1main倍し、乗算器52−1と加算器54−1に出力する。
【0054】
乗算器52−1は、乗算器51−1から供給された、G1main倍された主位相誤差検出値emain,iをさらにG2倍し、積分器53−1に出力する。
【0055】
積分器53−1は、乗算器52−1の出力を積分し、加算器54−1に出力する。
【0056】
加算器54−1は、乗算器51−1の出力と積分器53−1の出力を加算し、フィルタリング結果として数値制御発振器44−1に出力する。
【0057】
数値制御発振器44−1は、ループフィルタ43−1のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器41−1と乗算器32に出力する。
【0058】
乗算器32は、主PLL回路31−1の数値制御発振器44−1から供給された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、得られた信号を同期検波信号dmain,iとして出力する。
【0059】
副PLL回路31−2においても、主PLL回路31−1に入力される信号と同じ受信信号riを対象として同様の処理が行われる。
【0060】
すなわち、副PLL回路31−2の乗算器41−2は、数値制御発振器44−2から供給された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、得られた信号を位相誤差検出器42−2に出力する。
【0061】
位相誤差検出器42−2は、乗算器41−2が出力する信号に残留する位相誤差を検出し、副位相誤差検出値esub,iを出力する。位相誤差検出器42−2から出力された副位相誤差検出値esub,iは、ループフィルタ43−2の乗算器51−2と、PLL制御誤差比較部33の副PLL制御誤差検出器62に供給される。
【0062】
ループフィルタ43−2の乗算器51−2は、副位相誤差検出値esub,iを、ループゲイン制御部34により設定されたループゲインG1subに従ってG1sub倍し、乗算器52−2と加算器54−2に出力する。
【0063】
例えば、乗算器51−2には、ループゲインG1subとして、主PLL回路31−1の乗算器51−1に設定されたループゲインG1mainとは異なる値が設定される。
【0064】
乗算器52−2は、乗算器51−2から供給された、G1sub倍された副位相誤差検出値esub,iをさらにG2倍し、積分器53−2に出力する。主PLL回路31−1の乗算器52−1と、副PLL回路31−2の乗算器52−2においては、同じループゲインを用いて重み付けが行われることになる。ループゲインG2は、予め設定された固定の値である。
【0065】
積分器53−2は、乗算器52−2の出力を積分し、加算器54−2に出力する。
【0066】
加算器54−2は、乗算器51−2の出力と積分器53−2の出力を加算し、フィルタリング結果として数値制御発振器44−2に出力する。
【0067】
数値制御発振器44−2は、ループフィルタ43−2のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器41−2に出力する。
【0068】
PLL制御誤差比較部33の主PLL制御誤差検出器61は、受信信号riが入力される毎に主PLL回路31−1の位相誤差検出器42−1により検出され、供給されてくる主位相誤差検出値emain,iを受信する。主PLL制御誤差検出器61は、所定の数のシンボルの受信信号riを対象として得られた主位相誤差検出値emain,iに基づいて、主位相誤差検出値emain,iの分散値を算出し、制御誤差値vmainとして比較器63に出力する。
【0069】
乗算器41−1による乗算結果、すなわち主PLL回路31−1における位相制御後の信号に残留する位相誤差の検出値である主位相誤差検出値emain,iに基づいて算出される値であるから、制御誤差値vmainは、主PLL回路31−1による位相制御の誤差を表す。
【0070】
副PLL制御誤差検出器62は、受信信号riが入力される毎に副PLL回路31−2の位相誤差検出器42−2により検出され、供給されてくる副位相誤差検出値esub,iを受信する。副PLL制御誤差検出器62は、所定の数のシンボルの受信信号riを対象として得られた副位相誤差検出値esub,iに基づいて、副位相誤差検出値esub,iの分散値を算出し、制御誤差値vsubとして比較器63に出力する。
【0071】
乗算器41−2による乗算結果、すなわち副PLL回路31−2における位相制御後の信号に残留する位相誤差の検出値である副位相誤差検出値esub,iに基づいて算出される値であるから、制御誤差値vsubは、副PLL回路31−2による位相制御の誤差を表す。
【0072】
比較器63は、主PLL制御誤差検出器61から供給された制御誤差値vmainと、副PLL制御誤差検出器62から供給された制御誤差値vsubの大小の比較結果を、比較結果出力通知がタイマ64から供給されることに応じてループゲイン制御部34に出力する。
【0073】
上述したように、主PLL回路31−1のループフィルタ43−1と副PLL回路31−2のループフィルタ43−2においては、それぞれ異なるループゲインであるループゲインG1main,G1subが用いられる。従って、主PLL制御誤差検出器61により算出される制御誤差値vmainと、副PLL制御誤差検出器62により算出される制御誤差値vsubには、ループゲインG1main,G1subの差に応じた差が現れる。
【0074】
タイマ64は、初期化フラグがループゲイン制御部34から供給されることに応じて時間の計測を開始し、所定の時間が経過したタイミングで、比較完了通知をループゲイン制御部34に出力する。タイマ64には制御誤差値の算出にかかる時間が予め設定されており、その時間の計測がタイマ64により行われる。また、タイマ64は、比較完了通知をループゲイン制御部34に出力するのと同時に、比較結果出力通知を比較器63に出力する。
【0075】
ループゲイン制御部34は、内部にループゲイン制御シーケンサを持ち、主PLL回路31−1と副PLL回路31−2の動作状況を監視しながら、最適なループゲインをそれぞれのループフィルタに設定する。
【0076】
例えば、ループゲイン制御部34は、主PLL制御誤差検出器61により算出された制御誤差値vmainの方が、副PLL制御誤差検出器62により算出された制御誤差値vsubより大きい場合、それまで設定していたループゲインG1mainに替えて、ループゲインG1subと同じ値を主PLL回路31−1のループフィルタ43−1に設定する。
【0077】
制御誤差値vmainの方が制御誤差値vsubより大きいということは、副PLL回路31−2のループフィルタ43−2に設定したループゲインG1subを設定した方が、より誤差の少ない同期捕捉を行うことができることを意味する。従って、この場合、主PLL回路31−1のループフィルタ43−1のループゲインG1mainが、ループゲインG1subによって置き換えられる。
【0078】
また、ループゲイン制御部34は、副PLL制御誤差検出器62により算出された制御誤差値vsubの方が、主PLL制御誤差検出器61により算出された制御誤差値vmainより大きい場合、主PLL回路31−1のループフィルタ43−1のループゲインG1mainをそのままに、ループゲインG1subの方を変更する。
【0079】
制御誤差値vsubの方が制御誤差値vmainより大きいということは、ループゲインG1mainをそのまま用いても、ループゲインG1subを用いる場合より、より誤差の少ない同期捕捉を行うことができることを意味する。従って、この場合、主PLL回路31−1のループフィルタ43−1のループゲインG1mainを、ループゲインG1subによって置き換えることは行われない。
【0080】
[周波数・位相同期回路の動作]
図4のフローチャートを参照して、図3の周波数・位相同期回路において行われるループゲイン制御処理について説明する。
【0081】
ステップS1において、ループゲイン制御部34は、主PLL回路31−1のループゲインG1mainにG1initを設定し、副PLL回路31−2のループゲインG1subにG1minを設定することによって、ループゲインの初期設定を行う。G1initは予め設定された初期値であり、G1minはG1subの設定範囲内の最小値である。
【0082】
主PLL回路31−1においては、設定されたループゲインG1mainに従って、受信信号riを対象とした同期検波が行われる。一方、副PLL回路31−2においては、主PLL回路31−1が同期検波を継続しているのと並行して、主PLL回路31−1が用いているループゲインG1mainとは異なるループゲインであるループゲインG1subに従って処理が行われる。主PLL回路31−1により検出された主位相誤差検出値emain,iと、副PLL回路31−2により検出された副位相誤差検出値esub,iはPLL制御誤差比較部33に供給される。
【0083】
ループゲインの初期設定を行った後、ステップS2において、ループゲイン制御部34は、PLL制御誤差比較部33に対して初期化フラグを出力する。
【0084】
初期化フラグを受信したPLL制御誤差比較部33においては、それまでの制御誤差値の比較結果と内部タイマの計測値がリセットされる。
【0085】
また、PLL制御誤差比較部33の主PLL制御誤差検出器61においては、主PLL回路31−1により検出された主位相誤差検出値emain,iに基づいて制御誤差値vmainが算出される。副PLL制御誤差検出器62においては、副PLL回路31−2により検出された副位相誤差検出値esub,iに基づいて制御誤差値vsubが算出される。
【0086】
タイマ64においては、リセット後にタイムカウントが開始され、制御誤差値vmain,vsubの算出に必要な時間が経過したとき、ループゲイン制御部34に対して比較完了通知が出力され、それと同時に、比較器63に対して比較結果出力命令が出力される。比較結果出力命令が供給されることに応じて、比較器63からループゲイン制御部34に対して、制御誤差値vmain,vsubの大小の比較結果が出力される。
【0087】
ステップS3において、ループゲイン制御部34は、比較完了通知がタイマ64から供給された否かを判定する。
【0088】
比較完了通知がタイマ64から供給されていないとステップS3において判定した場合、ステップS4において、ループゲイン制御部34は、一連の処理(シーケンサ)を終了するか否かを判定する。
【0089】
一連の処理を終了しないとステップS4において判定した場合、ステップS5において、ループゲイン制御部34は、タイマ64からの完了通知を検出するポーリングを一定の時間間隔で行い、待機する。
【0090】
一方、比較完了通知が供給されたとステップS3において判定した場合、ステップS6において、ループゲイン制御部34は、比較器63から供給された比較結果に基づいて、vmain>vsubであるか否かを判定する。
【0091】
vmain>vsubであるとステップS6において判定した場合、ステップS7において、ループゲイン制御部34は、主PLL回路31−1のループゲインG1mainとして、副PLL回路31−2のループゲインとしていま設定しているG1subを設定する。すなわち、ループゲインG1subを用いた方が、ループゲインG1mainを用いるより位相誤差が少なくなるから、それまで設定されていたループゲインG1mainに替えて、ループゲインG1subが主PLL回路31−1に設定される。
【0092】
一方、vmain>vsubではなく、vmain≦vsubであるとステップS6において判定された場合、ステップS7の処理はスキップされる。
【0093】
ステップS8において、ループゲイン制御部34は、副PLL回路31−2のループゲインG1subとしてG1sub+αを設定して更新する。αは、ループゲインG1(G1main,G1sub)を量子化した最小ステップに相当するゲイン量である。
【0094】
ステップS9において、ループゲイン制御部34は、更新後のループゲインG1subが、設定範囲内の最大値G1maxを超えるか否かを判定する。
【0095】
ループゲインG1subが最大値G1maxを超えるとステップS9において判定した場合、ステップS10において、ループゲイン制御部34は、再び、設定範囲内の最小値であるG1minをループゲインG1subとして設定する。
【0096】
一方、ループゲインG1subが最大値G1maxを超えないとステップS9において判定された場合、ステップS10の処理はスキップされる。
【0097】
ステップS9においてループゲインG1subが最大値G1maxを超えないと判定された後、または、ステップS10において最小値G1minが設定された後、ステップS2に戻り、以上の処理が繰り返される。
【0098】
上位の制御部などによる指示に応じて、一連の処理を終了するとステップS4において判定された場合、処理は終了される。
【0099】
以上のように、図3の周波数・位相同期回路においては、主PLL回路31−1によって同期検波を継続しながら、副PLL回路31−2によって、ループゲインを順次変化させて制御誤差値の計測が行われる。また、主PLL回路31−1に設定しているループゲインよりも小さい位相誤差を求めることができるループゲインが見つかる度に、主PLL回路31−1のループゲインを副PLL回路31−2のループゲインで置き換えていくことが行われる。
【0100】
これにより、実際の同期検波に用いる主PLL回路31−1のループゲインを自動的に最適化することが可能になる。従って、受信機特性の固体差や時間変動に依存することのない、伝送品質の劣化が少ない周波数・位相同期を実現することができる。
【0101】
[変形例]
図5は、本発明の他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【0102】
図5に示すように、検出された位相誤差に対する直接の乗算に用いられるループゲインG1と、ループゲインG1を用いた乗算後の位相誤差に対する乗算に用いられるループゲインG2のうちの、ループゲインG2の方を可変にするようにしてもよい。
【0103】
すなわち、図5のループゲイン制御部34は、制御誤差値vmainと制御誤差値vsubに基づいて、主PLL回路31−1のループゲインG2mainと、副PLL回路31−2のループゲインG2subを制御する。ループゲインG2mainは、主PLL回路31−1の乗算器52−1に設定されているループゲインであり、ループゲインG2subは、副PLL回路31−2の乗算器52−2に設定されているループゲインである。
【0104】
ループゲイン制御部34は、制御誤差値vmainの方が制御誤差値vsubより大きい場合、それまで設定していたループゲインG2mainに替えて、ループゲインG2subと同じ値を主PLL回路31−1のループフィルタ43−1に設定する。
【0105】
また、図6に示すように、ループゲインG1とG2の両方を可変にすることによって、主PLL回路31−1と副PLL回路31−2に設けられるループフィルタのそれぞれの特性を変えるようにしてもよい。
【0106】
図6のループゲイン制御部34は、制御誤差値vmainと制御誤差値vsubに基づいて、主PLL回路31−1のループゲインG1main,G2mainと、副PLL回路31−2のループゲインG1sub,G2subをそれぞれ制御する。
【0107】
以上においては、位相誤差検出値の分散値が制御誤差値として用いられるものとしたが、位相誤差検出値の平均などの、位相誤差検出値に基づいて算出される他の値が制御誤差値として用いられるようにしてもよい。
【0108】
図7は、本発明の周波数・位相同期回路を適用した受信システムの第1実施の形態の構成例を示すブロック図である。
【0109】
図7の受信システムは、取得部101、伝送路復号処理部102、および情報源復号処理部103から構成される。
【0110】
取得部101は、地上デジタル放送、衛星デジタル放送、CATV網、インターネットその他のネットワーク等の図示せぬ伝送路を介して信号を取得し、伝送路復号処理部102に供給する。
【0111】
伝送路復号処理部102は、取得部101が伝送路を介して取得した信号に対して、同期検波と誤り訂正を含む伝送路復号処理を施し、その結果得られる信号を情報源復号処理部103に供給する。すなわち、伝送路復号処理部102には、図3等に示す周波数・位相同期回路の構成が含まれており、その周波数・位相同期回路において、上述した同期検波が行われる。
【0112】
情報源復号処理部103は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張し、送信対象のデータを取得する処理を含む情報源復号処理を施す。
【0113】
すなわち、取得部101が伝送路を介して取得した信号には、画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがある。その場合、情報源復号処理部103は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理等の情報源復号処理を施す。
【0114】
なお、取得部101が伝送路を介して取得した信号に圧縮符号化が施されていない場合、情報源復号処理部103では、圧縮された情報を元の情報に伸張する処理は行われない。ここで、伸張処理としては、例えば、MPEGデコード等がある。また、情報源復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
【0115】
図7の受信システムは、例えば、デジタルテレビジョン放送を受信するテレビチューナ等に適用することができる。なお、取得部101、伝送路復号処理部102、および情報源復号処理部103は、それぞれ、1つの独立した装置(ハードウェア(IC(Integrated Circuit)等))、又はソフトウェアモジュール)として構成することが可能である。
【0116】
また、取得部101、伝送路復号処理部102、および、情報源復号処理部103については、それらの3つのセットを1つの独立した装置として構成することが可能である。取得部101と伝送路復号処理部102とのセットを1つの独立した装置として構成することも可能であるし、伝送路復号処理部102と情報源復号処理部103とのセットを1つの独立した装置として構成することも可能である。
【0117】
図8は、本発明の周波数・位相同期回路を適用した受信システムの第2実施の形態の構成例を示すブロック図である。
【0118】
図8に示す構成のうち、図7に示す構成と対応する構成については、同一の符号を付してあり、その説明は適宜省略する。
【0119】
図8の受信システムの構成は、取得部101、伝送路復号処理部102、および情報源復号処理部103を有する点で図7の構成と共通し、出力部111が新たに設けられている点で図7の構成と相違する。
【0120】
出力部111は、例えば、画像を表示する表示装置や音声を出力するスピーカであり、情報源復号処理部103から出力される信号としての画像や音声等を出力する。すなわち、出力部111は、画像を表示し、あるいは、音声を出力する。
【0121】
図8の受信システムは、例えば、デジタル放送としてのテレビジョン放送を受信するTVや、ラジオ放送を受信するラジオ受信機等に適用することができる。
【0122】
なお、取得部101において取得された信号に圧縮符号化が施されていない場合、伝送路復号処理部102が出力する信号が、直接、出力部111に供給される。
【0123】
図9は、本発明の周波数・位相同期回路を適用した受信システムの第3実施の形態の構成例を示すブロック図である。
【0124】
図9に示す構成のうち、図7に示す構成と対応する構成については同一の符号を付してあり、その説明は適宜省略する。
【0125】
図9の受信システムの構成は、取得部101、および伝送路復号処理部102を有する点で図7の構成と共通し、情報源復号処理部103が設けられておらず、記録部121が新たに設けられている点で図7の構成と相違する。
【0126】
記録部121は、伝送路復号処理部102が出力する信号(例えば、MPEGのTSのTSパケット)を、光ディスクや、ハードディスク(磁気ディスク)、フラッシュメモリ等の記録(記憶)媒体に記録する(記憶させる)。
【0127】
以上のような図9の受信システムは、テレビジョン放送を録画するレコーダ機器等に適用することができる。
【0128】
なお、情報源復号処理部103を設け、情報源復号処理部103で情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を記録部121で記録するようにしてもよい。
【0129】
上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。
【0130】
図10は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。
【0131】
CPU(Central Processing Unit)151、ROM(Read Only Memory)152、RAM(Random Access Memory)153は、バス154により相互に接続されている。
【0132】
バス154には、さらに、入出力インタフェース155が接続されている。入出力インタフェース155には、キーボード、マウスなどよりなる入力部156、ディスプレイ、スピーカなどよりなる出力部157が接続される。また、入出力インタフェース155には、ハードディスクや不揮発性のメモリなどよりなる記憶部158、ネットワークインタフェースなどよりなる通信部159、リムーバブルメディア161を駆動するドライブ160が接続される。
【0133】
以上のように構成されるコンピュータでは、CPU151が、例えば、記憶部158に記憶されているプログラムを入出力インタフェース155およびバス154を介してRAM153にロードして実行することにより、上述した一連の処理が行われる。
【0134】
CPU151が実行するプログラムは、例えばリムーバブルメディア161に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部158にインストールされる。
【0135】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【0136】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【0137】
31−1 主PLL回路, 31−2 副PLL回路, 32 乗算器, 33 PLL制御誤差比較部, 34 ループゲイン制御部, 41−1,41−2 乗算器, 42−1,42−2 位相誤差検出器, 43−1,43−2 ループフィルタ, 44−1,44−2 数値制御発振器, 51−1,51−2 乗算器, 52−1,52−2 乗算器, 53−1,53−2 積分器, 54−1,54−2 加算器, 61 主PLL制御誤差検出器, 62 副PLL制御誤差検出器, 63 比較器, 64 タイマ
【技術分野】
【0001】
本発明は、同期回路、同期方法、および受信システムに関し、特に、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにした同期回路、同期方法、および受信システムに関する。
【背景技術】
【0002】
近年、携帯電話機による通信、衛星波または地上波のデジタル放送、無線LAN(Local Area Network)通信といった、無線デジタル伝送技術の発展がめざましい。無線デジタル伝送システムにおいては、高い伝送品質を実現するため、搬送波に対する安定した同期確立、および、同期確立後の周波数や位相の変動に対する同期捕捉が極めて重要になる。
【0003】
同期確立や同期捕捉のためには、受信機の局部発振器において発生した局部発振信号と、受信信号との周波数差および位相差を高い精度で検出し、それらを減少させるように受信信号の周波数と位相を補正する同期回路が必要になる。周波数と位相の同期を確立する同期回路として、PLL(Phase-Locked Loop)を用いた回路がよく用いられる。
【0004】
図1は、デジタルPLLを用いた周波数・位相同期回路を含む、従来の受信機の構成の一部を示す図である。
【0005】
図1に示すように、受信機には、RF(Radio Frequency)回路2と復調回路3が設けられる。アンテナ1において電波が受信されることによって得られた受信信号はRF回路2の乗算器2−1に入力される。
【0006】
乗算器2−1は、局部発振器2−2から供給された局部発振信号と、アンテナ1から供給された受信信号を乗算し、得られた信号をLPF(Low Pass Filter)2−3に供給する。
【0007】
局部発振器2−2は、局部発振信号を生成し、乗算器2−1に出力する。
【0008】
LPF2−3は、乗算器2−1から出力される乗算信号を入力し、低域周波数成分のみを通過させるフィルタリング処理を行い、A/D(Analog/Digital)変換器2−4に出力する。
【0009】
PSK(Phase Shift Keying)変調などで変調が施されている受信信号の周波数をfc、位相をθc、局部発振器2−2により生成された局部発振信号の周波数をf0、位相をθ0とすると、LPFから出力される信号には、fc−f0に相当する周波数差Δfが含まれ、θc−θ0に相当する位相差θが含まれる。
【0010】
A/D変換器2−4は、LPF2−3から出力された信号に対してA/D変換を施す。A/D変換が施されることによって得られたデジタルの受信信号である受信信号riは復調回路3に供給される。iは、その受信信号が何番目のシンボルの信号であるのかを表す。
【0011】
受信信号riには、2πΔft+θとして表される位相誤差が含まれる。
【0012】
図2は、図1の復調回路3に設けられる、デジタルPLLを用いた周波数・位相同期回路の構成を示す図である。
【0013】
図2に示すように、周波数・位相同期回路は、PLL回路11と乗算器12から構成される。PLL回路11は、乗算器21、位相誤差検出器22、ループフィルタ23、および数値制御発振器(NCO)24から構成される。
【0014】
PSK変調が施されている受信信号riは、PLL回路11の乗算器21と、乗算器12にそれぞれ入力される。
【0015】
PLL回路11の乗算器21は、数値制御発振器24から供給された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、乗算して得られた信号を位相誤差検出器22に出力する。
【0016】
位相誤差検出器22は、乗算器21が出力する信号に残留する位相誤差を検出し、ループフィルタ23に出力する。
【0017】
例えば、受信信号riが既知シンボルの信号である場合、位相誤差検出器22は、乗算器21の出力信号によって表されるシンボルの位相と、既知シンボルの位相との差を位相誤差として検出する。また、受信信号riが既知シンボルの信号ではない場合、位相誤差検出器22は、乗算器21の出力信号によって表される実際のシンボルの位相と、その硬判定結果のシンボルの位相との差を位相誤差として検出する。
【0018】
ループフィルタ23は比例積分型のループフィルタであり、位相誤差検出器22が出力する位相誤差の検出値にフィルタリングを施し、数値制御発振器24に出力する。
【0019】
詳細には、ループフィルタ23の乗算器23−1は、位相誤差検出器22から供給された位相誤差の検出値を、設定されているループゲインG1に従ってG1倍し、乗算器23−2と加算器23−4に出力する。
【0020】
乗算器23−2は、乗算器23−1から供給された、G1倍された位相誤差の検出値を、設定されているループゲインG2に従ってG2倍し、積分器23−3に出力する。乗算器23−1、乗算器23−2は、入力信号に対してループゲインG1またはG2の重みを付加する重み付け乗算器である。
【0021】
積分器23−3は、乗算器23−2の出力を積分し、加算器23−4に出力する。
【0022】
加算器23−4は、乗算器23−1の出力と積分器23−3の出力を加算し、フィルタリング結果として数値制御発振器24に出力する。
【0023】
数値制御発振器24は、ループフィルタ23のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器21と乗算器12に出力する。
【0024】
乗算器12は、数値制御発振器24から出力された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、得られた信号を同期検波信号diとして出力する。
【0025】
ところで、ループフィルタ23のループゲインG1,G2は、ループフィルタ23の特性であるフィルタ帯域を決定する。ループフィルタ23の帯域とPLL回路11の性能については、以下のような関係を有することが知られている。
【0026】
ループフィルタ23の帯域が広い場合、位相誤差変動への追従性が上がる一方で、同期検波信号に含まれるジッタ量が多くなる。逆に、ループフィルタ23の帯域が狭い場合、位相誤差変動への追従性は落ちるが、同期検波信号に含まれるジッタ量は少なくなる。
【先行技術文献】
【特許文献】
【0027】
【特許文献1】特開2009−26426号公報
【発明の概要】
【発明が解決しようとする課題】
【0028】
現実の無線デジタル伝送の受信機においては、局部発振器(図1の局部発振器2−2)の温度依存特性などの受信機特性の固体差や、RF回路(図1のRF回路2)内での意図せぬ発振などの時間変動により、受信信号の位相と周波数に雑音が生じる。最適な同期捕捉性能を実現するためには、受信機特性の固体差や時間変動に応じた、適切なループゲインを設定する必要がある。
【0029】
従来の周波数・位相同期回路に設けられるPLL回路のループゲインは固定の値になっており、あらゆる受信機に用いた場合において最適な同期捕捉性能を実現するものとはなっていない。
【0030】
本発明はこのような状況に鑑みてなされたものであり、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにするものである。
【課題を解決するための手段】
【0031】
本発明の第1の側面の同期回路は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0032】
前記第1のPLL回路には、位相制御後の信号に残留する位相誤差を検出する第1の検出回路と、前記第1の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第1のループフィルタと、前記第1のループフィルタによるフィルタ処理の結果に応じて前記第1の位相制御信号を出力する第1の発振回路と、前記第1の発振回路から出力された前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第1の検出回路に出力する前記第1の出力回路とを設け、前記第2のPLL回路には、位相制御後の信号に残留する位相誤差を検出する第2の検出回路と、前記第2の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第2のループフィルタと、前記第2のループフィルタによるフィルタ処理の結果に応じて前記第2の位相制御信号を出力する第2の発振回路と、前記第2の発振回路から出力された前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第2の検出回路に出力する前記第2の出力回路とを設けることができる。
【0033】
前記第1のループフィルタには、前記第1の検出回路により検出された位相誤差に第1のループゲインを乗算する第1の乗算回路と、前記第1の乗算回路による乗算後の位相誤差に第2のループゲインを乗算する第2の乗算回路と、前記第1の乗算回路による乗算後の位相誤差と、前記第2の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第1の発振回路に出力する第1の加算回路とを設け、前記第2のループフィルタには、前記第2の検出回路により検出された位相誤差に第3のループゲインを乗算する第3の乗算回路と、前記第3の乗算回路による乗算後の位相誤差に第4のループゲインを乗算する第4の乗算回路と、前記第3の乗算回路による乗算後の位相誤差と、前記第4の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第2の発振回路に出力する第2の加算回路とを設けることができる。
【0034】
前記制御回路には、前記第1のループゲインと前記第3のループゲインの値としてそれぞれ異なる値を設定させることができる。
【0035】
本発明の第1の側面の同期方法は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を第1のPLL回路から出力し、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を第2のPLL回路から出力し、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第1の出力回路から出力し、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第2の出力回路から出力し、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を第1の検出回路において検出し、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を第2の検出回路において検出し、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定するステップを含む。
【0036】
本発明の第2の側面の受信システムは、伝送路を介して送信されてきた信号を取得する取得手段と、前記取得手段により取得された信号に対して同期検波処理を含む処理を行う伝送路復号処理手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0037】
本発明の第3の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号に対して、送信対象のデータを復号する処理を施す情報源復号処理手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0038】
本発明の第4の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号に基づいて、画像または音声を出力する出力手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0039】
本発明の第5の側面の受信システムは、伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、前記伝送路復号処理手段による処理後の信号を記録する記録手段とを備え、前記伝送路復号処理手段は、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路とを備える。
【0040】
本発明においては、入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号が第1のPLL回路から出力され、前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号が第2のPLL回路から出力される。また、前記第1の位相制御信号に基づいて前記受信信号の位相が制御され、位相制御後の信号が第1の出力回路から出力され、前記第2の位相制御信号に基づいて前記受信信号の位相が制御され、位相制御後の信号が第2の出力回路から出力される。前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差が第1の検出回路において検出され、前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差が第2の検出回路において検出される。前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値が設定される。
【発明の効果】
【0041】
本発明によれば、受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができる。
【図面の簡単な説明】
【0042】
【図1】従来の受信機に設けられる構成の一部を示す図である。
【図2】従来の周波数・位相同期回路の構成例を示す図である。
【図3】本発明の一実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図4】ループゲイン制御処理について説明するフローチャートである。
【図5】本発明の他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図6】本発明のさらに他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【図7】受信システムの第1の構成例を示すブロック図である。
【図8】受信システムの第2の構成例を示すブロック図である。
【図9】受信システムの第3の構成例を示すブロック図である。
【図10】コンピュータの構成例を示すブロック図である。
【発明を実施するための形態】
【0043】
[周波数・位相同期回路の構成例]
図3は、本発明の一実施形態に係る周波数・位相同期回路の構成例を示す図である。
【0044】
図3に示す周波数・位相同期回路が、図1に示す構成と同じ構成を有する受信機の復調回路3に設けられる。
【0045】
図3に示す周波数・位相同期回路の構成は、主に、同じ構成を有するPLLが一つ追加されることによって主副2系統のPLL回路が設けられる点、2系統のPLL回路内のループフィルタのループゲインが可変になっている点、および、ループゲインを制御する構成が追加して設けられている点が、図2の従来の回路構成と異なる。
【0046】
2系統のPLL回路である主PLL回路31−1と副PLL回路31−2は、それぞれ、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。それぞれに設けられるループフィルタのループゲインとして同じ値が設定され、同じ信号が入力された場合、主PLL回路31−1から出力される信号と副PLL回路31−2から出力される信号は一致する。
【0047】
後述するように、主PLL回路31−1は、同期検波を実際に行うための回路であり、副PLL回路31−2は、主PLL回路31−1のループフィルタの特性を規定するループゲインを決定するためのいわばトライアルを行うための回路である。
【0048】
i番目(iシンボル目)の信号である受信信号riは、主PLL回路31−1の乗算器41−1、副PLL回路31−2の乗算器41−2、および、乗算器32に入力される。受信信号riには、上述したように2πΔft+θとして表される位相誤差が含まれる。
【0049】
主PLL回路31−1の乗算器41−1は、数値制御発振器44−1から供給された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、得られた信号を位相誤差検出器42−1に出力する。乗算器41−1から出力される信号は、乗算器32から出力される、位相制御の信号である同期検波信号dmain,iと同じ信号になる。
【0050】
位相誤差検出器42−1は、乗算器41−1が出力する信号に残留する位相誤差を検出し、主位相誤差検出値emain,iを出力する。位相誤差検出器42−1においては、図2の位相誤差検出器22と同様にして位相誤差の検出が行われる。後述する副PLL回路31−2の位相誤差検出器42−2においても同様である。
【0051】
位相誤差検出器42−1から出力された主位相誤差検出値emain,iは、ループフィルタ43−1の乗算器51−1と、PLL制御誤差比較部33の主PLL制御誤差検出器61に供給される。
【0052】
ループフィルタ43−1は比例積分型のループフィルタであり、位相誤差検出器42−1が出力する主位相誤差検出値emain,iにフィルタリングを施し、数値制御発振器44−1に出力する。
【0053】
詳細には、ループフィルタ43−1の乗算器51−1は、主位相誤差検出値emain,iを、ループゲイン制御部34により設定されたループゲインG1mainに従ってG1main倍し、乗算器52−1と加算器54−1に出力する。
【0054】
乗算器52−1は、乗算器51−1から供給された、G1main倍された主位相誤差検出値emain,iをさらにG2倍し、積分器53−1に出力する。
【0055】
積分器53−1は、乗算器52−1の出力を積分し、加算器54−1に出力する。
【0056】
加算器54−1は、乗算器51−1の出力と積分器53−1の出力を加算し、フィルタリング結果として数値制御発振器44−1に出力する。
【0057】
数値制御発振器44−1は、ループフィルタ43−1のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器41−1と乗算器32に出力する。
【0058】
乗算器32は、主PLL回路31−1の数値制御発振器44−1から供給された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、得られた信号を同期検波信号dmain,iとして出力する。
【0059】
副PLL回路31−2においても、主PLL回路31−1に入力される信号と同じ受信信号riを対象として同様の処理が行われる。
【0060】
すなわち、副PLL回路31−2の乗算器41−2は、数値制御発振器44−2から供給された位相制御量e-j(2πΔft+θ)を受信信号riに乗算し、得られた信号を位相誤差検出器42−2に出力する。
【0061】
位相誤差検出器42−2は、乗算器41−2が出力する信号に残留する位相誤差を検出し、副位相誤差検出値esub,iを出力する。位相誤差検出器42−2から出力された副位相誤差検出値esub,iは、ループフィルタ43−2の乗算器51−2と、PLL制御誤差比較部33の副PLL制御誤差検出器62に供給される。
【0062】
ループフィルタ43−2の乗算器51−2は、副位相誤差検出値esub,iを、ループゲイン制御部34により設定されたループゲインG1subに従ってG1sub倍し、乗算器52−2と加算器54−2に出力する。
【0063】
例えば、乗算器51−2には、ループゲインG1subとして、主PLL回路31−1の乗算器51−1に設定されたループゲインG1mainとは異なる値が設定される。
【0064】
乗算器52−2は、乗算器51−2から供給された、G1sub倍された副位相誤差検出値esub,iをさらにG2倍し、積分器53−2に出力する。主PLL回路31−1の乗算器52−1と、副PLL回路31−2の乗算器52−2においては、同じループゲインを用いて重み付けが行われることになる。ループゲインG2は、予め設定された固定の値である。
【0065】
積分器53−2は、乗算器52−2の出力を積分し、加算器54−2に出力する。
【0066】
加算器54−2は、乗算器51−2の出力と積分器53−2の出力を加算し、フィルタリング結果として数値制御発振器44−2に出力する。
【0067】
数値制御発振器44−2は、ループフィルタ43−2のフィルタリング結果に基づいて位相制御量e-j(2πΔft+θ)を生成し、乗算器41−2に出力する。
【0068】
PLL制御誤差比較部33の主PLL制御誤差検出器61は、受信信号riが入力される毎に主PLL回路31−1の位相誤差検出器42−1により検出され、供給されてくる主位相誤差検出値emain,iを受信する。主PLL制御誤差検出器61は、所定の数のシンボルの受信信号riを対象として得られた主位相誤差検出値emain,iに基づいて、主位相誤差検出値emain,iの分散値を算出し、制御誤差値vmainとして比較器63に出力する。
【0069】
乗算器41−1による乗算結果、すなわち主PLL回路31−1における位相制御後の信号に残留する位相誤差の検出値である主位相誤差検出値emain,iに基づいて算出される値であるから、制御誤差値vmainは、主PLL回路31−1による位相制御の誤差を表す。
【0070】
副PLL制御誤差検出器62は、受信信号riが入力される毎に副PLL回路31−2の位相誤差検出器42−2により検出され、供給されてくる副位相誤差検出値esub,iを受信する。副PLL制御誤差検出器62は、所定の数のシンボルの受信信号riを対象として得られた副位相誤差検出値esub,iに基づいて、副位相誤差検出値esub,iの分散値を算出し、制御誤差値vsubとして比較器63に出力する。
【0071】
乗算器41−2による乗算結果、すなわち副PLL回路31−2における位相制御後の信号に残留する位相誤差の検出値である副位相誤差検出値esub,iに基づいて算出される値であるから、制御誤差値vsubは、副PLL回路31−2による位相制御の誤差を表す。
【0072】
比較器63は、主PLL制御誤差検出器61から供給された制御誤差値vmainと、副PLL制御誤差検出器62から供給された制御誤差値vsubの大小の比較結果を、比較結果出力通知がタイマ64から供給されることに応じてループゲイン制御部34に出力する。
【0073】
上述したように、主PLL回路31−1のループフィルタ43−1と副PLL回路31−2のループフィルタ43−2においては、それぞれ異なるループゲインであるループゲインG1main,G1subが用いられる。従って、主PLL制御誤差検出器61により算出される制御誤差値vmainと、副PLL制御誤差検出器62により算出される制御誤差値vsubには、ループゲインG1main,G1subの差に応じた差が現れる。
【0074】
タイマ64は、初期化フラグがループゲイン制御部34から供給されることに応じて時間の計測を開始し、所定の時間が経過したタイミングで、比較完了通知をループゲイン制御部34に出力する。タイマ64には制御誤差値の算出にかかる時間が予め設定されており、その時間の計測がタイマ64により行われる。また、タイマ64は、比較完了通知をループゲイン制御部34に出力するのと同時に、比較結果出力通知を比較器63に出力する。
【0075】
ループゲイン制御部34は、内部にループゲイン制御シーケンサを持ち、主PLL回路31−1と副PLL回路31−2の動作状況を監視しながら、最適なループゲインをそれぞれのループフィルタに設定する。
【0076】
例えば、ループゲイン制御部34は、主PLL制御誤差検出器61により算出された制御誤差値vmainの方が、副PLL制御誤差検出器62により算出された制御誤差値vsubより大きい場合、それまで設定していたループゲインG1mainに替えて、ループゲインG1subと同じ値を主PLL回路31−1のループフィルタ43−1に設定する。
【0077】
制御誤差値vmainの方が制御誤差値vsubより大きいということは、副PLL回路31−2のループフィルタ43−2に設定したループゲインG1subを設定した方が、より誤差の少ない同期捕捉を行うことができることを意味する。従って、この場合、主PLL回路31−1のループフィルタ43−1のループゲインG1mainが、ループゲインG1subによって置き換えられる。
【0078】
また、ループゲイン制御部34は、副PLL制御誤差検出器62により算出された制御誤差値vsubの方が、主PLL制御誤差検出器61により算出された制御誤差値vmainより大きい場合、主PLL回路31−1のループフィルタ43−1のループゲインG1mainをそのままに、ループゲインG1subの方を変更する。
【0079】
制御誤差値vsubの方が制御誤差値vmainより大きいということは、ループゲインG1mainをそのまま用いても、ループゲインG1subを用いる場合より、より誤差の少ない同期捕捉を行うことができることを意味する。従って、この場合、主PLL回路31−1のループフィルタ43−1のループゲインG1mainを、ループゲインG1subによって置き換えることは行われない。
【0080】
[周波数・位相同期回路の動作]
図4のフローチャートを参照して、図3の周波数・位相同期回路において行われるループゲイン制御処理について説明する。
【0081】
ステップS1において、ループゲイン制御部34は、主PLL回路31−1のループゲインG1mainにG1initを設定し、副PLL回路31−2のループゲインG1subにG1minを設定することによって、ループゲインの初期設定を行う。G1initは予め設定された初期値であり、G1minはG1subの設定範囲内の最小値である。
【0082】
主PLL回路31−1においては、設定されたループゲインG1mainに従って、受信信号riを対象とした同期検波が行われる。一方、副PLL回路31−2においては、主PLL回路31−1が同期検波を継続しているのと並行して、主PLL回路31−1が用いているループゲインG1mainとは異なるループゲインであるループゲインG1subに従って処理が行われる。主PLL回路31−1により検出された主位相誤差検出値emain,iと、副PLL回路31−2により検出された副位相誤差検出値esub,iはPLL制御誤差比較部33に供給される。
【0083】
ループゲインの初期設定を行った後、ステップS2において、ループゲイン制御部34は、PLL制御誤差比較部33に対して初期化フラグを出力する。
【0084】
初期化フラグを受信したPLL制御誤差比較部33においては、それまでの制御誤差値の比較結果と内部タイマの計測値がリセットされる。
【0085】
また、PLL制御誤差比較部33の主PLL制御誤差検出器61においては、主PLL回路31−1により検出された主位相誤差検出値emain,iに基づいて制御誤差値vmainが算出される。副PLL制御誤差検出器62においては、副PLL回路31−2により検出された副位相誤差検出値esub,iに基づいて制御誤差値vsubが算出される。
【0086】
タイマ64においては、リセット後にタイムカウントが開始され、制御誤差値vmain,vsubの算出に必要な時間が経過したとき、ループゲイン制御部34に対して比較完了通知が出力され、それと同時に、比較器63に対して比較結果出力命令が出力される。比較結果出力命令が供給されることに応じて、比較器63からループゲイン制御部34に対して、制御誤差値vmain,vsubの大小の比較結果が出力される。
【0087】
ステップS3において、ループゲイン制御部34は、比較完了通知がタイマ64から供給された否かを判定する。
【0088】
比較完了通知がタイマ64から供給されていないとステップS3において判定した場合、ステップS4において、ループゲイン制御部34は、一連の処理(シーケンサ)を終了するか否かを判定する。
【0089】
一連の処理を終了しないとステップS4において判定した場合、ステップS5において、ループゲイン制御部34は、タイマ64からの完了通知を検出するポーリングを一定の時間間隔で行い、待機する。
【0090】
一方、比較完了通知が供給されたとステップS3において判定した場合、ステップS6において、ループゲイン制御部34は、比較器63から供給された比較結果に基づいて、vmain>vsubであるか否かを判定する。
【0091】
vmain>vsubであるとステップS6において判定した場合、ステップS7において、ループゲイン制御部34は、主PLL回路31−1のループゲインG1mainとして、副PLL回路31−2のループゲインとしていま設定しているG1subを設定する。すなわち、ループゲインG1subを用いた方が、ループゲインG1mainを用いるより位相誤差が少なくなるから、それまで設定されていたループゲインG1mainに替えて、ループゲインG1subが主PLL回路31−1に設定される。
【0092】
一方、vmain>vsubではなく、vmain≦vsubであるとステップS6において判定された場合、ステップS7の処理はスキップされる。
【0093】
ステップS8において、ループゲイン制御部34は、副PLL回路31−2のループゲインG1subとしてG1sub+αを設定して更新する。αは、ループゲインG1(G1main,G1sub)を量子化した最小ステップに相当するゲイン量である。
【0094】
ステップS9において、ループゲイン制御部34は、更新後のループゲインG1subが、設定範囲内の最大値G1maxを超えるか否かを判定する。
【0095】
ループゲインG1subが最大値G1maxを超えるとステップS9において判定した場合、ステップS10において、ループゲイン制御部34は、再び、設定範囲内の最小値であるG1minをループゲインG1subとして設定する。
【0096】
一方、ループゲインG1subが最大値G1maxを超えないとステップS9において判定された場合、ステップS10の処理はスキップされる。
【0097】
ステップS9においてループゲインG1subが最大値G1maxを超えないと判定された後、または、ステップS10において最小値G1minが設定された後、ステップS2に戻り、以上の処理が繰り返される。
【0098】
上位の制御部などによる指示に応じて、一連の処理を終了するとステップS4において判定された場合、処理は終了される。
【0099】
以上のように、図3の周波数・位相同期回路においては、主PLL回路31−1によって同期検波を継続しながら、副PLL回路31−2によって、ループゲインを順次変化させて制御誤差値の計測が行われる。また、主PLL回路31−1に設定しているループゲインよりも小さい位相誤差を求めることができるループゲインが見つかる度に、主PLL回路31−1のループゲインを副PLL回路31−2のループゲインで置き換えていくことが行われる。
【0100】
これにより、実際の同期検波に用いる主PLL回路31−1のループゲインを自動的に最適化することが可能になる。従って、受信機特性の固体差や時間変動に依存することのない、伝送品質の劣化が少ない周波数・位相同期を実現することができる。
【0101】
[変形例]
図5は、本発明の他の実施形態に係る周波数・位相同期回路の構成例を示す図である。
【0102】
図5に示すように、検出された位相誤差に対する直接の乗算に用いられるループゲインG1と、ループゲインG1を用いた乗算後の位相誤差に対する乗算に用いられるループゲインG2のうちの、ループゲインG2の方を可変にするようにしてもよい。
【0103】
すなわち、図5のループゲイン制御部34は、制御誤差値vmainと制御誤差値vsubに基づいて、主PLL回路31−1のループゲインG2mainと、副PLL回路31−2のループゲインG2subを制御する。ループゲインG2mainは、主PLL回路31−1の乗算器52−1に設定されているループゲインであり、ループゲインG2subは、副PLL回路31−2の乗算器52−2に設定されているループゲインである。
【0104】
ループゲイン制御部34は、制御誤差値vmainの方が制御誤差値vsubより大きい場合、それまで設定していたループゲインG2mainに替えて、ループゲインG2subと同じ値を主PLL回路31−1のループフィルタ43−1に設定する。
【0105】
また、図6に示すように、ループゲインG1とG2の両方を可変にすることによって、主PLL回路31−1と副PLL回路31−2に設けられるループフィルタのそれぞれの特性を変えるようにしてもよい。
【0106】
図6のループゲイン制御部34は、制御誤差値vmainと制御誤差値vsubに基づいて、主PLL回路31−1のループゲインG1main,G2mainと、副PLL回路31−2のループゲインG1sub,G2subをそれぞれ制御する。
【0107】
以上においては、位相誤差検出値の分散値が制御誤差値として用いられるものとしたが、位相誤差検出値の平均などの、位相誤差検出値に基づいて算出される他の値が制御誤差値として用いられるようにしてもよい。
【0108】
図7は、本発明の周波数・位相同期回路を適用した受信システムの第1実施の形態の構成例を示すブロック図である。
【0109】
図7の受信システムは、取得部101、伝送路復号処理部102、および情報源復号処理部103から構成される。
【0110】
取得部101は、地上デジタル放送、衛星デジタル放送、CATV網、インターネットその他のネットワーク等の図示せぬ伝送路を介して信号を取得し、伝送路復号処理部102に供給する。
【0111】
伝送路復号処理部102は、取得部101が伝送路を介して取得した信号に対して、同期検波と誤り訂正を含む伝送路復号処理を施し、その結果得られる信号を情報源復号処理部103に供給する。すなわち、伝送路復号処理部102には、図3等に示す周波数・位相同期回路の構成が含まれており、その周波数・位相同期回路において、上述した同期検波が行われる。
【0112】
情報源復号処理部103は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張し、送信対象のデータを取得する処理を含む情報源復号処理を施す。
【0113】
すなわち、取得部101が伝送路を介して取得した信号には、画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがある。その場合、情報源復号処理部103は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理等の情報源復号処理を施す。
【0114】
なお、取得部101が伝送路を介して取得した信号に圧縮符号化が施されていない場合、情報源復号処理部103では、圧縮された情報を元の情報に伸張する処理は行われない。ここで、伸張処理としては、例えば、MPEGデコード等がある。また、情報源復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
【0115】
図7の受信システムは、例えば、デジタルテレビジョン放送を受信するテレビチューナ等に適用することができる。なお、取得部101、伝送路復号処理部102、および情報源復号処理部103は、それぞれ、1つの独立した装置(ハードウェア(IC(Integrated Circuit)等))、又はソフトウェアモジュール)として構成することが可能である。
【0116】
また、取得部101、伝送路復号処理部102、および、情報源復号処理部103については、それらの3つのセットを1つの独立した装置として構成することが可能である。取得部101と伝送路復号処理部102とのセットを1つの独立した装置として構成することも可能であるし、伝送路復号処理部102と情報源復号処理部103とのセットを1つの独立した装置として構成することも可能である。
【0117】
図8は、本発明の周波数・位相同期回路を適用した受信システムの第2実施の形態の構成例を示すブロック図である。
【0118】
図8に示す構成のうち、図7に示す構成と対応する構成については、同一の符号を付してあり、その説明は適宜省略する。
【0119】
図8の受信システムの構成は、取得部101、伝送路復号処理部102、および情報源復号処理部103を有する点で図7の構成と共通し、出力部111が新たに設けられている点で図7の構成と相違する。
【0120】
出力部111は、例えば、画像を表示する表示装置や音声を出力するスピーカであり、情報源復号処理部103から出力される信号としての画像や音声等を出力する。すなわち、出力部111は、画像を表示し、あるいは、音声を出力する。
【0121】
図8の受信システムは、例えば、デジタル放送としてのテレビジョン放送を受信するTVや、ラジオ放送を受信するラジオ受信機等に適用することができる。
【0122】
なお、取得部101において取得された信号に圧縮符号化が施されていない場合、伝送路復号処理部102が出力する信号が、直接、出力部111に供給される。
【0123】
図9は、本発明の周波数・位相同期回路を適用した受信システムの第3実施の形態の構成例を示すブロック図である。
【0124】
図9に示す構成のうち、図7に示す構成と対応する構成については同一の符号を付してあり、その説明は適宜省略する。
【0125】
図9の受信システムの構成は、取得部101、および伝送路復号処理部102を有する点で図7の構成と共通し、情報源復号処理部103が設けられておらず、記録部121が新たに設けられている点で図7の構成と相違する。
【0126】
記録部121は、伝送路復号処理部102が出力する信号(例えば、MPEGのTSのTSパケット)を、光ディスクや、ハードディスク(磁気ディスク)、フラッシュメモリ等の記録(記憶)媒体に記録する(記憶させる)。
【0127】
以上のような図9の受信システムは、テレビジョン放送を録画するレコーダ機器等に適用することができる。
【0128】
なお、情報源復号処理部103を設け、情報源復号処理部103で情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を記録部121で記録するようにしてもよい。
【0129】
上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。
【0130】
図10は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。
【0131】
CPU(Central Processing Unit)151、ROM(Read Only Memory)152、RAM(Random Access Memory)153は、バス154により相互に接続されている。
【0132】
バス154には、さらに、入出力インタフェース155が接続されている。入出力インタフェース155には、キーボード、マウスなどよりなる入力部156、ディスプレイ、スピーカなどよりなる出力部157が接続される。また、入出力インタフェース155には、ハードディスクや不揮発性のメモリなどよりなる記憶部158、ネットワークインタフェースなどよりなる通信部159、リムーバブルメディア161を駆動するドライブ160が接続される。
【0133】
以上のように構成されるコンピュータでは、CPU151が、例えば、記憶部158に記憶されているプログラムを入出力インタフェース155およびバス154を介してRAM153にロードして実行することにより、上述した一連の処理が行われる。
【0134】
CPU151が実行するプログラムは、例えばリムーバブルメディア161に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部158にインストールされる。
【0135】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【0136】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【0137】
31−1 主PLL回路, 31−2 副PLL回路, 32 乗算器, 33 PLL制御誤差比較部, 34 ループゲイン制御部, 41−1,41−2 乗算器, 42−1,42−2 位相誤差検出器, 43−1,43−2 ループフィルタ, 44−1,44−2 数値制御発振器, 51−1,51−2 乗算器, 52−1,52−2 乗算器, 53−1,53−2 積分器, 54−1,54−2 加算器, 61 主PLL制御誤差検出器, 62 副PLL制御誤差検出器, 63 比較器, 64 タイマ
【特許請求の範囲】
【請求項1】
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と
を備える同期回路。
【請求項2】
前記第1のPLL回路は、
位相制御後の信号に残留する位相誤差を検出する第1の検出回路と、
前記第1の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第1のループフィルタと、
前記第1のループフィルタによるフィルタ処理の結果に応じて前記第1の位相制御信号を出力する第1の発振回路と、
前記第1の発振回路から出力された前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第1の検出回路に出力する前記第1の出力回路と
を備え、
前記第2のPLL回路は、
位相制御後の信号に残留する位相誤差を検出する第2の検出回路と、
前記第2の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第2のループフィルタと、
前記第2のループフィルタによるフィルタ処理の結果に応じて前記第2の位相制御信号を出力する第2の発振回路と、
前記第2の発振回路から出力された前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第2の検出回路に出力する前記第2の出力回路と
を備える
請求項1に記載の同期回路。
【請求項3】
前記第1のループフィルタは、
前記第1の検出回路により検出された位相誤差に第1のループゲインを乗算する第1の乗算回路と、
前記第1の乗算回路による乗算後の位相誤差に第2のループゲインを乗算する第2の乗算回路と、
前記第1の乗算回路による乗算後の位相誤差と、前記第2の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第1の発振回路に出力する第1の加算回路と
を備え、
前記第2のループフィルタは、
前記第2の検出回路により検出された位相誤差に第3のループゲインを乗算する第3の乗算回路と、
前記第3の乗算回路による乗算後の位相誤差に第4のループゲインを乗算する第4の乗算回路と、
前記第3の乗算回路による乗算後の位相誤差と、前記第4の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第2の発振回路に出力する第2の加算回路と
を備える
請求項2に記載の同期回路。
【請求項4】
前記制御回路は、前記第1のループゲインと前記第3のループゲインの値としてそれぞれ異なる値を設定する
請求項3に記載の同期回路。
【請求項5】
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を第1のPLL回路から出力し、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を第2のPLL回路から出力し、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第1の出力回路から出力し、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第2の出力回路から出力し、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を第1の検出回路において検出し、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を第2の検出回路において検出し、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する
ステップを含む同期方法。
【請求項6】
伝送路を介して送信されてきた信号を取得する取得手段と、
前記取得手段により取得された信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と を備える受信システム。
【請求項7】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号に対して、送信対象のデータを復号する処理を施す情報源復号処理手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と を備える受信システム。
【請求項8】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号に基づいて、画像または音声を出力する出力手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と を備える受信システム。
【請求項9】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号を記録する記録手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と を備える受信システム。
【請求項1】
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と
を備える同期回路。
【請求項2】
前記第1のPLL回路は、
位相制御後の信号に残留する位相誤差を検出する第1の検出回路と、
前記第1の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第1のループフィルタと、
前記第1のループフィルタによるフィルタ処理の結果に応じて前記第1の位相制御信号を出力する第1の発振回路と、
前記第1の発振回路から出力された前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第1の検出回路に出力する前記第1の出力回路と
を備え、
前記第2のPLL回路は、
位相制御後の信号に残留する位相誤差を検出する第2の検出回路と、
前記第2の検出回路により検出された位相誤差に対してフィルタ処理を施す前記第2のループフィルタと、
前記第2のループフィルタによるフィルタ処理の結果に応じて前記第2の位相制御信号を出力する第2の発振回路と、
前記第2の発振回路から出力された前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を、位相誤差の検出対象の信号として前記第2の検出回路に出力する前記第2の出力回路と
を備える
請求項1に記載の同期回路。
【請求項3】
前記第1のループフィルタは、
前記第1の検出回路により検出された位相誤差に第1のループゲインを乗算する第1の乗算回路と、
前記第1の乗算回路による乗算後の位相誤差に第2のループゲインを乗算する第2の乗算回路と、
前記第1の乗算回路による乗算後の位相誤差と、前記第2の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第1の発振回路に出力する第1の加算回路と
を備え、
前記第2のループフィルタは、
前記第2の検出回路により検出された位相誤差に第3のループゲインを乗算する第3の乗算回路と、
前記第3の乗算回路による乗算後の位相誤差に第4のループゲインを乗算する第4の乗算回路と、
前記第3の乗算回路による乗算後の位相誤差と、前記第4の乗算回路による乗算後の位相誤差の積分結果とを加算し、前記第2の発振回路に出力する第2の加算回路と
を備える
請求項2に記載の同期回路。
【請求項4】
前記制御回路は、前記第1のループゲインと前記第3のループゲインの値としてそれぞれ異なる値を設定する
請求項3に記載の同期回路。
【請求項5】
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を第1のPLL回路から出力し、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を第2のPLL回路から出力し、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第1の出力回路から出力し、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を第2の出力回路から出力し、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を第1の検出回路において検出し、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を第2の検出回路において検出し、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する
ステップを含む同期方法。
【請求項6】
伝送路を介して送信されてきた信号を取得する取得手段と、
前記取得手段により取得された信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と を備える受信システム。
【請求項7】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号に対して、送信対象のデータを復号する処理を施す情報源復号処理手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と を備える受信システム。
【請求項8】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号に基づいて、画像または音声を出力する出力手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と を備える受信システム。
【請求項9】
伝送路を介して取得した信号に対して同期検波処理を含む処理を行う伝送路復号処理手段と、
前記伝送路復号処理手段による処理後の信号を記録する記録手段と
を備え、
前記伝送路復号処理手段は、
入力された受信信号に基づいて、前記受信信号の位相の制御量を表す第1の位相制御信号を出力する第1のPLL回路と、
前記第1のPLL回路に入力される前記受信信号と同じ信号が入力され、前記受信信号の位相の制御量を表す第2の位相制御信号を出力する第2のPLL回路と、
前記第1の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第1の出力回路と、
前記第2の位相制御信号に基づいて前記受信信号の位相を制御し、位相制御後の信号を出力する第2の出力回路と、
前記第1の出力回路から出力された位相制御後の信号に基づいて、前記第1のPLL回路における位相制御誤差を検出する第1の検出回路と、
前記第2の出力回路から出力された位相制御後の信号に基づいて、前記第2のPLL回路における位相制御誤差を検出する第2の検出回路と、
前記第1の検出回路により検出された前記第1のPLL回路における位相制御誤差の方が、前記第2の検出回路により検出された前記第2のPLL回路における位相制御誤差より大きい場合、前記第1のPLL回路に含まれる第1のループフィルタのループゲインとして、前記第2のPLL回路に含まれる第2のループフィルタのループゲインと同じ値を設定する制御回路と を備える受信システム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2010−278966(P2010−278966A)
【公開日】平成22年12月9日(2010.12.9)
【国際特許分類】
【出願番号】特願2009−132060(P2009−132060)
【出願日】平成21年6月1日(2009.6.1)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成22年12月9日(2010.12.9)
【国際特許分類】
【出願日】平成21年6月1日(2009.6.1)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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