周波数掃引発振回路
【課題】温度変化等の環境条件の変化やデバイス自体の特性変動要因があっても、掃引される周波数の安定度が高く、また高速な周波数掃引ができるようにする。
【解決手段】ＶＣＯ２６に電子同調電圧を入力し、周波数掃引を行う周波数掃引発振回路で、上記ＶＣＯ２６の出力周波数を分周器３１で分周した周波数信号と基準信号源３２で得られた基準（絶対）周波数信号とにおける両方の位相及び周波数をＰＦＤ３３で比較し、このＰＦＤ３３の出力に基づき上記分周器出力周波数が基準周波数と一致したときのＶＣＯ２６の電子同調電圧を求め、この電圧によって掃引周波数を校正する。例えば、上記基準周波数を２４ＧＨｚ帯の占有帯域幅の中心周波数に設定し、この中心周波数の校正により占有帯域幅での安定した周波数掃引が行われる。また、幅設定回路を設け、掃引のためのサンプリングポイント数を一定に保ちながら、掃引幅を変えることができる。
【解決手段】ＶＣＯ２６に電子同調電圧を入力し、周波数掃引を行う周波数掃引発振回路で、上記ＶＣＯ２６の出力周波数を分周器３１で分周した周波数信号と基準信号源３２で得られた基準（絶対）周波数信号とにおける両方の位相及び周波数をＰＦＤ３３で比較し、このＰＦＤ３３の出力に基づき上記分周器出力周波数が基準周波数と一致したときのＶＣＯ２６の電子同調電圧を求め、この電圧によって掃引周波数を校正する。例えば、上記基準周波数を２４ＧＨｚ帯の占有帯域幅の中心周波数に設定し、この中心周波数の校正により占有帯域幅での安定した周波数掃引が行われる。また、幅設定回路を設け、掃引のためのサンプリングポイント数を一定に保ちながら、掃引幅を変えることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は周波数掃引発振回路、特に２４ＧＨｚ帯のマイクロ波を用いて距離計測等を行うレーダや各種センサに採用され、周波数掃引を高速にて実行する周波数掃引発振回路の構成に関する。
【背景技術】
【０００２】
従来から、マイクロ波を用いて距離計測等を実行するレーダ、各種センサ（距離計測装置等）では、ＦＭ−ＣＷ方式、パルス変調方式等が採用されており、このような装置に用いられている周波数掃引発振回路としては、主に図７〜図１０に示される従来例が存在する（例えば特許文献１）。
【特許文献１】特開２００５−１５０８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
まず、第１の従来例は、図７（Ｂ）のように、基準周波数を発振する発振器１、２４．０５〜２４．２５ＧＨｚで動作するＶＣＯ（電圧制御発振器）２及び増幅器３を有し、図７（Ａ）に示すノコギリ波状の電子同調電圧ＶｔをＶＣＯ２に与えることにより、図７（Ｃ）のように、周波数Ｆがノコギリ波状に変化する掃引が行われる。このような構成では、時間で変化させた電圧Ｖｔで周波数を変化させることができ、図７（Ｄ）のように、電圧Ｖｔの制御によって掃引周波数が制御される。
【０００４】
しかし、このような第１の従来例の場合は、構成がシンプルとなるが、ＶＣＯ２に加えられる電圧Ｖｔと出力周波数は非同期であり、ＶＣＯ２の特性が温度変化等の環境条件により変化したり、デバイス自体に特性変動要因があったりすると、出力周波数も変動するという問題がある。
【０００５】
近年、マイクロ波を用いた距離計測装置等では、無線局免許を省略した顧客使用のために、２４ＧＨｚ帯が開放され、屋外使用が許可されており、この２４ＧＨｚ帯の使用では、電波法により占有周波数帯域幅が７６ＭＨｚと規定されている。しかし、図７の技術では、環境条件等で出力周波数が変動することから、占有周波数帯域幅を厳密に維持することができず、この帯域幅を狭く設定する等の対策が必要となり、７６ＭＨｚの帯域幅を最大限に利用することができない。
【０００６】
図８の第２の従来例は、ＰＬＬ（Phase-locked loop）シンセサイザーを用いて周波数を掃引するものであり、（２４．０５〜２４．２５ＧＨｚ）／Ｎ１で動作するＶＣＯ４、増幅器５、分配器６、分周器（÷Ｎ）７、ＰＬＬ回路８及びループフィルタ９でループを形成すると共に、ＣＰＵ１０とＮ倍器（×Ｎ１）１１を備えた構成となる。このような構成によれば、ＶＣＯ４に電子同調電圧Ｖｔを与えると、ＰＬＬ回路の応答時間により発振周波数Ｆは、図９（Ａ）のように、階段状の波形となる。
【０００７】
しかし、この第２の従来例では、ＰＬＬシンセサイザーを用いることから、高い周波数確度にて掃引を行うことができる反面、周波数が階段状に切り替えられるため、高速ロック（高速周波数切替え）が困難であり、掃引速度の高速化に限界がある。この周波数切替えを高速に行う方式として、ＰＬＬに似たＤＤＳ（ダイレクトデジタルシンセサイザー）方式等があるが、この方式は非整数倍（又は非整数分の１）のカウンタ設定時における不要波（スプリアス）の発生が大きいという欠点がある。
【０００８】
また、図９（Ｂ）は、図９（Ａ）の特性線ｂ部分の一部を拡大した波形であるが、この図に示されるように、周波数の切替え点でトランジェントな周波数の変動特性である周波数のオーバーシュート１００が顕著に現れるという問題がある。従って、このようなトランジェントな周波数特性で占有周波数帯域幅を超えないようにするため、実際の掃引帯域幅を狭くしなければならない。
【０００９】
図１０の第３の従来例は、上記特許文献に記載された掃引発振装置であり、この装置は、ＶＣＯ１３、分周器（÷Ｎ）１４、基準周波数を発振する水晶発振器１５、ＰＤ（位相比較器）１６、ループフィルタ１７及び切換えスイッチ１８を用いてＰＬＬを形成すると共に、ＶＣＯ制御（入力）電圧を記憶するメモリ１９、ＣＰＵ２０、上記ＶＣＯ制御電圧をメモリ１９へ記録させるＡＤＣ（アナログデジタルコンバータ）２１、ＤＡＣ（デジタルアナログコンバータ）２２を備え、上記切換えスイッチ１８がａ端子に接続されているとき、１０個の周波数ポイントの電圧で位相ロックをかけると共に、ｂ端子に接続されているとき、上記１０個のポイント電圧間に入る４０の内挿ポイント電圧を上記ＤＡＣ２２からＶＣＯ１３へ供給する構成となっている。このような構成によれば、掃引周波数の発生時には、位相ロックが行われず、ＶＣＯ１３が単独で動作するので、高速な掃引が行われる。
【００１０】
しかし、この第３の従来例では、ＶＣＯ制御電圧の制御のみに依存することから、上記ＶＣＯ１３の制御電圧対発振周波数特性のレンジが広い場合、制御電圧の重み付けが大きくなり、所望の分解能の周波数制御が困難となる。また、所望の分解能の掃引周波数を得るためには、ＡＤＣ２１及びＤＡＣ２２として高分解能のものが必要となり、構成が大型化すると共に、コスト高にもなる。
【００１１】
本発明は上記問題点に鑑みてなされたものであり、その目的は、２４ＧＨｚ帯の占有周波数帯域幅内で、温度変化等の環境条件の変化やデバイス自体の特性変動要因があっても、掃引される周波数の安定度が高く、また高速な周波数掃引ができると共に占有周波数帯域幅を狭くすることもなく、更には高分解能のＡＤＣ等を用いずに、所望の分解能の周波数制御が可能となる周波数掃引発振回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１に係る発明は、電圧制御発振器に電子同調電圧（制御電圧）を入力することにより、所定幅の周波数を掃引発生する周波数掃引発振回路において、上記電圧制御発振器の出力周波数を分周する分周器（周波数カウンタ）と、基準周波数（絶対周波数）信号を発振する基準信号源と、この基準信号源からの基準周波数信号と上記分周器からの出力周波数（分周周波数）信号との位相及び周波数を比較し、差信号を出力する位相周波数検出回路と、この位相周波数検出回路の出力に基づき、上記出力周波数信号の周波数が上記基準周波数信号の周波数と一致したときの電圧制御発振器の電子同調電圧を求め、この電子同調電圧によって掃引周波数を校正する制御回路（ＣＰＵ）と、を備えたことを特徴とする。上記位相周波数検出回路としては、位相周波数検波器（Phase Frequency Detector）、位相周波数比較器（Phase Frequency Comparator）が用いられる。
請求項２に係る発明は、周波数掃引のための所定のサンプリングポイント数の電子同調電圧を出力するデジタルアナログコンバータと、周波数掃引幅を可変設定する幅設定回路と、を設け、周波数掃引幅を変化させても、同一のサンプリングポイント数が維持できるようにしたことを特徴とする。
請求項３に係る発明は、上記掃引周波数の校正中に、レーダ信号処理、例えば妨害波を抑制ためのＦＦＴ（高速フーリエ変換）等、又はセンサ信号処理を実行することを特徴とする。
【００１３】
上記請求項１の構成によれば、例えば周波数掃引の下降時に、周波数カウンタとしての分周器から基準周波数に近い周波数（基準周波数より低い周波数）を出力すると、位相周波数検出回路では、例えばＬレベルからＨレベルへ変化する出力が得られ、この変化時の電圧制御発振器の電子同調電圧を求めれば、基準信号源の基準周波数（絶対周波数）と一致する周波数を出力するための電子同調電圧が得られ、これによって電圧制御発振器の出力周波数（例えば中心周波数）の校正ができる。
【００１４】
上記請求項２の構成によれば、例えばデジタルアナログコンバータの出力電圧を幅設定回路（割り算器）で割ることにより、サンプリングポイント数は同一として、周波数掃引幅（振れ幅）を変えることができ、例えば１／２にすれば、周波数の掃引幅が１／２となる。
【発明の効果】
【００１５】
本発明によれば、位相周波数検出回路を用いて基準信号源の基準周波数による校正を行うので、２４ＧＨｚ帯の占有周波数帯域幅内で、温度変化等の環境条件の変化やデバイス自体の特性変動要因があっても、安定度の高い周波数掃引を実行することができる。しかも、この校正は、１掃引毎に行うことができるので、急激な環境変化に対応したリアルタイムの処理が可能になる。
また、周波数が階段状に切り替えられるＰＬＬシンセサイザーを用いないので、高速な周波数掃引ができ、トランジェントな周波数特性もないので、占有周波数帯域幅を狭くせずに、最大限に利用することが可能になる。
更に、掃引のための電子同調電圧を出力するためのデジタルアナログコンバータのみの使用とすることができ、第３の従来例で示した高分解能のアナログデジタルコンバータを用いずに、所望の分解能の周波数制御が可能となり、構成の簡略化、低コスト化も図ることができるという効果がある。
【００１６】
請求項２の発明によれば、掃引幅を変えた場合でも、同一のサンプリングポイント数を用いることができるので、周波数分解能を一定に保つことが可能になる。
請求項３の発明によれば、本発明をレーダに適用したときのＦＦＴ等のレーダ信号処理（演算処理）や各種センサに適用したときのセンサ信号処理が効率よく行われるという利点がある。
【発明を実施するための最良の形態】
【００１７】
図１には、本発明の第１実施例に係る周波数掃引発振回路の構成が示されており、この周波数掃引発振回路は、制御回路としてのＣＰＵ２４、例えば０〜１０２４（１０ＢＩＴの場合）のサンプリングポイントの電子同調電圧を出力し、アップカウンタ及びダウンカウンタとして機能するＤＡＣ（デジタルアナログコンバータ）２５、ＶＣＯ（電圧制御発振器）２６、分配器２７、増幅器２８を有し、上記ＤＡＣ２５から出力されるサンプリングポイント電圧を上記ＶＣＯ２６へ与えることにより、所定掃引幅（占有周波数帯域幅）を掃引した周波数信号が得られる。
【００１８】
一方、周波数の上昇掃引（アップカウント）と下降掃引（ダウンカウント）の切替えと周波数校正のために、上記分配器２７を介して、ＶＣＯ出力をＮ分周する分周器（プログラムで設定した周波数カウンタ）３１、基準（絶対）周波数Ｆrefを発振する水晶発振器（ＯＳＣ）からなる基準信号源（高安定の発振源）３２、基準周波数信号（Ｆref）と分周器３１の出力周波数信号（Ｆvco／Ｎ）の位相と周波数を比較し、その差電圧を出力するＰＦＤ（位相周波数検波器）３３、このＰＦＤ３３の出力をＣＰＵ２４へ入力するローパスフィルタ３４が設けられる。上記ＰＦＤ３３の代わりにＰＦＣを用いてもよい。
【００１９】
即ち、上昇掃引時に、ＣＰＵ２４から分周器３１に対し掃引の最大周波数に相当する設定値を送ると、最大周波数に達したことがＰＦＤ３３の出力の変化で捉えられ、また下降掃引時に、分周器３１に対し掃引の最小周波数に相当する設定値を送ると、最小周波数に達したことがＰＦＤ３３の出力の変化で捉えられることになり、これによって上昇掃引と下降掃引の切替えが可能となる。
【００２０】
一方、実施例では、例えば基準信号源３２の基準周波数が掃引の中心周波数に設定され、下降掃引時に、ＣＰＵ２４から分周器３１に対し基準周波数に近い周波数に相当する設定値を送ると、基準周波数を通過する際に、ＰＦＤ３３の出力が例えばＬ（Low）レベルからＨ（High）レベルに変化する。そして、この変化時の電子同調電圧がＣＰＵ２４で求められ、この電子同調電圧を掃引の中心周波数の電子同調電圧に置き換えることで、周波数の校正が行われる。なお、実施例では、レーダ装置や各種センサに適用したとき、外部の回路又は機器との接続をするための外部インターフェース３５も設けられる。
【００２１】
第１実施例は以上の構成からなり、その作用を図２及び図３を参照しながら説明する。この第１実施例は、固定の掃引幅（例えば２４ＧＨｚ帯では７６ＭＨｚの占有周波数帯域幅）で周波数掃引を行うものであり、まずＣＰＵ２４の制御に基づき、アップカウンタとして機能するＤＡＣ２５からＶＣＯ２６に対し、低い電圧から高い電圧に変化する直線状の電子同調電圧（０〜１０２４ポイント）を与えることにより、図２（Ａ）のＵのように、周波数の上昇掃引が行われる。このとき、分周器３１には、掃引の最大周波数に相当する設定値が送られており、電子同調電圧の上昇に従い掃引周波数が最大に達すると、図２（Ｂ）のようにＰＦＤ３３の出力がＨ（High）からＬ（Low）に変化する。このとき、変化を検出したＣＰＵ２４により、上記分周器３１には、掃引の最小周波数に相当する設定値が送られ、上記ＤＡＣ２５がダウンカウンタに切り替えられることになり、ＶＣＯ２６に対し高い電圧から低い電圧に変化する電子同調電圧（０〜１０２４ポイント）を与えることにより、図２（Ａ）のＤのように、周波数の下降掃引が行われる。この後、掃引周波数が最小に達すると、ＰＦＤ３３の出力がＬからＨに変化し、これを受けてＤＡＣ２５がアップカウンタに切り替えられる。このようにして、最小周波数と最大周波数との間の上昇及び下降の掃引が繰り返されることになり、この場合の掃引周波数は、分周器３１で決められた範囲を超えることはなく、２４ＧＨｚ帯では７６ＭＨｚの占有周波数帯域幅に近い帯域幅における周波数掃引が良好に行われる。
【００２２】
次に、掃引時の周波数校正について説明する。実施例では、図３のＤのように、ＶＣＯ２６の出力周波数Ｆvcoが下降する下降掃引時に、ＣＰＵ２４から分周器３１に対し基準周波数に近い周波数に相当する設定値が送られており、分周器３１から出力され、時間的に変化する周波数Ｆvco／Ｎは、いずれかの電子同調電圧において、基準信号源３２の基準周波数Ｆrefを通過する。この通過時に、Ｆvco／Ｎ＝Ｆrefとなって、ＰＦＤ３３の出力がＬレベルからＨレベルに変化する。ＣＰＵ２４では、このときの電子同調電圧が検出され、この電子同調電圧が掃引の中心周波数Ｆｃの電子同調電圧として設定されることになり、これによって中心周波数Ｆｃの校正、即ち掃引周波数の校正が行われる。即ち、ＶＣＯ２６で設定しようとする中心周波数Ｆｃが基準信号源３２の基準周波数Ｆrefと同じになる点を検出し、このときの電子同調電圧を中心周波数Ｆｃの電子同調電圧とすることにより、周波数の校正が行われる。なお、この校正のための周波数は、上記の中心周波数以外の周波数であってもよい。
【００２３】
上記の周波数校正によれば、温度等の環境条件の変化、デバイス自体の特性変動がある場合でも安定した周波数掃引を行うことができ、しかもこの校正は、下降掃引時に毎回（１掃引毎に）行うことができるので、環境条件の急激に変化にも良好に対応することが可能となる。
【００２４】
また、実施例は、ＰＬＬを用いておらず、分周器３１の切替え速度だけで、周波数の判定が可能となり、アップカウントとダウンカウントの切替え及び周波数校正等の動作を高速で行うことができる。
【００２５】
更に、実施例の周波数掃引発振回路をレーダ装置に適用する場合、掃引周波数を校正する下降掃引の期間Ｔｄに、例えば妨害波を抑制ためのＦＦＴ（高速フーリエ変換）等のレーダ信号処理（ＣＰＵ演算）が実行されており、これにより、レーダ信号処理（ＣＰＵ演算処理）が効率よく行われるようになっている。各種センサに適用する場合も、上記期間Ｔｄにセンサ信号処理を実行することにより、同様の効果が得られる。
【００２６】
図４には、周波数掃引幅を任意に選択設定できる第２実施例の周波数掃引発振回路の構成が示されており、この周波数掃引発振回路では、０〜１０２４のサンプリングポイントの電圧を発生する第１ＤＡＣ（デジタルアナログコンバータ）３７ａと中心周波数に対応する電圧を発生する第２ＤＡＣ３７ｂを有するＤＡＣ部３７、掃引幅を設定するための割り算器（÷）からなる幅設定回路３８、この幅設定回路３８の出力と上記第２ＤＡＣ３７ｂの出力を加算する足し算器（＋）３９、掃引幅を選択するための選択スイッチ４０、この選択スイッチ４０の出力に基づき、掃引幅の制御を行うと共に、各種の制御をするＣＰＵ４１が設けられる。なお、他の構成は第１実施例と同様となる。
【００２７】
第２実施例は以上の構成からなり、この第２実施例では、上記第１ＤＡＣ３７ａから、掃引幅（周波数振れ幅）を設定するために直線状に変化する０〜１０２４（例えば１０ＢＩＴの場合）のサンプリングポイントの電圧が出力され、上記第２ＤＡＣ３７ｂから、中心周波数を設定する電圧が出力され、これらの電圧が上記足し算器３９で加算されることにより、ＶＣＯ２６を制御する電子同調電圧が形成される。例えば、図５に示されるように、０〜１０２４のポイントの所定掃引幅の電圧と中心周波数設定電圧ａが加算されると、Ｃ１０１に示される電子同調電圧が得られ、同じ掃引幅の電圧と中心周波数設定電圧ｂが加算されると、Ｃ２０１に示される電子同調電圧が得られる。そして、幅設定回路３８で、所定掃引幅が１／２に設定されると、０〜１０２４のサンプリングポイント電圧が１／２となり、中心周波数設定電圧がａの場合はＣ１０２、ｂの場合はＣ２０２の電子同調電圧が形成される。
【００２８】
上記幅設定回路３８の掃引幅の値は、例えば整数分の１に設定することができ、この値は、選択スイッチ４０で選択することができる。例えば、１／２、１／４，１／８，１／１６…を選択、設定した場合に得られる掃引幅は、フルスケール（最大周波数掃引幅）を１とすると、１／２、１／４，１／８，１／１６…となる。このとき、掃引幅が変わっても、０〜１０２４のサンプリングポイント数は変わることはなく、例えば、クロックを１μｓとした場合、上昇掃引又は下降掃引の時間は、１．０２４ｍｓとなるが、この時間は周波数掃引幅を変化させても変わらない。
【００２９】
このような第２実施例によれば、周波数掃引幅が変わっても、サンプリングポイント数が変わらず、特に本発明をレーダ等に適用する場合、掃引の分解能を一定に維持することができ、検出精度を良好に保つことができるという利点がある。上記図１０の第３の従来例では、掃引幅を変化させると、これに連動してポイント数も変化し、掃引幅が大きくなればポイント数は増加し、逆に小さくなればポイントは減少する。
【００３０】
また、この第２実施例においても、基準信号源３２の基準周波数を掃引の中心周波数に合わせることにより、中心周波数が校正され、この校正された中心周波数を中心とした周波数掃引が行われる。
【００３１】
図６には、温度変化時のＶＣＯ２６の周波数特性の変化が示されており、例えば常温の特性Ｔ１０に対し、低温では、周波数が高くなる特性Ｔ１１、高温では、周波数が低くなる特性Ｔ１２となるが、電圧に対する周波数の変動幅はいずれの温度でも同様な傾き（変化）を示している。このことから、温度変化に対しては、周波数掃引幅（振れ幅）に対する温度補償は必須ではなく、掃引の基準となる周波数に対する補償が重要であるといえる。実施例では、掃引の基準となる周波数としての中心周波数を校正することで、温度変化に対する補償が可能になる。
【００３２】
実施例では、基準信号源３２の周波数を掃引の中心周波数に合わせて校正を行うようにしたが、中心周波数以外の周波数に合わせて校正を行うこともできる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施例に係る周波数掃引発振回路の構成を示す図である。
【図２】実施例における周波数掃引の状態［図（Ａ）］とＰＦＤの出力状態［図（Ｂ）］を示す図である。
【図３】実施例における周波数掃引波形及び校正等の処理を示す説明図である。
【図４】第２実施例に係る周波数掃引発振回路の構成を示す図である。
【図５】第２実施例の装置で掃引の際にＶＣＯに与えられる電子同調電圧の幾つかの例を示す図である。
【図６】温度が変化したときのＶＣＯの周波数特性（電子同調電圧対出力周波数）を示す図である。
【図７】従来の第１例の周波数掃引発振回路の構成及び作用を示す説明図である。
【図８】従来の第２例の周波数掃引発振回路の構成を示す図である。
【図９】従来の第２例で得られる発振周波数の特性［図（Ａ）］とこの図（Ａ）のｂ部分のオーバーシュート波形［図（Ｂ）］を示す図である。
【図１０】従来の第３例の周波数掃引発振回路の構成を示す図である。
【符号の説明】
【００３４】
２，４，１３，２６…ＶＣＯ、 ６，２７…分配器、
７，１４，３１…分周器（周波数カウンタ）、
１０，２０，２４，４１…ＣＰＵ、
２１…ＡＤＣ（アナログデジタルコンバータ）、
２２，２５…ＤＡＣ（デジタルアナログコンバータ）、
３７…ＤＡＣ部、 ３７ａ…第１ＤＡＣ、 ３７ｂ…第２ＤＡＣ、
３２…基準信号源（水晶発振器）、 ３３…ＰＦＤ（位相周波数検波器）、
３４…ＬＰＦ。
【技術分野】
【０００１】
本発明は周波数掃引発振回路、特に２４ＧＨｚ帯のマイクロ波を用いて距離計測等を行うレーダや各種センサに採用され、周波数掃引を高速にて実行する周波数掃引発振回路の構成に関する。
【背景技術】
【０００２】
従来から、マイクロ波を用いて距離計測等を実行するレーダ、各種センサ（距離計測装置等）では、ＦＭ−ＣＷ方式、パルス変調方式等が採用されており、このような装置に用いられている周波数掃引発振回路としては、主に図７〜図１０に示される従来例が存在する（例えば特許文献１）。
【特許文献１】特開２００５−１５０８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
まず、第１の従来例は、図７（Ｂ）のように、基準周波数を発振する発振器１、２４．０５〜２４．２５ＧＨｚで動作するＶＣＯ（電圧制御発振器）２及び増幅器３を有し、図７（Ａ）に示すノコギリ波状の電子同調電圧ＶｔをＶＣＯ２に与えることにより、図７（Ｃ）のように、周波数Ｆがノコギリ波状に変化する掃引が行われる。このような構成では、時間で変化させた電圧Ｖｔで周波数を変化させることができ、図７（Ｄ）のように、電圧Ｖｔの制御によって掃引周波数が制御される。
【０００４】
しかし、このような第１の従来例の場合は、構成がシンプルとなるが、ＶＣＯ２に加えられる電圧Ｖｔと出力周波数は非同期であり、ＶＣＯ２の特性が温度変化等の環境条件により変化したり、デバイス自体に特性変動要因があったりすると、出力周波数も変動するという問題がある。
【０００５】
近年、マイクロ波を用いた距離計測装置等では、無線局免許を省略した顧客使用のために、２４ＧＨｚ帯が開放され、屋外使用が許可されており、この２４ＧＨｚ帯の使用では、電波法により占有周波数帯域幅が７６ＭＨｚと規定されている。しかし、図７の技術では、環境条件等で出力周波数が変動することから、占有周波数帯域幅を厳密に維持することができず、この帯域幅を狭く設定する等の対策が必要となり、７６ＭＨｚの帯域幅を最大限に利用することができない。
【０００６】
図８の第２の従来例は、ＰＬＬ（Phase-locked loop）シンセサイザーを用いて周波数を掃引するものであり、（２４．０５〜２４．２５ＧＨｚ）／Ｎ１で動作するＶＣＯ４、増幅器５、分配器６、分周器（÷Ｎ）７、ＰＬＬ回路８及びループフィルタ９でループを形成すると共に、ＣＰＵ１０とＮ倍器（×Ｎ１）１１を備えた構成となる。このような構成によれば、ＶＣＯ４に電子同調電圧Ｖｔを与えると、ＰＬＬ回路の応答時間により発振周波数Ｆは、図９（Ａ）のように、階段状の波形となる。
【０００７】
しかし、この第２の従来例では、ＰＬＬシンセサイザーを用いることから、高い周波数確度にて掃引を行うことができる反面、周波数が階段状に切り替えられるため、高速ロック（高速周波数切替え）が困難であり、掃引速度の高速化に限界がある。この周波数切替えを高速に行う方式として、ＰＬＬに似たＤＤＳ（ダイレクトデジタルシンセサイザー）方式等があるが、この方式は非整数倍（又は非整数分の１）のカウンタ設定時における不要波（スプリアス）の発生が大きいという欠点がある。
【０００８】
また、図９（Ｂ）は、図９（Ａ）の特性線ｂ部分の一部を拡大した波形であるが、この図に示されるように、周波数の切替え点でトランジェントな周波数の変動特性である周波数のオーバーシュート１００が顕著に現れるという問題がある。従って、このようなトランジェントな周波数特性で占有周波数帯域幅を超えないようにするため、実際の掃引帯域幅を狭くしなければならない。
【０００９】
図１０の第３の従来例は、上記特許文献に記載された掃引発振装置であり、この装置は、ＶＣＯ１３、分周器（÷Ｎ）１４、基準周波数を発振する水晶発振器１５、ＰＤ（位相比較器）１６、ループフィルタ１７及び切換えスイッチ１８を用いてＰＬＬを形成すると共に、ＶＣＯ制御（入力）電圧を記憶するメモリ１９、ＣＰＵ２０、上記ＶＣＯ制御電圧をメモリ１９へ記録させるＡＤＣ（アナログデジタルコンバータ）２１、ＤＡＣ（デジタルアナログコンバータ）２２を備え、上記切換えスイッチ１８がａ端子に接続されているとき、１０個の周波数ポイントの電圧で位相ロックをかけると共に、ｂ端子に接続されているとき、上記１０個のポイント電圧間に入る４０の内挿ポイント電圧を上記ＤＡＣ２２からＶＣＯ１３へ供給する構成となっている。このような構成によれば、掃引周波数の発生時には、位相ロックが行われず、ＶＣＯ１３が単独で動作するので、高速な掃引が行われる。
【００１０】
しかし、この第３の従来例では、ＶＣＯ制御電圧の制御のみに依存することから、上記ＶＣＯ１３の制御電圧対発振周波数特性のレンジが広い場合、制御電圧の重み付けが大きくなり、所望の分解能の周波数制御が困難となる。また、所望の分解能の掃引周波数を得るためには、ＡＤＣ２１及びＤＡＣ２２として高分解能のものが必要となり、構成が大型化すると共に、コスト高にもなる。
【００１１】
本発明は上記問題点に鑑みてなされたものであり、その目的は、２４ＧＨｚ帯の占有周波数帯域幅内で、温度変化等の環境条件の変化やデバイス自体の特性変動要因があっても、掃引される周波数の安定度が高く、また高速な周波数掃引ができると共に占有周波数帯域幅を狭くすることもなく、更には高分解能のＡＤＣ等を用いずに、所望の分解能の周波数制御が可能となる周波数掃引発振回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１に係る発明は、電圧制御発振器に電子同調電圧（制御電圧）を入力することにより、所定幅の周波数を掃引発生する周波数掃引発振回路において、上記電圧制御発振器の出力周波数を分周する分周器（周波数カウンタ）と、基準周波数（絶対周波数）信号を発振する基準信号源と、この基準信号源からの基準周波数信号と上記分周器からの出力周波数（分周周波数）信号との位相及び周波数を比較し、差信号を出力する位相周波数検出回路と、この位相周波数検出回路の出力に基づき、上記出力周波数信号の周波数が上記基準周波数信号の周波数と一致したときの電圧制御発振器の電子同調電圧を求め、この電子同調電圧によって掃引周波数を校正する制御回路（ＣＰＵ）と、を備えたことを特徴とする。上記位相周波数検出回路としては、位相周波数検波器（Phase Frequency Detector）、位相周波数比較器（Phase Frequency Comparator）が用いられる。
請求項２に係る発明は、周波数掃引のための所定のサンプリングポイント数の電子同調電圧を出力するデジタルアナログコンバータと、周波数掃引幅を可変設定する幅設定回路と、を設け、周波数掃引幅を変化させても、同一のサンプリングポイント数が維持できるようにしたことを特徴とする。
請求項３に係る発明は、上記掃引周波数の校正中に、レーダ信号処理、例えば妨害波を抑制ためのＦＦＴ（高速フーリエ変換）等、又はセンサ信号処理を実行することを特徴とする。
【００１３】
上記請求項１の構成によれば、例えば周波数掃引の下降時に、周波数カウンタとしての分周器から基準周波数に近い周波数（基準周波数より低い周波数）を出力すると、位相周波数検出回路では、例えばＬレベルからＨレベルへ変化する出力が得られ、この変化時の電圧制御発振器の電子同調電圧を求めれば、基準信号源の基準周波数（絶対周波数）と一致する周波数を出力するための電子同調電圧が得られ、これによって電圧制御発振器の出力周波数（例えば中心周波数）の校正ができる。
【００１４】
上記請求項２の構成によれば、例えばデジタルアナログコンバータの出力電圧を幅設定回路（割り算器）で割ることにより、サンプリングポイント数は同一として、周波数掃引幅（振れ幅）を変えることができ、例えば１／２にすれば、周波数の掃引幅が１／２となる。
【発明の効果】
【００１５】
本発明によれば、位相周波数検出回路を用いて基準信号源の基準周波数による校正を行うので、２４ＧＨｚ帯の占有周波数帯域幅内で、温度変化等の環境条件の変化やデバイス自体の特性変動要因があっても、安定度の高い周波数掃引を実行することができる。しかも、この校正は、１掃引毎に行うことができるので、急激な環境変化に対応したリアルタイムの処理が可能になる。
また、周波数が階段状に切り替えられるＰＬＬシンセサイザーを用いないので、高速な周波数掃引ができ、トランジェントな周波数特性もないので、占有周波数帯域幅を狭くせずに、最大限に利用することが可能になる。
更に、掃引のための電子同調電圧を出力するためのデジタルアナログコンバータのみの使用とすることができ、第３の従来例で示した高分解能のアナログデジタルコンバータを用いずに、所望の分解能の周波数制御が可能となり、構成の簡略化、低コスト化も図ることができるという効果がある。
【００１６】
請求項２の発明によれば、掃引幅を変えた場合でも、同一のサンプリングポイント数を用いることができるので、周波数分解能を一定に保つことが可能になる。
請求項３の発明によれば、本発明をレーダに適用したときのＦＦＴ等のレーダ信号処理（演算処理）や各種センサに適用したときのセンサ信号処理が効率よく行われるという利点がある。
【発明を実施するための最良の形態】
【００１７】
図１には、本発明の第１実施例に係る周波数掃引発振回路の構成が示されており、この周波数掃引発振回路は、制御回路としてのＣＰＵ２４、例えば０〜１０２４（１０ＢＩＴの場合）のサンプリングポイントの電子同調電圧を出力し、アップカウンタ及びダウンカウンタとして機能するＤＡＣ（デジタルアナログコンバータ）２５、ＶＣＯ（電圧制御発振器）２６、分配器２７、増幅器２８を有し、上記ＤＡＣ２５から出力されるサンプリングポイント電圧を上記ＶＣＯ２６へ与えることにより、所定掃引幅（占有周波数帯域幅）を掃引した周波数信号が得られる。
【００１８】
一方、周波数の上昇掃引（アップカウント）と下降掃引（ダウンカウント）の切替えと周波数校正のために、上記分配器２７を介して、ＶＣＯ出力をＮ分周する分周器（プログラムで設定した周波数カウンタ）３１、基準（絶対）周波数Ｆrefを発振する水晶発振器（ＯＳＣ）からなる基準信号源（高安定の発振源）３２、基準周波数信号（Ｆref）と分周器３１の出力周波数信号（Ｆvco／Ｎ）の位相と周波数を比較し、その差電圧を出力するＰＦＤ（位相周波数検波器）３３、このＰＦＤ３３の出力をＣＰＵ２４へ入力するローパスフィルタ３４が設けられる。上記ＰＦＤ３３の代わりにＰＦＣを用いてもよい。
【００１９】
即ち、上昇掃引時に、ＣＰＵ２４から分周器３１に対し掃引の最大周波数に相当する設定値を送ると、最大周波数に達したことがＰＦＤ３３の出力の変化で捉えられ、また下降掃引時に、分周器３１に対し掃引の最小周波数に相当する設定値を送ると、最小周波数に達したことがＰＦＤ３３の出力の変化で捉えられることになり、これによって上昇掃引と下降掃引の切替えが可能となる。
【００２０】
一方、実施例では、例えば基準信号源３２の基準周波数が掃引の中心周波数に設定され、下降掃引時に、ＣＰＵ２４から分周器３１に対し基準周波数に近い周波数に相当する設定値を送ると、基準周波数を通過する際に、ＰＦＤ３３の出力が例えばＬ（Low）レベルからＨ（High）レベルに変化する。そして、この変化時の電子同調電圧がＣＰＵ２４で求められ、この電子同調電圧を掃引の中心周波数の電子同調電圧に置き換えることで、周波数の校正が行われる。なお、実施例では、レーダ装置や各種センサに適用したとき、外部の回路又は機器との接続をするための外部インターフェース３５も設けられる。
【００２１】
第１実施例は以上の構成からなり、その作用を図２及び図３を参照しながら説明する。この第１実施例は、固定の掃引幅（例えば２４ＧＨｚ帯では７６ＭＨｚの占有周波数帯域幅）で周波数掃引を行うものであり、まずＣＰＵ２４の制御に基づき、アップカウンタとして機能するＤＡＣ２５からＶＣＯ２６に対し、低い電圧から高い電圧に変化する直線状の電子同調電圧（０〜１０２４ポイント）を与えることにより、図２（Ａ）のＵのように、周波数の上昇掃引が行われる。このとき、分周器３１には、掃引の最大周波数に相当する設定値が送られており、電子同調電圧の上昇に従い掃引周波数が最大に達すると、図２（Ｂ）のようにＰＦＤ３３の出力がＨ（High）からＬ（Low）に変化する。このとき、変化を検出したＣＰＵ２４により、上記分周器３１には、掃引の最小周波数に相当する設定値が送られ、上記ＤＡＣ２５がダウンカウンタに切り替えられることになり、ＶＣＯ２６に対し高い電圧から低い電圧に変化する電子同調電圧（０〜１０２４ポイント）を与えることにより、図２（Ａ）のＤのように、周波数の下降掃引が行われる。この後、掃引周波数が最小に達すると、ＰＦＤ３３の出力がＬからＨに変化し、これを受けてＤＡＣ２５がアップカウンタに切り替えられる。このようにして、最小周波数と最大周波数との間の上昇及び下降の掃引が繰り返されることになり、この場合の掃引周波数は、分周器３１で決められた範囲を超えることはなく、２４ＧＨｚ帯では７６ＭＨｚの占有周波数帯域幅に近い帯域幅における周波数掃引が良好に行われる。
【００２２】
次に、掃引時の周波数校正について説明する。実施例では、図３のＤのように、ＶＣＯ２６の出力周波数Ｆvcoが下降する下降掃引時に、ＣＰＵ２４から分周器３１に対し基準周波数に近い周波数に相当する設定値が送られており、分周器３１から出力され、時間的に変化する周波数Ｆvco／Ｎは、いずれかの電子同調電圧において、基準信号源３２の基準周波数Ｆrefを通過する。この通過時に、Ｆvco／Ｎ＝Ｆrefとなって、ＰＦＤ３３の出力がＬレベルからＨレベルに変化する。ＣＰＵ２４では、このときの電子同調電圧が検出され、この電子同調電圧が掃引の中心周波数Ｆｃの電子同調電圧として設定されることになり、これによって中心周波数Ｆｃの校正、即ち掃引周波数の校正が行われる。即ち、ＶＣＯ２６で設定しようとする中心周波数Ｆｃが基準信号源３２の基準周波数Ｆrefと同じになる点を検出し、このときの電子同調電圧を中心周波数Ｆｃの電子同調電圧とすることにより、周波数の校正が行われる。なお、この校正のための周波数は、上記の中心周波数以外の周波数であってもよい。
【００２３】
上記の周波数校正によれば、温度等の環境条件の変化、デバイス自体の特性変動がある場合でも安定した周波数掃引を行うことができ、しかもこの校正は、下降掃引時に毎回（１掃引毎に）行うことができるので、環境条件の急激に変化にも良好に対応することが可能となる。
【００２４】
また、実施例は、ＰＬＬを用いておらず、分周器３１の切替え速度だけで、周波数の判定が可能となり、アップカウントとダウンカウントの切替え及び周波数校正等の動作を高速で行うことができる。
【００２５】
更に、実施例の周波数掃引発振回路をレーダ装置に適用する場合、掃引周波数を校正する下降掃引の期間Ｔｄに、例えば妨害波を抑制ためのＦＦＴ（高速フーリエ変換）等のレーダ信号処理（ＣＰＵ演算）が実行されており、これにより、レーダ信号処理（ＣＰＵ演算処理）が効率よく行われるようになっている。各種センサに適用する場合も、上記期間Ｔｄにセンサ信号処理を実行することにより、同様の効果が得られる。
【００２６】
図４には、周波数掃引幅を任意に選択設定できる第２実施例の周波数掃引発振回路の構成が示されており、この周波数掃引発振回路では、０〜１０２４のサンプリングポイントの電圧を発生する第１ＤＡＣ（デジタルアナログコンバータ）３７ａと中心周波数に対応する電圧を発生する第２ＤＡＣ３７ｂを有するＤＡＣ部３７、掃引幅を設定するための割り算器（÷）からなる幅設定回路３８、この幅設定回路３８の出力と上記第２ＤＡＣ３７ｂの出力を加算する足し算器（＋）３９、掃引幅を選択するための選択スイッチ４０、この選択スイッチ４０の出力に基づき、掃引幅の制御を行うと共に、各種の制御をするＣＰＵ４１が設けられる。なお、他の構成は第１実施例と同様となる。
【００２７】
第２実施例は以上の構成からなり、この第２実施例では、上記第１ＤＡＣ３７ａから、掃引幅（周波数振れ幅）を設定するために直線状に変化する０〜１０２４（例えば１０ＢＩＴの場合）のサンプリングポイントの電圧が出力され、上記第２ＤＡＣ３７ｂから、中心周波数を設定する電圧が出力され、これらの電圧が上記足し算器３９で加算されることにより、ＶＣＯ２６を制御する電子同調電圧が形成される。例えば、図５に示されるように、０〜１０２４のポイントの所定掃引幅の電圧と中心周波数設定電圧ａが加算されると、Ｃ１０１に示される電子同調電圧が得られ、同じ掃引幅の電圧と中心周波数設定電圧ｂが加算されると、Ｃ２０１に示される電子同調電圧が得られる。そして、幅設定回路３８で、所定掃引幅が１／２に設定されると、０〜１０２４のサンプリングポイント電圧が１／２となり、中心周波数設定電圧がａの場合はＣ１０２、ｂの場合はＣ２０２の電子同調電圧が形成される。
【００２８】
上記幅設定回路３８の掃引幅の値は、例えば整数分の１に設定することができ、この値は、選択スイッチ４０で選択することができる。例えば、１／２、１／４，１／８，１／１６…を選択、設定した場合に得られる掃引幅は、フルスケール（最大周波数掃引幅）を１とすると、１／２、１／４，１／８，１／１６…となる。このとき、掃引幅が変わっても、０〜１０２４のサンプリングポイント数は変わることはなく、例えば、クロックを１μｓとした場合、上昇掃引又は下降掃引の時間は、１．０２４ｍｓとなるが、この時間は周波数掃引幅を変化させても変わらない。
【００２９】
このような第２実施例によれば、周波数掃引幅が変わっても、サンプリングポイント数が変わらず、特に本発明をレーダ等に適用する場合、掃引の分解能を一定に維持することができ、検出精度を良好に保つことができるという利点がある。上記図１０の第３の従来例では、掃引幅を変化させると、これに連動してポイント数も変化し、掃引幅が大きくなればポイント数は増加し、逆に小さくなればポイントは減少する。
【００３０】
また、この第２実施例においても、基準信号源３２の基準周波数を掃引の中心周波数に合わせることにより、中心周波数が校正され、この校正された中心周波数を中心とした周波数掃引が行われる。
【００３１】
図６には、温度変化時のＶＣＯ２６の周波数特性の変化が示されており、例えば常温の特性Ｔ１０に対し、低温では、周波数が高くなる特性Ｔ１１、高温では、周波数が低くなる特性Ｔ１２となるが、電圧に対する周波数の変動幅はいずれの温度でも同様な傾き（変化）を示している。このことから、温度変化に対しては、周波数掃引幅（振れ幅）に対する温度補償は必須ではなく、掃引の基準となる周波数に対する補償が重要であるといえる。実施例では、掃引の基準となる周波数としての中心周波数を校正することで、温度変化に対する補償が可能になる。
【００３２】
実施例では、基準信号源３２の周波数を掃引の中心周波数に合わせて校正を行うようにしたが、中心周波数以外の周波数に合わせて校正を行うこともできる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施例に係る周波数掃引発振回路の構成を示す図である。
【図２】実施例における周波数掃引の状態［図（Ａ）］とＰＦＤの出力状態［図（Ｂ）］を示す図である。
【図３】実施例における周波数掃引波形及び校正等の処理を示す説明図である。
【図４】第２実施例に係る周波数掃引発振回路の構成を示す図である。
【図５】第２実施例の装置で掃引の際にＶＣＯに与えられる電子同調電圧の幾つかの例を示す図である。
【図６】温度が変化したときのＶＣＯの周波数特性（電子同調電圧対出力周波数）を示す図である。
【図７】従来の第１例の周波数掃引発振回路の構成及び作用を示す説明図である。
【図８】従来の第２例の周波数掃引発振回路の構成を示す図である。
【図９】従来の第２例で得られる発振周波数の特性［図（Ａ）］とこの図（Ａ）のｂ部分のオーバーシュート波形［図（Ｂ）］を示す図である。
【図１０】従来の第３例の周波数掃引発振回路の構成を示す図である。
【符号の説明】
【００３４】
２，４，１３，２６…ＶＣＯ、 ６，２７…分配器、
７，１４，３１…分周器（周波数カウンタ）、
１０，２０，２４，４１…ＣＰＵ、
２１…ＡＤＣ（アナログデジタルコンバータ）、
２２，２５…ＤＡＣ（デジタルアナログコンバータ）、
３７…ＤＡＣ部、 ３７ａ…第１ＤＡＣ、 ３７ｂ…第２ＤＡＣ、
３２…基準信号源（水晶発振器）、 ３３…ＰＦＤ（位相周波数検波器）、
３４…ＬＰＦ。
【特許請求の範囲】
【請求項１】
電圧制御発振器に電子同調電圧を入力することにより、所定幅の周波数を掃引発生する周波数掃引発振回路において、
上記電圧制御発振器の出力周波数を分周する分周器と、
基準周波数信号を発振する基準信号源と、
この基準信号源からの基準周波数信号と上記分周器からの出力周波数信号との位相及び周波数を比較し、差信号を出力する位相周波数検出回路と、
この位相周波数検出回路の出力に基づき、上記出力周波数信号の周波数が上記基準周波数信号の周波数と一致したときの電圧制御発振器の電子同調電圧を求め、この電子同調電圧によって掃引周波数を校正する制御回路と、を備えたことを特徴とする周波数掃引発振回路。
【請求項２】
周波数掃引のための所定のサンプリングポイント数の電子同調電圧を出力するデジタルアナログコンバータと、
周波数掃引幅を可変設定する幅設定回路と、を設け、
周波数掃引幅を変化させても、同一のサンプリングポイント数が維持できるようにしたことを特徴とする請求項１記載の周波数掃引発振回路。
【請求項３】
上記掃引周波数の校正中に、レーダ信号処理又はセンサ信号処理を実行することを特徴とする請求項１又は２に記載の周波数掃引発振回路。
【請求項１】
電圧制御発振器に電子同調電圧を入力することにより、所定幅の周波数を掃引発生する周波数掃引発振回路において、
上記電圧制御発振器の出力周波数を分周する分周器と、
基準周波数信号を発振する基準信号源と、
この基準信号源からの基準周波数信号と上記分周器からの出力周波数信号との位相及び周波数を比較し、差信号を出力する位相周波数検出回路と、
この位相周波数検出回路の出力に基づき、上記出力周波数信号の周波数が上記基準周波数信号の周波数と一致したときの電圧制御発振器の電子同調電圧を求め、この電子同調電圧によって掃引周波数を校正する制御回路と、を備えたことを特徴とする周波数掃引発振回路。
【請求項２】
周波数掃引のための所定のサンプリングポイント数の電子同調電圧を出力するデジタルアナログコンバータと、
周波数掃引幅を可変設定する幅設定回路と、を設け、
周波数掃引幅を変化させても、同一のサンプリングポイント数が維持できるようにしたことを特徴とする請求項１記載の周波数掃引発振回路。
【請求項３】
上記掃引周波数の校正中に、レーダ信号処理又はセンサ信号処理を実行することを特徴とする請求項１又は２に記載の周波数掃引発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−２８８８６６（Ｐ２００８−２８８８６６Ａ）
【公開日】平成２０年１１月２７日（２００８．１１．２７）
【国際特許分類】
【出願番号】特願２００７−１３１７１８（Ｐ２００７−１３１７１８）
【出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２０年１１月２７日（２００８．１１．２７）
【国際特許分類】
【出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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