【課題】小型化および低消費電力化が可能な信号受信装置を提供する。
【解決手段】本発明の信号受信装置は、Ｎ個の信号受信ブロック（Ｎは２以上の整数）を備え、Ｎ組のシリアル信号とサイクル数がそれぞれ等しいＮ個のクロックとを受信する。第１の信号受信ブロックは、第１のクロックと第１の内部クロックとの位相差を表す位相差信号を生成する位相差検出回路と、位相差信号の値に応じて第１のクロックの位相を遅延させた第１の内部クロックを生成する第１の位相遅延回路と、第１の内部クロックに基づいて第１組のシリアル信号を変換するシリアル−パラレル変換回路とを有する。他の第ｎの信号受信ブロックは、第１の信号受信ブロックからの位相差信号の値に応じて第ｎのクロックの位相を遅延させた第ｎの内部クロックを生成する第ｎの位相遅延回路と、第ｎの内部クロックに基づいて第ｎ組のシリアル信号を変換するシリアル−パラレル変換回路とを有する。 （もっと読む）

【課題】ジッタを小さくする、ロックレンジを広くする、最高動作周波数を上げる及び消費電力を下げることを同時に満たすＤＬＬ回路を提供する。
【解決手段】ｎ個（ｎは２以上の整数）の直列に接続された遅延素子を有し、１段目の遅延素子に同期基準信号が入力され、ｋ（ｋは１≦ｋ＜ｎをみたす整数）段目の遅延素子により遅延された前記同期基準信号がｋ段目の遅延素子より遅延量の大きいｋ＋１段目の遅延素子へそれぞれ出力される遅延回路２と、前記遅延素子がそれぞれ出力する遅延された前記同期基準信号のうちの１つを選択し出力する選択回路３と、選択回路３が出力する信号を所定時間遅延して出力する調整回路４と、前記同期基準信号及び調整回路４より出力される信号の位相を比較し、比較結果を出力する位相比較回路５と、前記比較結果が入力され、それに基づいて選択回路３の制御を行う制御回路６と、を備える。 （もっと読む）

【課題】複数の発振周波数帯域から１つの周波数帯域を選択可能な集積化されたＶＣＯを構成する素子に製造ばらつきがあっても、最適な周波数帯域で所望の周波数に位相ロックすることができ、しかもＶＣＯの消費電流を低減できる周波数シンセサイザを提供する。
【解決手段】分周比格納部９ａの分周比が更新されたらＰＬＬを開ループ状態にして可変分周器２、３の出力信号と基準分周器５の出力信号の位相を比較し、その結果に応じて、電圧制御発振器１ｂの共振回路の共振周波数を変化させながら、所望の周波数の周波数帯域を選択し決定する。その後、可変分周器の出力信号と基準分周器５の出力信号の位相を比較し、その結果に応じて、電圧制御発振器１ｂの電流を変化させながら、最適電流値を決定する。その後、位相同期系を閉ループ状態にして位相ロックさせる。 （もっと読む）

【課題】 １つのレプリカ遅延部を採用して外部クロックとデータまたは外部クロックと内部クロック間のスキューを補償する。
【解決手段】 遅延固定ループ装置は、レファレンスクロックをそれぞれ遅延させライジングクロックとフォーリングクロックとを生成し、レプリカディレイされたライジングクロックをレファレンスクロックに同期させ、フォーリングクロックをレファレンスクロックに同期されたライジングクロックに同期させる遅延手段と、レプリカディレイされたライジングクロックを提供するレプリカ遅延部と、ライジングクロックの同期を制御し、フォーリングクロックの同期を制御する制御手段と、遅延手段のライジングクロックをレプリカ遅延部へ伝達し、遅延手段で相互に同期された前記ライジングクロックとフォーリングクロックのパルス幅を調節して出力パルスを生成するＤＣＣ出力部とを含む。 （もっと読む）

【課題】本発明は、パワーダウンモードの間、周期的にロッキング動作を実行する機能を有するDLL及びそのロッキング動作方法に関する。
【解決手段】DLLはグローバルクロック発生器、クロック遅延部、及びパワーダウン制御部を含む。パワーダウン制御部は、複数のグローバルクロック信号中の一部と、上記位相検出信号、及びパワーダウン信号に応答し、上記入力クロック信号を上記グローバルクロック発生器と上記クロック遅延部にそれぞれ出力する。パワーダウンモードの間、クロック遅延部は周期的に入力クロック信号を受信するごとにイネーブルされてロッキング動作を実行する。従って、パワーダウンモードの間、DLLの消費電力が減少することができ、クロック遅延部の周期的なロッキング動作により、パワーダウンモードの間、外部クロック信号と内部クロック信号の間の位相差が減少するため、パワーダウンモード以後にDLLが高速で動作することができる。 （もっと読む）

【課題】同期確立可能な注入電力を低減することができる注入同期発振器を得る。
【解決手段】（１／ｎ）ｆ_０の基準信号が注入される注入端子１に接続された周波数ｆ_０の共振回路を構成する先端開放スタブ２及び伝送線路３と、周波数ｆ_０近傍で負性抵抗を有するようにソース端とグランドとの間にマイクロストリップ線路４ｂが接続され、ゲート端に前記共振回路を介して前記基準信号が注入され、注入された基準信号の高調波及びその高調波に同期した発振波を生成する電界効果トランジスタ４ａと、電界効果トランジスタ４ａのドレイン端と出力周波数がｆ_０またはｆ_０の高調波の信号を出力する出力端との間に設けられて前記発振素子からの出力を電界効果トランジスタ４ａに帰還する先端開放スタブ５とを備えた注入同期発振器において、電界効果トランジスタ４ａのソース端に（１／ｎ）ｆ_０で短絡点となるインピーダンス回路として先端開放スタブ４ｃを接続した。 （もっと読む）

【課題】消費電力を最適化すること。
【解決手段】この発振器は、互いに並列接続された複数の発振部と、発振部の発振出力について許容される精度を示す指示信号に基づき、複数の発振部の並列接続数を制御する制御部とを具備する。 （もっと読む）

本明細書では、概して高出力ミリ波発振器の実施例を説明する。その他の実施例も説明および請求できる。一部の実施例では、前記発振器（１００）は、反射配列増幅器（１０２）の個別のサブ配列増幅要素（１１４）による発振の誘発を助けるように、少なくとも部分的に信号を前記反射配列増幅器（１０２）に反射する偏光部分反射器（１０６）を含む。他の一部の実施例では、前記発振器（２００）は、前記サブ配列増幅要素による発振の誘発を助けるように、少なくとも部分的に信号を前記反射配列増幅器（２０２）に反射する位相段階型偏光感知反射板（２０６）を含む。一部の実施例では、前記発振器（４００）は、反射器（４２６）と、反射が前記反射配列増幅器（４０２）に戻ってサブ配列増幅要素による発振の誘発を助けるように、少なくとも部分的に信号を前記反射器（４２６）に通過させる位相段階型偏光反射透過板（４０６）を含む。 （もっと読む）

【課題】ループフィルタを構成するＭＯＳトランジスタのリーク電流による電圧制御発振回路のコントロール電圧の変動を防止し、回路面積の縮小が図られたＰＬＬ回路を提供する。
【解決手段】
ループフィルタの電圧をサンプリングし保持するサンプル・ホールド回路と、そのサンプル・ホールド回路により保持された保持電圧とループフィルタの電圧を比較する演算増幅器と、比較結果によりループフィルタから漏洩したリーク電流を補償するリーク電流補償経路を備え、ループフィルタを構成するＭＯＳ容量のゲート酸化膜をサンプル・ホールド回路を構成するＭＯＳ容量のゲート酸化膜よりも薄いものを用いる。 （もっと読む）

移動通信装置（例えば、携帯電話）内部には、局部発振器がある。局部発振器は、新規な構成可能なマルチモジュラスディバイダ（ＣＭＭＤ）を含む新規な分周器、を含む。分周器は、同期および非同期回路の異なる組み合わせを伴う複数の構成のうちの選択可能な１つ、に構成可能である。各構成において、分周器は、ある雑音量を発生させ、ある電力量を消費する。電力消費が最大のモードは最小の雑音量を生じさせ、その逆も同様であるというように、電力消費は、発生される雑音に対してゆるく逆に関連付けられる。移動通信装置は、複数の異なる通信規格（例えば、ＧＳＭ、ＣＤＭＡ１Ｘ、およびＷＣＤＭＡ）のうちの１つで動作可能である。異なる通信規格は、分周器に対して異なる雑音要件を課す。使用される規格の雑音要件を満たす最も低電力な構成を使用することによって、携帯電話の電力消費が軽減される。
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【課題】ＰＬＬ回路のロックタイムを短縮しつつ、ロック時のチャージポンプのリーク電流を削減して安定した出力信号を供給する半導体装置を提供する。
【解決手段】一の電源電圧と接続され、半導体基板上に位相同期ループ回路１を配設する半導体装置において、位相同期ループ回路には、複数の回路ブロック２、３、５、６が備わり、半導体基板上には、一の電源電圧から電圧値の異なる電圧を生成して、回路ブロックごとにそれぞれ電圧値の異なる電圧を供給する複数の電源電圧供給手段７、８、９と、かかる電源電圧供給手段から生成された電圧の何れか一つを回路ブロックのうちの少なくとも一つの回路ブロックに含まれるＰＭＯＳトランジスタ基板に選択的に供給することにより電圧の供給先となる回路ブロックの出力を制御する供給電圧制御手段１０と、を備えることを特徴とする。 （もっと読む）

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】互いに直列に接続された複数個の遅延素子から構成されるデジタルディレイライン５６，６９，７１を有し、デジタルディレイライン５６，６９，７１に対応したカウンタ５２，６５から出力されるカウント値に応じて複数の遅延素子のいずれかの遅延を選択し、選択した遅延素子およびこれに隣接する１つの遅延素子によって遅延時間を設定制御する。 （もっと読む）

【課題】待機状態としたＤＬＬ回路を速やかに通常の動作状態に復帰可能としたＤＬＬ回路、及びこのＤＬＬ回路を備えた半導体装置、並びにこの半導体装置を備えた電子機器を提供する。
【解決手段】ＤＬＬ回路は、入力されたクロック信号から遅延信号を生成する遅延信号生成回路と、遅延信号とクロック信号との位相差に基づいて制御信号を生成する位相比較回路と、制御信号の電圧レベルを昇圧するチャージポンプ回路とを有し、遅延信号生成回路へのクロック信号の入力をスイッチ回路により遮断されて待機状態となるＤＬＬ回路であって、待機状態時に、チャージポンプ回路に設けた昇圧用のキャパシタに所定量のリークが生じたことを検出するリーク検出回路と、このリーク検出回路でのリークの検出に基づいてキャパシタへの充電を開始させる充電制御回路とを有することとした。 （もっと読む）

【課題】送信状態に応じて所望のＣ／ＮとなるようにＶＣＯの動作電流を制御することで低消費電力化を実現する。
【解決手段】ＰＬＬ１１２が、ＶＣＯ１０９の発振信号１１８Ｓと基準信号１１５Ｓとを比較してＶＣＯ１０９の発振周波数を所望の周波数に制御し、ＶＣＯ１０９の出力信号を分周器１０５〜１０８で分周した後、変調回路１０１〜１０４が、分周された信号を変調信号に変換して送信している。このとき、動作電流制御部１１１が、変調回路１０１〜１０４から送信される変調信号の送信状態（つまり、送信電力、送信周波数、送信周波数の帯域など）に応じてＶＣＯ１０９に流れる動作電流を制御している。つまり、動作電流制御部１１１は、ＶＣＯ１０９のＣ／Ｎが最適になるようＶＣＯ１０９の動作電流を制御して消費電流を低減している。 （もっと読む）

【課題】微細プロセスに好適で高性能化したＶ−Ｉ変換回路とＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】入力電圧がゲートに供給された第１導電型のソースと第１電圧との間第１抵抗を設ける。第２電圧側に設けられた第２導電型の第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴで電流ミラー回路を構成し、上記第１ＭＯＳＦＥＴのドレイン電流に対応した出力電流を形成する。第１定電流源の定電流を上記第１電圧側に設けられた第１導電型の第４ＭＯＳＦＥＴと第５ＭＯＳＦＥＴで電流ミラー回路を介して上記第２、第３ＭＯＳＦＥＴの電流ミラー回路に流すようにする。上記中心電圧に対応した入力電圧の変化範囲と、中心電流に対応した出力電流の変化範囲とがほぼ対応するよう上記第５ＭＯＳＦＥＴに流れる定電流値及び上記第１ＭＯＳＦＥＴのコンダクタンスを設定する。 （もっと読む）

【課題】小型、低消費電力で、しかも互いに精度良く直交する２つの信号を出力できる直交信号発生回路を提供すること。
【解決手段】発振信号を発生する発振器１と、発振器１の発振信号を２分周して互いに実質的に直交する２つの分周信号Ｓｉｇ１，Ｓｉｇ２を出力する分周器２を備える。制御回路３は、２つの分周信号Ｓｉｇ１，Ｓｉｇ２のうちの一方の分周信号Ｓｉｇ１を入力部３１に受けて、一方の分周信号Ｓｉｇ１が所定の基準信号と同期するように発振器１の発振信号をフィードバック制御する。分周器２が２つの分周信号Ｓｉｇ１，Ｓｉｇ２のうちの他方の分周信号Ｓｉｇ２を出力する配線１２に、制御回路３の入力部３１の入力インピーダンスと実質的に同一のインピーダンスをもつ負荷４が接続されている。 （もっと読む）

【課題】間欠動作時の消費電流を低減することができる発振回路を提供する。
【解決手段】発振回路２ａは、コンデンサＣ０を充放電する充放電回路４ａと、充放電回路４ａによるコンデンサＣ０の充放電に応じて変化する充放電信号Ｘに基づいて、受信デバイスを間欠動作させるために、受信デバイスの間欠動作の周期を表すインターバル期間と間欠駆動する受信デバイスがオンしている期間を表すウォッチ期間とが設定された信号ｏｕｔ１を生成する信号生成回路５ａとを備え、信号生成回路５ａは、基準電圧Ｖｔｈ１と基準電圧Ｖｔｈ２との間の電圧差に基づいてインターバル期間を信号ｏｕｔ１に設定し、基準電圧Ｖｔｈ１と基準電圧Ｖｔｈ２との間の電位をそれぞれ有する基準電圧Ｖｔｈ３と基準電圧Ｖｔｈ４との間の電圧差に基づいてウォッチ期間を信号ｏｕｔ１に設定する。 （もっと読む）

【課題】長時間パワーダウンモード状態にとどまる場合にロックフェイル（fail）が発生するのを防止すること。
【解決手段】外部クロックを受信して、バッファリングして、内部クロックを生成するクロックバッファと、クロックイネーブル信号ＣＫＥに応答して、ノーマルモードなのか、パワーダウンモードなのか、に対する情報を有する制御信号を生成するパワーダウンモード制御部と、前記の制御信号に応答して、内部クロックに基づいた、ソースクロックを提供するソースクロック生成部と前記のソースクロックに基づいてＤＬＬの位相更新を行い、ＤＬＬクロックを提供する位相更新部を備える遅延固定ループを提供する。長時間にパワーダウンモードにとどまる場合にも、パワーダウンモード区間の一部の区間で、ＤＬＬ位相更新を行なうことによって、ロックフェイル（fail）が発生することを防止できる。 （もっと読む）

【課題】パワーダウンモードや、セルフリフレッシュモードだけでなく、ノーマルモード動作においても、実際にクロックが用いられる必要区間以外の区間に対して、意味無くＤＬＬクロックがトグルリングされることを防止して、ＤＲＡＭの動作電流を低減させるためのＤＬＬ装置を提供する。
【解決手段】ＤＬＬドライバー制御装置は、ＤＬＬクロックをドライビングするＤＬＬドライバーと、アクティブモードに関する情報を有する信号に応答して、前記ＤＬＬドライバーの駆動を制御するための制御信号を生成するＤＬＬドライバー制御部とを備える。 （もっと読む）

【課題】本発明はオンダイターミネーション制御装置に関し、特に、ＯＤＴ（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）とＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）のディセーブル状態でクロック信号を制御し電流の無駄使いを抑えることのできるオンダイターミネーション制御装置を提供すること。
【解決手段】本発明のオンダイターミネーション制御装置は、モード設定に応じて状態が異なるようにするクロック制御信号を出力するモードレジスタセットと、前記クロック制御信号のアクティブ状態に応じて第１内部クロックと第１同期クロックを受信し、第２内部クロックと第２同期クロックを選択的に出力するクロック制御部と、ＯＤＴ制御信号を受信し、前記第２内部クロックと前記第２同期クロックに同期して、オンダイターミネーションブロックの動作を制御するオンダイターミネーション制御部とを備える。 （もっと読む）