【解決手段】周波数分周器は、複数のインジェクションロックリング発振器（ＩＬＲＯ）を含む。第１ＩＬＲＯは、クロスカップルされたＮチャネルトランジスタの対、負荷抵抗の対、インテグレイトキャパシタ、及び電流注入回路を含む。各トランジスタのドレインは、他方のトランジスタのゲートに結合される。各負荷抵抗は、各トランジスタのドレインを回路電圧源に結合する。インテグレイトキャパシタは、各トランジスタのソースに結合する。電流注入回路は、第１周波数の発振入力信号に応答して、各トランジスタのソースから回路グランドへのパスを交互にオープン及びクローズする。これに応答して、各トランジスタのドレインの電圧状態は交互にラッチ及びトグルされて、２分周された発振信号の差動対が生成される。逆位相で駆動される第１及び第２ＩＬＲＯは、位相直交する２つの差動出力信号を生成する。 （もっと読む）

【課題】受信信号と局部発振信号とに位相差があっても復調できるようにする。
【解決手段】復調器１は、変調器２で送信された受信信号Ｄ３をアンテナ１１で受信し、この受信した受信信号Ｄ３をＶＣＯ１３に注入して、自走発振周波数を有する局部発振信号Ｄ６を発振する。この発振した局部発振信号Ｄ６を９０度移相器で９０度移相する（局部発振信号Ｄ７になる）。アンテナ１１で受信した受信信号Ｄ３の位相と９０度移相器で９０度移相した局部発振信号Ｄ７の位相とを位相比較器１５で比較して、局部発振信号Ｄ６の位相を調整するための位相調整信号Ｖｃｔを生成する。この生成した位相調整信号Ｖｃｔに基づいて、受信信号Ｄ３と局部発振信号Ｄ６とをＶＣＯ１３で同期させ、該同期させたものである局部発振信号Ｄ８をミキサ１７に入力する。注入同期後の局部発振信号Ｄ８と受信信号Ｄ３とをミキサ１７で演算して当該受信信号Ｄ３を復調する。 （もっと読む）

【課題】低消費電力化と小型化とが両立されたＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路の位相比較器２は、カウンタ１６と時間デジタル変換器１３とを含む。カウンタ１６は、参照クロック信号ＲＥＦと、デジタル制御発振器の出力を分周した低周波クロック信号ＣＬＫＡおよび高周波クロック信号ＣＬＫＢとを受ける。カウンタ１６は、高周波クロック信号ＣＬＫＢのクロック数をカウントすることによって参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を検出する。時間デジタル変換器１３は、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとを受ける。時間デジタル変換器１３は、カウンタ１６の出力が所定範囲になってから、参照クロック信号ＲＥＦと低周波クロック信号ＣＬＫＡとの位相差を、高周波クロック信号ＣＬＫＢの周期よりも短い時間の精度で検出する。 （もっと読む）

局部発振器（ＬＯ）経路内の平均消費電流を低減するための方法が開示される。ＬＯ信号は、マスター分周器とスレーブ分周器とで受信される。マスター分周器からの出力は、入力信号と混合されて、第１の混合出力を生成する。スレーブ分周器からの出力は、入力信号と混合されて、第２の混合出力を生成する。第２の混合出力は、第１の混合出力と同位相になるように強制される。 （もっと読む）

局部発振器は、相対的に低い周波数の信号を、集積回路にわたりミキサの位置まで伝達する。ミキサの近くでは、周波数逓倍サブハーモニック注入同期発振器（ＳＨＩＬＯ）が、その信号を受信し、それからより高い周波数の信号を発生させる。ＳＨＩＬＯがＩおよびＱ直交位相信号を出力する場合には、ＩおよびＱ信号がミキサをドライブする。ＳＨＩＬＯが直交位相信号を発生させない場合には、直交位相発生回路が、ＳＨＩＬＯ出力信号を受信し、それからミキサをドライブするＩおよびＱ信号を発生させる。１つの有利な態様において、局部発振器からＳＨＩＬＯまでの距離を越えて伝達される信号の周波数は、近くでミキサをドライブするＩおよびＱ信号の周波数よりも低い。距離を越えて伝達される信号の周波数を低くすることは、従来のシステムと比較すると、５０パーセント以上、ＬＯ信号分配システムの電力消費を減じることができる。
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【課題】受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行うことが可能で、転送レートの高速化および低消費電力化を実現することが可能なクロック再生装置および電子機器を提供する。
【解決手段】ゲーティング信号生成部１３０Ｂは、位相判定部１２０Ｂの位相判定信号に応じて、エッジ検出部１１０の検出結果により立ち上がりエッジ検出を示す信号または立ち下がりエッジ検出を示す信号のいずれか一方の信号を第１のゲーティング信号として、他方の信号を受信データ信号の周期の半周期分を遅延させて上記第２のゲーティング信号として生成し、発振器１４０Ｂは、位相が第１のゲーティング信号ＳＧＴ１０および第２のゲーティング信号ＳＧＴ１１によって制御され、受信データ信号ＲＤＴに同期したクロック信号ＣＬＫを出力する。 （もっと読む）

【課題】クロック信号を並列データに整列させるための方法を提供する。
【解決手段】クロックシフティング回路１０は、入来クロック信号８を入来データ信号１６に対してシフトし、データクロッキング回路２０は、シフト済みクロック信号を使用して、入来データ信号１６を再クロックする。クロックシフティング回路１０は、位相ロックループ回路２に直列に接続されている複数のＤフリップフロップ回路４，６を連結して備える。データクロッキング回路２０は、それぞれの入来データビット１６を受信し、ミキサ２２に対するローカルオシレータとして働く真−補数ブロック５０，５８を備える。複数のシフト済みクロック信号６２，５４，６４，５６は、入来クロック信号１６に対して９０度、１８０度、及び２７０度シフトされたものなど、が生み出される。 （もっと読む）

デジタル位相同期ループ（ＤＰＬＬ）は、ＤＣＯ出力信号及び基準クロックを受信し及びデジタル値の第１のストリームを出力する時間−デジタル変換器（ＴＤＣ）を含む。ＴＤＣを高レートでクロックすることによって量子化雑音が低減される。ダウンサンプリング回路は、第１のストリームを第２のストリームに変換する。第２のストリームは、ＤＰＬＬの制御部が電力消費量を低減させるためにより低いレートで切り替わることができるようにＤＰＬＬの位相検出加算器に供給される。従って、ＤＰＬＬは、マルチレートＤＰＬＬと呼ばれる。制御部によって出力されたデジタルチューニングワードの第３のストリームは、ＤＣＯをより高いレートでクロックし、それによってデジタルイメージを低減させることができるようにＤＣＯに供給される前にアップサンプリングされる。受信機用途においては、アップサンプリングは行われず、ＤＣＯはより低いレートでクロックされ、それによって電力消費量をさらに低減させる。
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【課題】時間遅延量の最適値制御が行える時間デジタル変換器を提供すること。
【解決手段】入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりと立ち下がりの一方または両方を検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える。 （もっと読む）

【課題】適切な動作モードとすることができなかった。
【解決手段】それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路と、複数の基準クロックをそれぞれ所定の値で分周した複数の分周クロックを出力する多相分周回路と、複数の基準クロックのいずれか１つ、もしくは、複数の分周クロックのいずれか１つのうちのどちらかを選択し、その選択したクロックを選択クロックとして出力する選択スイッチ回路と、選択クロックを動作クロックとし、周波数制御入力データの値に応じて周波数が変動する出力クロックと、出力クロックと周波数制御入力データの値に応じて計算される理想位相との位相差を示す遅延量データとを出力するデジタルＶＣＯと、遅延量データに応じて複数の分周クロックのうち１つに同期した出力クロックを選択して出力する選択回路と、を有するＰＬＬ回路。 （もっと読む）

【課題】ＰＬＬ回路を用いずにクロックを同期させることを課題とする。
【解決手段】デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。 （もっと読む）

【課題】デューティサイクルエラーを最小化し、消費電流を減少させる。
【解決手段】信号周波数変更回路は、クロック信号を遅延制御信号に相応する第１遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第１遅延時間に比べて小さい第２遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線；位相固定完了信号を生成する検出部；前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備える。 （もっと読む）

ＦＭ受信機内の周波数シンセサイザは、フェーズロックドループ（ＰＬＬ）を用いて、局部発振器（ＬＯ）信号を生成する。ＬＯ信号は、ミキサに提供される。ＦＭ受信機は、さらに、ジャマー検出機能性を含む。ジャマーが検出されなかった場合、ＰＬＬのループ帯域幅は、比較的高い値を有するように設定され、それによって、帯域内残留ＦＭの抑制を促進する。ジャマーが検出された場合、ＰＬＬのループ帯域幅は、比較的低い値を有するように設定され、それによって、帯域外ＳＳＢ位相雑音の抑制を促進する。ジャマーが検出されたか否かに依存してループ帯域幅を適応的に変更することによって、帯域内残留ＦＭおよび帯域外ＳＳＢ位相雑音要求を満たすと同時に、ＰＬＬ内のサブ回路へのパフォーマンス要求を緩和することができる。ＰＬＬのＶＣＯが、ループ帯域幅の適応的な変更による位相雑音をより多く生成できるようにすることによって、ＶＣＯ電力消費を減らすことができる。 （もっと読む）

【課題】簡素な回路構成で低消費電力の量子周波数標準器。
【解決手段】化学結合している原子核間のスピン−スピン相互作用によって複数に分裂したエネルギー準位を有する物質１１０を含む容器１２０と、容器１２０に磁場を与える磁場発生源ＭＧと、容器１２０に電磁波を照射する発振器１５０と、を含む核磁気共鳴部１００と、核磁気共鳴部１００から出力される共鳴信号ＲＳからエネルギー準位の核磁気共鳴周波数ｆ１を検出し第１検出信号ＳＤ１として出力する第１検出部２００と、共鳴信号ＲＳから隣り合うエネルギー準位間のエネルギー差であるスピン結合定数Ｊを検出し第２検出信号ＳＤ２として出力する第２検出部３００と、第１検出信号ＳＤ１と第２検出信号ＳＤ２に基づき核磁気共鳴部１００を駆動する駆動信号ＤＳを生成する駆動信号生成部４００と、を含み、第２検出部３００は、第２検出信号ＳＤ２に基づき標準周波数信号ＳＯを出力する。 （もっと読む）

【課題】リード動作時における位相調整精度を低下させることなく、ＤＬＬ回路の消費電力を低減する。
【解決手段】ＯＤＴ機能を有するデータ入出力回路８０と、データ入出力回路８０の動作タイミングを規定する内部クロックＬＣＬＫを生成するＤＬＬ回路１００とを備える。ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。このように、ＯＤＴ動作の有無によってＤＬＬ回路１００の動作モードを切り替えていることから、厳密な位相制御が不要なＯＤＴ動作時における消費電力を低減することが可能となる。 （もっと読む）

【課題】発振器の位相雑音を低減し、位相同期ループの消費電力および位相雑音を低減する。
【解決手段】発振器は、共振回路の容量値に応じて発振周波数が可変する構成であって、外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータ１１と、オーバーフロー信号の間欠入力に応じてオン・オフするスイッチ１２と、スイッチ１２を介して共振回路に接続される固定容量値を有する容量素子Ｃ２とを備え、設定データに応じて間欠的に出力されるオーバーフロー信号の入力によりスイッチ１２がオンとなるオン時間における発振周波数と、オーバーフロー信号が入力されないときにスイッチ１２がオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる。 （もっと読む）

【課題】実装面積や消費電力を低減させることができるクロック位相調整回路を提供すること。
【解決手段】ｎ個の第１の遅延素子１５を多段に接続し、入力クロック信号ＩＮＣＬＫをその周期の１／ｎずつ遅延させたクロック信号をそれぞれ出力するＤＬＬ回路２と、ｎ個の第１の遅延素子１５から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路３と、この第１のセレクタ回路３から出力されるクロック信号ＣＬＫ１を遅延させる遅延部４を備えている。遅延部４は、１又は複数の直列に接続された遅延回路２０を有しており、この遅延回路２０は、前段の遅延回路１０に設けられた第１の遅延素子１５の遅延量に対して１／２の遅延量を有する第２の遅延素子２１と、入力されたクロック信号ＣＬＫ１と第２の遅延素子２１により遅延されたクロック信号のいずれかを選択して出力する第２のセレクタ回路２２とを備える。 （もっと読む）

【課題】実装スペースとコストの更なる低減のため、電子機器内の水晶部品を１つに集約するためには、消費電流や周波数精度の問題があった。
【解決手段】本発明の水晶発振器は、音叉型水晶振動体と、この振動体の温度による発振周波数の変化を、時間領域で連続的に補正するための温度補償回路を含んだ発振回路とを備え、この発振回路の出力を源振として高周波クロック信号を出力する、複数のＰＬＬ（フェイズロックループ）回路を備える。このような構成にすることにより、電子機器内で必要とされる全てのクロック信号を、精度良く提供することができる。 （もっと読む）

【課題】動作回路の通信タイミングを考慮すると共に、分周時に出力クロック信号の位相調整が可能なクロック分周回路、及びクロック分周方法を提供することである。
【解決手段】本発明にかかるクロック分周回路１００は、入力クロック信号（クロックＳ）のクロックパルスと、通信タイミング信号２６と、位相調整信号６０に応じて生成されたリセット値８１と、に基づき、入力クロック信号に対する通信タイミングの相対的な位相を示すカウント値５５を生成し、カウント値５５に基づき入力クロック信号のＭ個のクロックパルスのうち通信タイミング以外のクロックパルスに対してクロックパルスをマスクするマスク信号２５を生成するマスク制御回路２０を有する。更に、マスク信号２５に応じて入力クロック信号のクロックパルスをマスクするマスク回路１０を有する。 （もっと読む）

【課題】ＣＬＶスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルＰＬＬ回路を提供する。
【解決手段】本発明のデジタルＰＬＬ回路１０Ａは、周波数値ｆｑ’に応じてマスタクロックｓｃｌｋの周波数を切り替えるマスタクロック切り替え手段１０Ｂと、周波数値ｆｑ’に一定の倍率を乗じて数値制御発振器６へ出力するとともに、マスタクロックｓｃｌｋの周波数が切り替わる前後で同期クロックｇｃｌｋの周波数が一定になるように前記倍率を切り替える倍率切り替え手段１０Ｃと、を備えたことを特徴とする。 （もっと読む）