【課題】サンプルホールドタイミングを高精度に決定しながらも消費電力を抑えることが可能な撮像装置を提供する。
【解決手段】撮像素子と、撮像素子から出力される撮像信号ＯＳに相関二重サンプリング処理等を行うＡＦＥとを有するデジタルカメラであって、ＤＬＬ回路４０と、ＡＦＥを制御するための制御信号（サンプルホールドタイミングパルスｓｈｐ）をＤＬＬ回路４０から出力されるクロックｐｕｌｓｅに基づいて生成するパルス発生回路と、ブランキング期間中、ＤＬＬ回路４０を、そのロック状態を維持させたまま停止させる制御を行うＤＬＬ制御部５１とを備える。 （もっと読む）

【課題】ＰＬＬ発振回路を使用して間欠受信動作を行う受信機のオン・オフ時間の比率を大きくして、省電力効果の向上を図ったＰＬＬ発振回路、ヘテロダイン受信機及びその間欠受信制御方法を提供する。
【解決手段】ＰＬＬ発振回路の要部への電源制御用第一のスイッチと、位相比較器と低域フィルタとの間に挿入した第二のスイッチ回路とを備え、これらを間欠的に制御することにより、ＰＬＬの同期を促進する。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】発振回路からの基準クロックを供給し続けなくても、ＰＬＬ回路からの所定のクロックの出力を継続させることができるようにする。
【解決手段】電圧信号Ｖ０に応じた周波数の動作クロックＣＫを生成する電圧制御発振器３と、動作クロックから比較クロックＣＫｒを生成する分周回路４と、比較クロックを発振回路１の基準クロックＣＫ０と位相比較して位相比較信号Ｓ１を生成する位相比較器５と、位相比較信号を第１の電圧信号Ｖ１に変換するローパスフィルタ７と、第１の電圧信号から第２の電圧信号Ｖ２を生成する電圧制御回路８と、第１の電圧信号と第２の電圧信号の一方を選択して電圧制御発振器３へ出力する選択回路９と、選択回路９に初期には第１の電圧信号を選択させ、電圧制御回路８が第２の電圧信号を生成した後は、選択回路に第２の電圧信号を選択させるとともに、発振回路１の動作を停止させる制御手段（ＣＰＵ）１０を備える。 （もっと読む）

【課題】遅延同期ループ回路を提供する。
【解決手段】入力された外部クロック信号を精密遅延量ほど遅延させて第１内部クロック信号として出力する第１遅延ライン、及び第２クロック信号を粗い遅延量ほど遅延させて第２内部クロック信号として出力する第２遅延ラインを具備する遅延同期ループ回路であり、該第１遅延ライン及び第２遅延ラインは順次に配され、第２クロック信号は、第１内部クロック信号を利用して生成される。これにより、粗い遅延調節と精密調節とをそれぞれ異なる形態の遅延セルを利用することによって、パワー消耗が少なく、かつジッタ発生及びＰＶＴ変数に強靭な特性を有する遅延同期ループ回路が得られる。 （もっと読む）

【課題】出力クロックの変動を抑えることができる電圧制御発振回路およびＰＬＬ回路を提供する。
【解決手段】この電圧制御発振回路によれば、第２の電源生成回路１−２が出力するゲート制御信号１０３,１０４によって、一部の反転回路１０−ｎの遅延時間を変更制御するが、残りの反転回路１０−１〜１０−(ｎ−１)の遅延時間は第１の電源生成回路１−１によって一定に制御する。したがって、第２の電源生成回路１−２が制御する電源電圧１０３−ｎ,１０４−ｎが変化(変動)しても出力クロック１００の周波数の変化(変動)は従来のように全ての反転回路の遅延時間を変更制御する場合に比べて小さい。 （もっと読む）

【課題】低消費電流および安定動作を実現することができるリアルタイムクロック装置および該リアルタイムクロック装置を用いた半導体装置ならびに電子機器を提供すること。
【解決手段】水晶発振回路１１と、該水晶発振回路１１の出力を分周する計時回路（高速部）１３と、計時回路（高速部）１３の出力を分周する計時回路（低速部）１４と、外部との間で信号のやり取りをするインターフェース回路１５からなり、水晶発振回路１１は第一の電圧ＶＲ１で駆動され、計時回路の少なくとも一部分（高速部）１３は第二の電圧ＶＲ２で駆動され、計時回路の残りの部分およびインターフェース回路１５は第三の電圧ＶＤＤで駆動され、第一の電圧ＶＲ１＜第二の電圧ＶＲ２＜第三の電圧ＶＤＤの大小関係を有する。第一の電圧ＶＲ１と第二の電圧ＶＲ２は第三の電圧ＶＤＤから生成される。 （もっと読む）

【課題】ＤＬＬ回路を備えた半導体記憶装置のチップを複数備えた半導体装置の消費電力の低減。
【解決手段】ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を備えた半導体記憶装置の積層モジュールまたは半導体記憶装置を複数有するマルチチップモジュール（ＭＣＭ）において、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）を、一の半導体記憶装置と他の半導体記憶装置間で共用するための専用パッド（ＰＡＤ）を有し、一の半導体記憶装置のＤＬＬを動作させ、他の半導体記憶装置ではＤＬＬを動作させず、一の半導体記憶装置の前記専用パッドから、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）から作られる、差動の外部クロック信号（ＣＬＫ、ＣＬＫＢ）に同期した、フライングロッククロック信号を出力し、他の半導体記憶装置は、フライングロッククロック信号を、専用パッドから入力する。 （もっと読む）

【課題】基準周波数を得る場合、安定した周波数、もしくは遅延要素を得る回路を提供する。
【解決手段】第１の温度変動率を持つ第１のインピーダンス回路１と第１の能動回路３で構成した第１の発振回路６と、第１の温度変動率とは逆の変動方向となる第２の温度変動率を持つ第２のインピーダンス回路２と第２の能動回路４で構成した第２の発振回路７との出力を時系列的に交互に切替器５で選択する。第１のインピーダンス回路１の温度係数の絶対値が第２のインピーダンス回路２の温度係数より大きいとき、第１の発振回路６の使用時間を短くし、温度係数の小さい第２の発振回路７の使用時間を長く動作させるように、温度係数の比と逆の比率で発振回路の使用時間の比率を設定する。温度変動方向が逆の２つの温度係数を有することから、平均値として温度変動がほぼなく軽減される。時間平均値として温度変動が極めて小さく温度変動率の改善された発振周波数を得る。 （もっと読む）

マルチモジュラス・デバイダ（ＭＭＤ）がＭＭＤ入力信号を受信しかつＭＭＤ出力信号ＳＯＵＴを出力する。ＭＭＤはモジュラス・デバイダ・ステージ（ＭＤＳｓ）のチェーンを含む。各ＭＤＳは入力信号を受信し、それを２又は３で割り、そしてその結果を出力信号として出力する。各ＭＤＳは、それが２で割るか又は３で割るかを制御するそれ自体のモジュラス制御信号に応答する。１つの実例では、順次論理素子がＳＯＵＴを出力する。前記チェーンの第１のＭＤＳステージのうちの１つのロージッタ・モジュラス制御信号が、順次論理素子を第１の状態に置くために用いられる。前記チェーンの中間におけるＭＤＳステージうちの１つの出力信号が、前記順次論理素子を第２の状態に置くために用いられる。前記順次論理素子は前記ＭＭＤ入力信号の高い周波数でクロックされないので、電力消費は低い。
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【課題】回路規模や消費電力の増加を抑えつつ、充分な性能を有するウオブルＰＬＬを構成する。
【解決手段】ウオブリングされたトラックを有する光ディスク１の反射光に基づいてウオブリング信号を検出するウオブル検出器と、入力に応じて出力の発振周波数が変化するＶＣＯ１０とを有し、ウオブリング信号出力とＶＣＯ１０の出力との位相誤差により、ＶＣＯを制御する光ディスク装置のＰＬＬにおいて、ウオブリング信号を所定のクロックでデルタシグマ変調する変調器７と、変調器出力とＶＣＯの出力とをクロックで演算する演算器８と、演算器８の出力の低域成分だけを通過させるロー・パス・フィルタ９と、を有し、ロー・パス・フィルタ９の出力に基づいて、ＶＣＯ１０を制御する。 （もっと読む）

【課題】入力データに含まれているジッタを削除した再生データを得る。
【解決手段】入力データのデータレート周波数と同じ周波数の参照クロックを入力データにより位相合わせして再生クロックを作成し、該再生クロックにより前記入力データをＦＩＦＯ１０１に書き込む。該ＦＩＦＯ１０１からの読み出しには、前記再生クロックと同期関係にない前記参照クロック又は別のクロックを使用し、前記ＦＩＦＯ１０１から再生データを出力させる。 （もっと読む）

モジュラス分周器ステージ(MDS)は、第1と第2のステージを含んでいる。MDSは、MDSが2分割モードまたは3分割モードのいずれで動作するかを決定するモジュラス除数制御信号Sを受信する。MDSのステージは、他のMDSからフィードバック・モジュラス制御信号も受信する。MDSは、2分割モードの場合、フィードバック・モジュラス制御信号にかかわらず、2で分割（分周）する。電力を節約して使用するため、MDSステージが2分割モードで動作するとき、第1のステージには電力が供給されない。MDSは、3分割モードの場合、フィードバック・モジュラス制御信号に依存して2または3のいずれかで分周する。電力消費をさらに減らすため、MDSステージが3分割モードにあるにもかかわらず2分割動作を行っているとき、第1のステージには電力が供給されない。第1のステージが電力供給されていないとき、電力ダウントランジスタは、第1のステージの出力を適正な論理レベルに維持する。 （もっと読む）

システムは、第１の半導体デバイス、第２の半導体デバイス、及び外部水晶発振器を含む。第１の半導体デバイスは、電源電圧出力及び外部ピン入力を含む。第１の半導体デバイスは、電源電圧出力を提供する直流−直流(DC-DC)変換回路を含む。第２の半導体デバイスは、第１の半導体デバイスの電源電圧出力に接続された電源電圧入力とクロック信号出力とを含む。外部水晶発振器は、第２の半導体デバイスを介して第１の発振クロック発生回路に接続されている。
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【課題】回路規模や消費電流の増大を抑えつつ、スプリアス成分を十分に抑制できるチャージポンプ回路とこれを備えたＰＬＬ回路を提供する。
【解決手段】第１駆動信号Ｓｕｐとその複数の遅延信号に応じて複数の電流が生成されて共通のノードＮ１へ流出し、第２駆動信号Ｓｄｎとその複数の遅延信号に応じて複数の電流が生成されて共通のノードＮ２から流入する。これにより、チャージポンプ回路自体に櫛型フィルタとしての機能を併せ持たせる。 （もっと読む）

【課題】 ロック状態を維持したまま発振周波数帯域の切り替え動作が可能な周波数シンセサイザを、小規模であって低消費電流な回路構成で実現する周波数シンセサイザ、および周波数シンセサイザの発振制御方法を提供すること
【解決手段】 発振周波数帯域の切り替えが可能な発振制御回路２を備える周波数シンセサイザ１は、発振周波数帯域の違いによる発振制御回路２へのバイアス信号ＩＢの差を、差分バイアス信号ΔＩＢとして出力する差分バイアス部５と、発振周波数ｆｏが発振周波数帯域ｆｂの限界値を越えて遷移したことを検出する帯域限界検出部３と、帯域限界検出部３による検出に応じて、発振周波数帯域ｆｂの切り替えのために差分バイアス部５の動作が切り替えられる過渡期間において、差分バイアス部５に対して、出力されるバイアス信号ＩＢを漸次遷移する制御を行なう過渡制御部４とを備えている。 （もっと読む）

【課題】使用する電圧制御発振器の選択、および、その発振周波数範囲の設定をより効率的に行うことができる位相同期ループ回路を実現する。
【解決手段】位相同期ループ回路１００の制御部１０３は、位相同期ループ回路１００に接続する電圧制御発振器として、複数の電圧制御発振器ＶＣＯ1〜ＶＣＯnのうちから、選局周波数を含む主発振周波数範囲をもつ電圧制御発振器を選択し、その後、選択された電圧制御発振器の発振周波数範囲を、選局周波数を含む副発振周波数範囲に設定する。 （もっと読む）

【課題】 高速起動性、低消費電力性、定常状態における低スプリアス性を同時に満足させるＰＬＬシンセサイザを構成する。
【解決手段】 可変整数分周器と可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器と、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器と、切換型可変分周器を可変分数分周器として機能させ、かつ切換型基準分周器の出力信号の周波数が電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、切換型可変分周器を可変整数分周器として機能させ、かつ切換型基準分周器の出力信号の周波数が電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードを切り換える切換制御回路を備える。 （もっと読む）

【課題】 ＰＬＬを用いることなく、低コスト且つ低消費電力で、複数のクロックを生成するクロック生成回路、情報再生装置、電子機器等を提供する。
【解決手段】 クロック生成回路２００は、周波数ｆ_Ｈを有する入力クロックiclkに基づいて、第１の出力クロック及び周波数ｆ_０を有する第２の出力クロックを生成する。クロック生成回路２００は、前記入力クロック又は該入力クロックを間引いたクロックを第１の分周比ｄ１（ｄ１は正の整数）で分周した前記第１の出力クロックを生成する第１の分周カウンタと、前記第１の出力クロックを第２の分周比ｄ２（ｄ２は正の整数）で分周し前記第２の出力クロックを生成する第２の分周カウンタと、前記第２の出力クロックに基づいて、前記第１の分周カウンタで分周される前記入力クロックの間引き制御を行う間引き制御部とを含む。 （もっと読む）

【課題】ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供する。
【解決手段】レジスタ制御ディレイロックループ及びそこから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。その場合、クロックイネーブル信号を生成する手段は、作動信号又は非作動信号に応答してプルダウン又はプルアップ動作を行う駆動手段と、半導体デバイスに対する作動信号に応答して駆動手段の出力ノードをリセットするリセット手段と、駆動手段の出力ノードに印加された信号をラッチし、バッファリングして出力する出力手段とを備えている。 （もっと読む）